CN101567335A - 一种制作金属栅极结构的方法 - Google Patents

Abstract

一种制作金属栅极结构的方法，首先提供一定义有隔离区域和有源区域的半导体基底，再于半导体基底上形成一多晶硅材料，接着平坦化该多晶硅材料，并图案化该平坦化的多晶硅材料，以于该半导体基底上形成至少一第一栅极与一第二栅极，其中该第一栅极位于该有源区域上而该第二栅极则有部分横跨于该隔离区域上，然后于该半导体基底上形成一层间介电层覆盖这些栅极，再平坦化该层间介电层，直至暴露出这些栅极，随后移除这些栅极，以于该层间介电层中形成相对应的凹槽，最后于这些凹槽表面形成一栅极介电材料，再于这些凹槽中实质上填满至少一金属材料。

Description

一种制作金属栅极结构的方法

技术领域

本发明关于一种制作栅极结构的方法，尤指一种制作金属栅极结构的方法。

背景技术

随着CMOS元件尺寸持续微缩，传统方法中利用降低栅极介电层厚度，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的隧穿效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(以下简称为High-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化层厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。

此外，现今的金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistors；MOSFET)多数是利用多晶硅(polysilicon)材料来制作栅极(gate)。但是，既有的掺杂多晶硅材料做为栅极结构的方法尚存在多晶硅栅极的耗尽效应(Depletion Effect)及硼穿透(Boron Penetration)至沟道区域等问题。

以多晶硅栅极的耗尽效应为例，多晶硅栅极在反转阶段(Inversion)会在多晶硅邻近栅极介电质(Gate Dielectric)的区域产生载流子(Carrier)耗尽的现象。假若此多晶硅栅极发生多晶硅栅极的耗尽效应，则其有效栅极电容(EffectGate Capacitance)会降低。但是，良好的电子产品的金属氧化物半导体(Metal-Oxide Semiconductor；MOS)晶体管却应该具有高单位的栅极电容。因为，栅极电容越高时，栅极电容两边会累积越多的电荷，所以沟道中便可以有更多的电荷累积，故当金属氧化物半导体(MOS)晶体管电连接至偏压时，源极/漏极(Source/Drain)之间的电流流动率会更良好。

为避免上述多晶硅栅极的耗尽效应及硼穿透等问题，业界已致力于研究利用金属栅极取代多晶硅栅极，亦即使用金属材料来取代传统技术中制作多晶硅栅极时所使用的多晶硅材料，以其解决上述问题并降低栅极的电阻值。

目前便有许多新的金属材料被研制生产，例如利用双功函数(doublework function)金属来取代传统的多晶硅栅极，用以作为匹配High-K栅极介电层的控制电极。此外，这些金属材料需具有高热稳定性，且对于P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)元件分别具有适当的功函数(work function)。然而，如此一来，如何将这些金属栅极统合于已知的金属氧化物半导体(MOS)晶体管工艺中，便成为目前业界亟需研究的另一重大课题。

发明内容

本发明关于一种制作栅极结构的方法，尤指一种制作金属栅极结构的方法。

根据本发明的权利要求，披露一种制作金属栅极结构的方法，包含有提供一半导体基底，该半导体基底上定义有至少一隔离区域和至少一有源区域；于该半导体基底上形成一多晶硅材料；平坦化该多晶硅材料，以于该半导体基底上形成一平坦的多晶硅材料；图案化该平坦化的多晶硅材料，以于该半导体基底上形成至少一第一栅极与一第二栅极，其中该第一栅极位于该有源区域上而该第二栅极则有部分横跨于该隔离区域上；于该半导体基底上形成一层间介电材料覆盖这些栅极；平坦化该层间介电材料，直至暴露出这些栅极，以及形成一层间介电层；移除这些栅极，以于该层间介电层中形成分别对应至该第一栅极与第二栅极的一第一凹槽和一第二凹槽；形成一栅极介电材料位于这些凹槽的一表面上；于这些凹槽中形成至少一金属材料；以及进行一平坦化工艺，以形成分别对应至该第一凹槽与第二凹槽的第一金属栅极结构与第二金属栅极结构。

根据本发明的权利要求，其又披露一种制作金属栅极结构的方法，包含有提供一半导体基底；于该半导体基底上依序形成一第一多晶硅材料、以及一硬掩模材料；于该半导体基底中形成至少一沟槽；于该沟槽中填入一绝缘材料；平坦化该绝缘材料直到裸露出该硬掩模材料，以于该沟槽中形成一隔离区域，并同时定义出至少一有源区域；去除该硬掩模材料以裸露出该第一多晶硅材料；于该半导体基底上形成一第二多晶硅材料于第一多晶硅层上；图案化该第一多晶硅层与第二多晶硅层，以于该半导体基底上形成至少一第一栅极与一第二栅极，其中该第一栅极系位于该有源区域上而该第二栅极则有部分横跨于该隔离区域上；于该半导体基底上形成一层间介电材料；平坦化该层间介电材料，直至暴露出这些栅极，以及形成一层间介电层；移除这些栅极，以于该层间介电层中形成分别对应至该第一栅极与第二栅极的一第一凹槽和一第二凹槽；形成一栅极介电材料于这些凹槽的一表面上；于这些凹槽中形成至少一金属材料；以及进行一平坦化工艺，以形成分别对应至该第一凹槽与第二凹槽的第一金属栅极结构与第二金属栅极结构。

附图说明

图1至图9为根据本发明第一优选实施例制作金属栅极结构的工艺剖面示意图。

图10至图13为根据本发明第二优选实施例的制作金属栅极结构的工艺剖面示意图。

【主要元件符号说明】

2       半导体基底          32      多晶硅层

4、50   介电材料            34、36  间隙壁

6       第一多晶硅材料      38、40  栅极结构

8       硬掩模层            42      盖层

10      沟槽                44      层间介电层

12      隔离区域            46、48  凹槽

14      有源区域            52      高介电常数材料

16      多晶硅材料          54      栅极介电材料

18      平坦的多晶硅材料    56      金属材料

20      硬掩模材料          58、60  栅极介电层

22      第二栅极            62、64  金属层

24      第一栅极            66      第二金属栅极结构

20、20  硬掩模层            68      第一金属栅极结构

30      介电层

具体实施方式

请参考图1至图9，图1至图9为根据本发明第一优选实施例制作金属栅极结构的工艺剖面示意图。如图1所示，首先提供一半导体基底2，例如一硅基底或一绝缘体上硅(silicon-on-insulator；SOI)基底等，于半导体基底2中形成有至少一个如浅沟隔离(shallow trench isolation；STI)或场氧化层(fieldoxide；FOX)等的隔离区域(isolation region)12，且由于这些隔离区域标准工艺的原因，隔离区域12稍微高于半导体基底2的表面。例如，形成这些隔离区域的标准工艺为STI工艺：在半导体基底2上依序形成衬垫氧化层及硬掩模层；图案化硬掩模层、衬垫氧化层及半导体基底以于半导体基底中形成浅沟槽；于浅沟槽中填入介电材料；平坦化介电材料直至裸露硬掩模层为止；最后，去除硬掩模层以形成隔离有源区域12的浅沟隔离。接着，于半导体基底2的表面上形成一介电材料4。随即，于半导体基底2上形成一多晶硅材料16，覆盖隔离区域12和介电材料4。一般来说，介电材料4系由硅氧化合物、氮氧化合物、或高介电常数材料等绝缘材料所构成。当介电材料4为热氧化法所形成的硅氧化合物时，其会选择性地生长于裸露的硅材上；当介电材料4为沉积方法所形成的介电材料如高介电常数材料时，其会盖覆包含隔离区域12的整个半导体基底(未示出)。而多晶硅材料16可为形成原位(in-situ)掺杂的多晶硅、未掺杂的多晶硅、或形成后再经过注入掺杂的多晶硅。值得注意的是，有源区域14亦可依后续工艺中将于不同有源区域14上形成不同功能的晶体管，例如N型晶体管、或P型晶体管等，而定义出至少一N型晶体管区域和至少一P型晶体管区域(未示出)，并于半导体基底2中适当的部位形成相对应的掺杂阱(未示出)。

接着，如图2所示，对多晶硅材料16进行一平坦化工艺，例如化学机械抛光(chemical mechanical polish；CMP)工艺，以于半导体基底2上形成一平坦的多晶硅材料18。之后，再于平坦的多晶硅材料18上形成一硬掩模材料20。此硬掩模材料20可为氮化硅、氧化硅、氮氧化硅等与硅具有高蚀刻选择比的材料。

然后，如图3所示，利用光刻和蚀刻工艺，蚀刻硬掩模材料20、平坦的多晶硅材料18、以及介电材料4，以于半导体基底2上形成至少一第二栅极22与第一栅极24，其中该第一栅极24位于该有源区域上而该第二栅极22则至少有部分横跨于该隔离区域上。其中，有源区域14上的第一栅极24包含有介电层4位于半导体基底2上、多晶硅层18位于介电层4上；而第二栅极包含蚀刻平坦的多晶硅材料18后的一多晶硅层。随后，进行一离子注入工艺，以于半导体基底2中适当的部位形成轻掺杂区(未示出)。值得注意的是，有源区域14上的第一栅极24将依不同电路设计而具有不同功能，例如是一N型栅极、或一P型栅极；然而本实施例亦可依不同电路设计需求，于有源区域14上的N型晶体管区域和P型晶体管区域上，分别形成至少一N型栅极和至少一P型栅极(未示出)。另外，隔离区域12上的第二栅极22为邻近晶体管的栅极的延伸部、两邻近晶体管的栅极间的桥接部、为了改善黄光线末紧缩(line-end shortening)效应所设的栅极延伸部或单纯作为电阻用的非晶硅或多晶硅线段，并不限定于全部跨设于隔离区域12上，其亦可部分跨设于隔离区域12和部分跨设于有源区域14上。应注意，第二栅极22虽被称为“栅极”，但其不一定具有晶体管的结构与功能；此处的“栅极”一词仅代表已被图案化的非晶硅、多晶硅或金属线段。

接着，如图4所示，利用沉积和蚀刻工艺，于栅极22、24和硬掩模层20的侧壁上分别形成间隙壁34、36，因而形成栅极结构38、40。随后，进行至少一离子注入工艺，以于半导体基底2中适当的部位形成重掺杂区(未示出)，用以制备各晶体管所需的源极/漏极；接着，本发明可视需要进行一金属硅化工艺，例如自对准金属硅化物(self-aligned silicide；salicide)工艺，以于源极/漏极区、或需要与后续工艺中电性连接的区域上形成金属硅化物(未示出)，此为已知相关技术人员及具通常知识者所熟知，在此不多加赘述。值得注意的是，当有源区域14上包含有至少一N型栅极和至少一P型栅极时(未示出)，经过形成间隙壁的沉积和蚀刻工艺之后，会于有源区域14上形成一N型栅极结构和一P型栅极结构(未示出)。此外，各晶体管所需的源极/漏极亦可利用其他诸如选择性外延成长(selective epitaxial growth，SEG)等技术加以制做，在此不多加以限制，此皆应属本发明的涵盖范围。还有，若第二栅极作为电阻之用，则在第二栅极处不需形成掺杂区与金属硅化物。

继续进行一沉积工艺，以于半导体基底2上形成一由氮化物或碳化物等所构成的盖层42，覆盖栅极结构38、40。接着，再进行一沉积工艺，以于盖层42上形成一由硅氧化合物等介电材料所构成的层间介电(inter-layerdielectric；ILD)材料。随后，对层间介电材料进行一平坦化工艺，例如化学机械抛光(CMP)工艺，并利用盖层42当作平坦化停止层，以于半导体基底2上形成一平坦的层间介电层(ILD layer)44，如图5所示。

接着，如图6所示，移除部分的盖层42，硬掩模层20，部分的间隙壁34、36，以及部分的层间介电层44，直到暴露出栅极结构38、40中的第二栅极22、第一栅极24；移除方式可为干蚀刻或化学机械抛光。

然后，如图7所示，再进行至少一蚀刻工艺，例如一干蚀刻或湿蚀刻工艺，同时移除栅极结构38、40中的第二栅极22、第一栅极24，以于平坦的层间介电层44中形成相对应的凹槽46、48。若栅极结构38作为电阻时，可不需去除其第二栅极22，在此情况下，可利用光阻遮盖栅极结构38的方式或利用不同掺杂来区别栅极结构38与栅极结构40的多晶硅层的方式，选择性地只去除栅极结构40的多晶硅层18。还有，若介电材料4为热氧化法所形成的氧化层时，可如图7所示将其去除；若介电材料4为沉积方法所形成的high-k介电材料时，可直接将其留下而取代接下来欲形成的栅极介电材料54(未示出)。

继续，如图8所示，进行沉积工艺，以于半导体基底2上形成一栅极介电材料54，以作为本发明的金属栅极结构的栅极介电材料54。其中，栅极介电材料54可另包含有一介电材料50和一高介电常数(high-K dielectric)材料52等的薄膜层，且覆盖层间介电层44、部分的间隙壁34、36、凹槽46中的隔离区域12、以及凹槽48中的半导体基底2，但是栅极介电材料54并不填满凹槽46、48。之后，再进行一沉积工艺，以于栅极介电材料54上形成一金属材料56，金属材料56实质上填满凹槽46、48。

值得注意的是，于图8中所示的沉积工艺，可依不同电路设计和电性需求而有所不同。当有源区域14上形成有至少一N型栅极结构40和至少一P型栅极结构时(未示出)，且于进行如图7所示的同时移除栅极结构中的栅极的步骤后，会于N型、和P型栅极结构中分别形成一个凹槽(未示出)。接着，于半导体基底2上形成一N型金属材料(未示出)，其中N型金属材料并不填满N型和P型栅极结构中的凹槽。之后，进行一蚀刻工艺，以移除P型栅极结构中凹槽里的N型金属材料。然后，于半导体基底2上形成一P型金属材料(未示出)，其中该P型金属材料系实质上填满N型、P型栅极结构中的凹槽。最后，进行如图9所示的平坦化工艺，此将于后续详细描述。

另外，亦可以于形成N型金属材料之后，于半导体基底上再形成一低电阻金属材料(未示出)，其实质上填满N型和P型栅极结构中的凹槽。因此，在进行蚀刻工艺时，必须同时移除P型栅极结构中凹槽里的N型金属材料和低电阻金属材料。然后，于半导体基底上形成一P型金属材料(未示出)，其并不填满P型栅极结构中的凹槽，之后继续于半导体基底上再形成另一低电阻金属材料(未示出)，其实质上填满N型和P型栅极结构中的凹槽。最后，再进行如图9所示的平坦化工艺，此将于后续详细描述。

此外，尚需注意的是，于图7至图8中进行蚀刻并于凹槽中填入金属材料的步骤，当有源区域上形成有至少一N型栅极结构和至少一P型栅极结构时(未示出)，则本实施例并不限制于同时移除N型和P型栅极结构中的N型和P型栅极，其亦可以先移除N型栅极，以于N型栅极结构中形成一凹槽(未示出)后，接着直接于N型栅极结构中的凹槽里填入一栅极介电层(未示出)，之后于此凹槽中直接填满一N型金属材料(未示出)。然后再移除P型栅极，以于P型栅极结构中形成另一凹槽(未示出)，接着于此凹槽中再填入另一栅极介电层(未示出)，最后于此P型栅极结构的凹槽里直接填满一P型金属材料(未示出)。最后，再进行如图9所示的平坦化工艺，此将于后续详细描述。

上述各式的后金属栅极(metal gate last)工艺，皆不限定于先进行形成N型栅极的步骤后，再进行P型栅极的步骤，其亦可先进行P型栅极的步骤，再进行N型栅极的步骤等，皆应属本发明的涵盖范围。另外，第一栅极24与第二栅极22可以皆为N型栅极、皆为P型栅极、或其一为N型而另一为P型栅极。

根据本发明的优选实施例，上述P型金属材料包含有氮化钛(titaniumnitride；TiN)、钨(tungsten；W)、氮化钨(tungsten nitride；WN)、氮化钼(molybdenum nitride；MoN)、氮化钼铝(molybdenum aluminum nitride；MoAlN)、铂(platinum；Pt)、镍(nickel；Ni)、以及钌(Ruthenium；Ru)等材料；另外，上述N型金属材料包含有氮化铝钛(titanium aluminum nitride；TiAlN)、碳化钽(tantalum carbide；TaC)、氮化钽(tantalum nitride；TaN)、氮化钽硅(tantalum silicon nitride；TaSiN)、以及铝化钛(titanium aluminide；TiAl)等材料；再者上述低电阻金属材料包含有铝化钛(TiAl)、铝(aluminum；Al)、钨(W)、以及磷化钴钨(cobalt tungsten phosphide；CoWP)等材料。

最后，进行一平坦化工艺，例如一化学机械抛光(CMP)工艺，以完全移除层间介电层44上的金属材料56、栅极介电材料54，因而得到如图9所示的分别位于隔离区域12和有源区域14上的第二与第一金属栅极结构66、68。第二与第一金属栅极结构66、68分别包含一栅极介电层58、60，和一金属层62、64。

请参考图10至图13，图10至图13为根据本发明第二优选实施例的制作金属栅极结构的工艺剖面示意图；其中，与第一优选实施例相同的元件符号使用相同的标号。如图10所示，首先提供一半导体基底2，例如一硅基底或一绝缘体上硅(SOI)基底等，接着于半导体基底2上形成一介电材料4、一第一多晶硅材料6位于介电材料4上、以及一氮化硅材料8位于第一多晶硅材料6上。接着，利用光刻和蚀刻工艺，图案化硬掩模材料8如氮化硅、第一多晶硅材料6、介电材料4、以及半导体基底2，以于半导体基底2中形成至少一沟槽(trench)10。

然后，于沟槽10中填满绝缘材料如氧化硅，并配合一平坦化工艺，例如一化学机械抛光(CMP)工艺等，并利用硬掩模材料8当作平坦化停止层，以于沟槽10中形成一隔离区域12，之后再移除硬掩模材料8，如图11所示。其中，半导体基底2上非为隔离区域12的部分定义为有源区域14。之后，可利用至少一离子注入工艺，例如阱注入工艺、或沟道注入工艺等，以于半导体基底2中形成所需的掺杂区域，例如N型阱区、P型阱区等，以于有源区域14上定义出至少一N型晶体管区域和至少一P型晶体管区域(未示出)。

接着，如图12所示，于第一多晶硅材料6上形成一第二多晶硅材料17、以及一硬掩模材料20位于第二多晶硅材料17上。应注意，第一与第二多晶硅材料6、17可为形成原位(in-situ)掺杂的多晶硅、未掺杂的多晶硅、或形成后再经过注入掺杂的多晶硅。硬掩模材料8、20可为氮化硅、氮氧化硅、碳化硅等与硅具有高蚀刻选择比的材料。

然后，如图13所示，利用光刻和蚀刻工艺，蚀刻硬掩模材料20、第二多晶硅材料17、第一多晶硅材料6、以及介电材料4，以于半导体基底2上形成至少一第二栅极22与第一栅极24，其中该第一栅极24位于该有源区域14上而该第二栅极22则至少有部分横跨于该隔离区域12上。其中，有源区域14上的第一栅极24包含有一介电层4位于半导体基底2上、一第一多晶硅层6位于介电层4上、以及一第二多晶硅层17位于第一多晶硅层31上；而第二栅极22包含蚀刻第二多晶硅材料17后的一多晶硅层18。

随后，进行一离子注入工艺，以于半导体基底2中适当的部位形成轻掺杂区(未示出)。值得注意的是，有源区域14上的栅极24依不同电路设计而可具有不同功能，例如是一N型栅极、或一P型栅极；然而本实施例亦可依不同电路设计需求，于有源区域14上的N型晶体管区域和P型晶体管区域(未示出)上，分别形成至少一N型栅极和至少一P型栅极(未示出)。另外，隔离区域12上的第二栅极22为邻近晶体管的栅极的延伸部、两邻近晶体管的栅极间的桥接部、为了改善黄光线末紧缩(line-end shortening)效应所设的栅极延伸部或单纯作为电阻用的非晶硅或多晶硅线段，并不限定于全部设置于隔离区域12上，其亦可同时跨设于隔离区域12和有源区域14上。应注意，第二栅极22虽被称为“栅极”，但其不一定具有晶体管的结构与功能；此处的“栅极”一词仅代表已被图案化的非晶硅、多晶硅或金属线段。

接着，进行与图4至图9中所示的相同的步骤。最后相同地，得到如图9所示的分别位于隔离区域12和有源区域14上的第二、第一金属栅极结构66、68。其中，第二、第一金属栅极结构66、68分别包含一栅极介电层58、60，和一金属层62、64，在此不再多加赘述。

本发明提供一种制作栅极结构的方法，尤指一种制作金属栅极结构的方法，将金属栅极统合于已知的金属氧化物半导体(MOS)晶体管工艺的中。所以，通过已知的工艺技术，即能同时得到具有金属栅极优点，例如避免多晶硅栅极的耗尽效应及硼穿透等缺陷，的金氧半导体晶体管。另外，于本发明的第一优选实施例中，于形成栅极之前，利用一平坦化工艺以形成一平坦的多晶硅层，因而可使形成于隔离区域上的栅极结构的高度和形成于有源区域上的栅极结构的高度实质上相等，以利于接续的后金属栅极(metal gate last)工艺；另外，在本发明第二优选实施例中，则是使用另一多晶硅材料，亦可达成与上述相同的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种制作金属栅极结构的方法，包含有：

提供半导体基底，该半导体基底上定义有至少一隔离区域和至少一有源区域；

于该半导体基底上形成介电材料；

于该半导体基底上形成多晶硅材料；

平坦化该多晶硅材料，以于该半导体基底上形成平坦的多晶硅材料；

图案化该平坦化的多晶硅材料与该介电材料，以于该半导体基底上形成至少第一栅极与第二栅极，其中该第一栅极位于该有源区域上而该第二栅极则有部分横跨于该隔离区域上；

于该半导体基底上形成一层间介电材料覆盖这些栅极；

移除部分该层间介电材料，直至暴露出这些栅极；

进行蚀刻工艺，移除这些栅极，以于该层间介电层中形成分别对应至该第一栅极与该第二栅极的第一凹槽和第二凹槽；

于这些凹槽中形成至少一金属材料。

2.如权利要求1所述的方法，其中在该多晶硅材料形成之前所形成的该介电材料为高介电常数材料。

3.如权利要求1所述的方法，于移除这些栅极之后，包含有：

移除该介电材料；

移除该多晶硅材料；以及

形成至少一栅极介电材料。

4.如权利要求3所述的方法，其中该至少一栅极介电材料为高介电常数材料。

5.如权利要求3所述的方法，其中该至少一栅极介电材料包含有介电材料与高介电常数材料。

6.如权利要求1所述的方法，其中该蚀刻工艺包含干蚀刻或湿蚀刻工艺。

7.如权利要求1所述的方法，其中形成于这些凹槽中的该至少一金属材料为N型金属材料，此N型金属材料包含有氮化铝钛、碳化钽、或氮化钽、或其任意组合。

8.如权利要求1所述的方法，其中形成于这些凹槽中的该至少一金属材料为P型金属材料，此P型金属材料包含有氮化钛、钨、氮化钨、氮化钼、或氮化钼铝、或其任意组合。

9.如权利要求1所述的方法，其中形成于该第一凹槽中的该金属材料为P型金属材料，此P型金属材料包含有氮化钛、钨、氮化钨、氮化钼、或氮化钼铝、或其任意组合，形成于该第二凹槽中的该金属材料为N型金属材料，此N型金属材料包含有氮化铝钛、碳化钽、或氮化钽、或其任意组合。

10.如权利要求1所述的方法，其中形成于该第二凹槽中的该金属材料为P型金属材料，此P型金属材料包含有氮化钛、钨、氮化钨、氮化钼、或氮化钼铝、或其任意组合，形成于该第一凹槽中的该金属材料为N型金属材料，此N型金属材料包含有氮化铝钛、碳化钽、或氮化钽、或其任意组合。

11.一种制作金属栅极结构的方法，包含有：

提供半导体基底；

于该半导体基底上依序形成介电材料、第一多晶硅材料及硬掩模层；

于该半导体基底中形成至少一沟槽；

于该沟槽中填入绝缘材料；

平坦化该绝缘材料直到裸露出该硬掩模层，以于该沟槽中形成隔离区域，并同时于该半导体基底上定义出至少一有源区域；

去除该硬掩模层以裸露出该第一多晶硅材料；

于该半导体基底上形成第二多晶硅材料；

图案化该第一与第二多晶硅材料，以于该半导体基底上形成至少一第一栅极与第二栅极，其中该第一栅极位于该有源区域上而该第二栅极则有部分横跨于该隔离区域上；

于该半导体基底上形成层间介电材料；

平坦化该层间介电材料，直至暴露出这些栅极，并形成层间介电层；

进行蚀刻工艺，移除这些栅极，以于该层间介电层中形成分别对应至该第一栅极与第二栅极的第一凹槽和第二凹槽；

形成栅极介电材料于这些凹槽的一表面上；

于这些凹槽中填满至少一金属材料。

12.如权利要求11所述的方法，其中该介电材料为一高介电常数材料。

13.如权利要求11所述的移除这些栅极之后，包含有：

移除该介电材料；

移除该多晶硅材料；以及

形成至少一栅极介电材料。

14.如权利要求13所述的方法，其中该至少一栅极介电材料为高介电常数材料。

15.如权利要求13所述的方法，其中该至少一栅极介电材料包含有介电材料与高介电常数材料。

16.如权利要求11所述的方法，其中该蚀刻工艺包含干蚀刻或湿蚀刻工艺。

17.如权利要求11所述的方法，其中形成于这些凹槽中的该至少一金属材料为N型金属材料，此N型金属材料包含有氮化铝钛、碳化钽、或氮化钽、或其任意组合。

18.如权利要求11所述的方法，其中形成于这些凹槽中的该至少一金属材料为P型金属材料，此P型金属材料包含有氮化钛、钨、氮化钨、氮化钼、或氮化钼铝、或其任意组合。

19.如权利要求11所述的方法，其中形成于该第一凹槽中的该金属材料为P型金属材料，此P型金属材料包含有氮化钛、钨、氮化钨、氮化钼、或氮化钼铝、或其任意组合，形成于该第二凹槽中的该金属材料为N型金属材料，此N型金属材料包含有氮化铝钛、碳化钽、或氮化钽、或其任意组合。

20.如权利要求11所述的方法，其中形成于该第二凹槽中的该金属材料为P型金属材料，此P型金属材料包含有氮化钛、钨、氮化钨、氮化钼、或氮化钼铝、或其任意组合，形成于该第一凹槽中的该金属材料为N型金属材料，此N型金属材料包含有氮化铝钛、碳化钽、或氮化钽、或其任意组合。

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