CN102931085A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，包括：提供半导体衬底；在所述半导体衬底上形成伪栅区和伪栅区的侧墙；在伪栅区两侧的半导体衬底上形成外延层，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物；覆盖所述源漏区外延的金属硅化物层以形成层间介质层；去除所述伪栅区，形成开口；在所述开口内壁形成栅介质层，以及栅介质层上形成填满所述开口的金属栅电极。在形成替代栅之前，在栅区两侧的半导体衬底上形成外延层，该外延层为肖特基势垒场效应晶体管器件的源漏区，由于该外延层覆盖所述器件的整个源漏区，且该外延源漏区与沟道之间的肖特基势垒高度被有效降低了，显著减小了器件的源漏寄生电阻，从而提高了器件的性能。
Description
技术领域
本发明涉及半导体制造技术，更具体地说，涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。
目前，在CMOSFET(互补金属氧化物半导体场效应晶体管)制造工艺的研究可大概分为两个方向，即前栅工艺和栅极替代工艺，前栅工艺的栅极的形成在源、漏极生成之前，会对栅氧化层产生影响，而在器件尺寸不断减小后，会对器件的电学特性产生影响，而栅极替代工艺(后栅工艺，GateLast)的栅极则在源、漏极生成之后形成，此工艺中栅极不需要承受很高的退火温度，对栅氧化层的影响较小。
然而，CMOSFET的后栅工艺虽然减小了栅氧化层变化对器件性能的影响，却增加了源/漏寄生电阻。参考图1，图1为后栅工艺形成的COMSFET，在形成替代栅堆叠100后，在层间介质层110内开接触孔，并在接触孔中形成金属硅化物120的，而在金属硅化物120和侧墙102之间为没有形成金属硅化物，会大大增加器件的寄生电阻，影响器件的性能。
发明内容
本发明实施例提供一种半导体器件的制造方法，为肖特基势垒场效应晶体管(Schottky barrier S/D MOSFET)/(Metallic silicide S/D MOSFET)的制造方法，减小了器件的寄生电阻，从而提高器件的性能。
为实现上述目的，本发明实施例提供了如下技术方案：
一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成伪栅区和伪栅区的侧墙；
在伪栅区两侧的半导体衬底上形成外延层，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物；
覆盖所述外延层以形成层间介质层；
去除所述伪栅区，形成开口；
在所述开口内壁形成栅介质层，以及栅介质层上形成填满所述开口的金属栅电极。
可选地，所述半导体衬底为Si、SOI、Ge、GOI或Si-Ge衬底。
可选地，形成所述外延层的步骤包括：淀积金属，在伪栅区两侧的半导体衬底上、伪栅区上以及侧墙上形成金属薄层；进行第一热退火，所述金属薄层同伪栅区两侧的半导体衬底反应形成所述外延层，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物；去除伪栅区上以及侧墙上的金属薄层。
可选地，所述金属薄层从包括下列元素的组中选择元素来形成：Co、Ni、Ni-Pt或Ni-Co。
可选地，所述金属薄层为Co时，金属薄层的厚度小于5mn；所述金属薄层为Ni时，金属薄层的厚度不大于4nm；所述金属薄层为Ni-Pt时，金属薄层的厚度不大于4nm，金属薄层中Pt％≤8％；所述金属薄层为Ni-Co时，金属薄层的厚度不大于4nm，金属薄层中Co％≤10％。
可选地，所述外延层为包括以下元素组合的化合物：NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y、Ni1-xCoxSi2-y、NiGe2-y、Ni1-xPtxGe2-y、CoGe2-y、Ni1-xCoxGe2-y、Ni(Si1-zGez)2-y、Ni1-xPtx(Si1-zGez)2-y、Co(Si1-zGez)2-y或Ni1-xCox(Si1-zGez)2-y，其中，0＜x＜1，0≤y＜1，0＜z＜1。
可选地，在形成外延层之后、形成层间介质层之前，还包括步骤：在外延层中进行离子注入；以及，在形成栅介质层后，进行第二热退火，以使外延层中的注入的离子聚集在外延层与沟道的界面处，以形成掺杂离子聚集区。
可选地，所述离子注入的剂量范围为1×1014-1×1016cm-2，所述离子注入的能量范围为0.1-10keV。
可选地，对于n型器件，所述离子注入的离子为B、Al、Ga或In；对于p型器件，所述离子注入的离子为N、P、As、O、S、Se、Te、F或Cl。
可选地，所述第一热退火或第二热退火的温度为500-850℃。
此外，本发明还提供了根据上述方法形成的半导体器件，包括：
半导体衬底；
所述衬底上的栅介质层及栅介质层上的金属栅电极；
金属栅电极两侧的半导体衬底上的外延层，所述外延层为金属硅化物、金属锗化物或金属硅锗化物，所述外延层为源漏区。
可选地，所述外延层为包括以下元素组合的化合物：NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y、Ni1-xCoxSi2-y、NiGe2-y、Ni1-xPtxGe2-y、CoGe2-y、Ni1-xCoxGe2-y、Ni(Si1-zGez)2-y、Ni1-xPtx(Si1-zGez)2-y、Co(Si1-zGez)2-y或Ni1-xCox(Si1-zGez)2-y，其中，0＜x＜1，0≤y＜1，0＜z＜1。
可选地，还包括：在外延层与沟道之间的界面处的掺杂离子聚集区。
与现有技术相比，上述技术方案具有以下优点：
本发明的半导体器件及其制造方法，为肖特基势垒场效应晶体管的制造方法，在形成替代栅之前，在栅区两侧的半导体衬底上形成金属硅化物、金属锗化物或金属硅锗化物的外延层，该外延层为肖特基势垒场效应晶体管器件的源漏区，由于该外延层覆盖所述器件的整个源漏区，且该外延源漏区与沟道之间的肖特基势垒高度被有效降低了，减小了器件的寄生电阻，从而提高了器件的性能。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术后栅工艺中形成的CMOS器件的示意图；
图2为本发明的半导体器件的制造方法的流程图；
图3-11图为根据本发明实施例半导体器件的制造过程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，CMOSFET的后栅工艺虽然减小了栅氧化层变化对器件性能的影响，却增加了源/漏寄生电阻。
为此，本发明提出了一种半导体器件的制造方法，为肖特基势垒场效应晶体管的制造方法，在形成替代栅之前，在栅区两侧的半导体衬底上形成金属硅化物、金属锗化物或金属硅锗化物的外延层，该外延层为肖特基势垒场效应晶体管器件的源漏区，由于该外延层覆盖所述器件的整个源漏区，且该外延源漏区与沟道之间的肖特基势垒高度被有效降低了，减小了器件的寄生电阻，从而提高了器件的性能。该半导体器件的制造方法包括：
提供半导体衬底；
在所述半导体衬底上形成伪栅区和伪栅区的侧墙；
在伪栅区两侧的半导体衬底上形成外延层，以形成源漏区，所述外延层为外延金属硅化物、外延金属锗化物或外延金属硅锗化物；
覆盖所述外延层以形成层间介质层；
去除所述伪栅区，形成开口；
在所述开口内壁形成栅介质层，以及栅介质层上形成填满所述开口的金属栅电极。
更优地，在形成外延层之后、形成层间介质层之前，还可以进行步骤：在外延层中进行离子注入；并且，在形成栅介质层之后，进行第二热退火，以使外延层中的注入的离子聚集在外延层与沟道的界面处，以形成掺杂离子聚集区。通过该掺杂离子聚集区，调节肖特基势垒高度，进而提高器件性能。
以上对本发明半导体器件的制造方法进行了描述，本发明在形成替代栅之前，在栅区两侧的半导体衬底上形成金属硅化物、金属锗化物或金属硅锗化物的外延层，该外延层为肖特基势垒场效应晶体管器件的源漏区，由于该外延层覆盖所述器件的整个源漏区，且该外延源漏区与沟道之间的肖特基势垒高度被有效降低了，减小了器件的寄生电阻，从而提高了器件的性能。
为了更好地理解本发明，以下将结合流程图和本发明实施例的示意图对本发明的制造方法进行详细的描述。
如图2所示，图2为本发明半导体器件的制造方法流程图。
在步骤S01，提供半导体衬底200，参考图3所示。
在本发明优选的实施例中，所述半导体衬底200可以为Si衬底、Ge衬底、Si-Ge衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。所述半导体衬底200可以已经形成有隔离区202，所述隔离区可以包括二氧化硅或其他可以分开器件的有源区的材料。
在步骤S02，在所述半导体衬底上形成伪栅区204和伪栅区的侧墙206，参考图2所示。
在一些实施例中，所述伪栅区204为包括伪栅介质层204-1、伪栅极204-2以及帽层204-3的三层结构，在其他实施例中，所述伪栅区还可以为其他合适的结构。
具体地，可以通过依次形成伪栅介质层204-1、伪栅极204-2以及帽层204-3，而后利用刻蚀技术，进行图案化来形成所述伪栅区204，如图3所示，而后，在图案化后的伪栅区204的侧壁形成侧墙206。
所述伪栅介质层204-1可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。
所述伪栅极204-2可以为非晶硅、多晶硅或氧化硅等，在一个实施例中，可以为非晶硅。
所述帽层204-3可以为氮化物等，在一个实施例中，可以为氮化硅。
所述侧墙206可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。在一个实施例中，所述侧墙206可以为氮化硅的单层结构，厚度可以为1-30nm。
以上形成伪栅区及其侧墙的实施例仅为示例，本发明对此不做任何限定，还可以采用其他任意的结构、材料和方法来形成不同的伪栅区和侧墙。
在步骤S03，在伪栅区204两侧的半导体衬底200上形成外延层210，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物，参考图5所示。
具体地，可以通过以下步骤来形成金属硅化物、金属锗化物或金属硅锗化物的外延层210：
首先，淀积金属，在伪栅区204两侧的半导体衬底200上、伪栅区204上以及侧墙206上形成金属薄层208，如图4所示。
在本发明优选的实施例中，所述金属薄层可以为：Co、Ni、Ni-Pt合金或Ni-Co合金等。
在金属薄层为Co的实施例中，所述Co的金属薄层厚度可以为小于5nm。
在金属薄层为Ni的实施例中，所述Ni的金属薄层厚度可以为不大于4nm。
在金属薄层为Ni-Pt合金的实施例中，所述Ni-Pt的金属薄层厚度可以为不大于4nm，金属薄层中Pt％(摩尔含量)≤8％。
在金属薄层为Ni-Co合金的实施例中，所述Ni-Co的金属薄层厚度可以为不大于4nm，金属薄层中Co％(摩尔含量)≤10％。
以上金属薄层的材料及厚度为本发明较优的实施例，还可以采用其他材料或厚度来形成该金属薄层。
而后，进行第一热退火，所述金属薄层208同伪栅区204两侧的半导体衬底200反应形成金属硅化物、金属锗化物或金属硅锗化物的外延层210，参考图5。
所述第一热退火的温度可以为500-800℃。
在半导体衬底为Si或SOI的实施例中，所述金属硅化物的外延层210为NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中，0＜x＜1，0≤y＜1。
在半导体衬底为Ge或GOI的实施例中，所述金属锗化物的外延层210为NiGe2-y、Ni1-xPtxGe2-y、CoGe2-y或Ni1-xCoxGe2-y，其中，0＜x＜1，0≤y＜1。
在半导体衬底为SiGe的实施例中，所述金属硅锗化物的外延层210为Ni(Si1-zGez)2-y、Ni1-xPtx(Si1-zGez)2-y、Co(Si1-zGez)2-y或Ni1-xCox(Si1-zGez)2-y，其中，0＜x＜1，0≤y＜1，0＜z＜1。
而后，去除伪栅区上以及侧墙上的金属薄层。
可以通过湿法刻蚀，去除未反应的伪栅区及侧墙上的金属薄层，从而仅在伪栅区204两侧的半导体衬底200上形成外延层210，所述外延层210为最终形成的器件的源漏区。
通过在伪栅区的两侧的半导体衬底上形成外延层作为器件的源漏区，由于所述外延层覆盖所述器件的整个源漏区，减小了器件的寄生电阻，从而提高了器件的性能。
更优地，在形成外延层210之后，如图6所示，还可以在外延层中进行离子注入，可以通过离子注入的方法对所述外延层注入掺杂离子，所述离子注入的剂量范围可以为1×1014-1×1016cm-2，所述离子注入的能量范围可以为0.1-10keV，对于n型器件，所述离子注入的掺杂离子可以为B、Al、Ga或In等；对于p型器件，所述离子注入的掺杂离子可以为N、P、As、O、S、Se、Te、F或Cl等。在外延层中进行离子注入之后，可以通过第二热退火，使外延层中的注入的掺杂离子聚集在外延层与器件沟道的界面处，以形成掺杂离子聚集区，优选地，如图9所示，可以在去除伪栅区之后，形成栅介质层216之后，进行第二退火，以在在外延层与器件沟道的界面处形成掺杂离子聚集区220，所述第二热退火的温度可以为500-850℃。通过该掺杂离子聚集区220，调节肖特基势垒高度，进而提高器件性能。
在步骤S04和步骤S05，覆盖所述外延层210以形成层间介质层212，参考图7所示，去除所述伪栅区204，形成开口214，参考图8所示。
可以通过合适的淀积方法淀积介质材料，例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)或其他低k介质材料，而后进行平坦化，例如CMP(化学机械抛光)，来形成所述层间介质层(ILD)，在具有帽层204-3的伪栅区结构中，还可以进一步去除帽层204-3，直至暴露伪栅极204-2。
而后，进一步去除伪栅极204-2及伪栅介质层204-1。伪栅极204-2及伪栅介质层204-1可以使用湿蚀刻和/或干蚀刻除去。在一个实施例中，可以通过四甲基氢氧化铵(TMAH)去除非晶硅，通过稀释的HF去除二氧化硅的伪栅介质层204-1。从而，在原来的伪栅区的区域形成开口214，如图8所示。
在步骤S06，在所述开口214内壁形成栅介质层216，以及栅介质层216上形成填满所述开口的金属栅电极218，参考图10所示。
在一个实施例中，具体地，首先，淀积栅介质层216以及栅介质层上的金属栅电极218，而后，进行平坦化，直至暴露所述层间介质层，从而，在所述开口中形成包括栅介质层216和金属栅电极218的替代栅区。所述栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等，所述金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。
在形成外延层210之后，还在外延层中进行离子注入的实施例中，在形成栅介质层之后，进行第二热退火，以使外延层中的注入的离子聚集在外延层与沟道的界面处，以形成掺杂离子聚集区220。通过该掺杂离子聚集区，调节Schottky势垒高度，进而提高器件性能。
而后，根据需要，对上述器件进行进一步的加工，在外延层之上的层间介质层内形成接触塞224，如图11所示，以及后续金属互连结构。所述接触塞224的形成步骤可以为：在外延层之上的层间介质层内形成接触孔；在接触孔中形成接触衬垫层，例如TiN、Ti、TaN或Ta或其他合适的材料，并进一步填充金属材料，例如W、Cu、TiAl、Al或其他合适的金属材料，并进行平坦化，从而在接触孔中形成接触塞，此处仅为示例，本发明不限于此。
至此形成了根据本发明制造方法的半导体器件。
此外，本发明还提供了由上述制造方法形成的半导体器件，参考图10所示，所述半导体器件包括：
半导体衬底200；
所述半导体衬底200上的栅介质层216及栅介质层上的金属栅电极218；
金属栅电极218两侧的半导体衬底200上的外延层210，所述外延层为金属硅化物、金属锗化物或金属硅锗化物，所述外延层为源漏区。
其中，所述外延层可以为包括以下元素组合的化合物：NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y、Ni1-xCoxSi2-y、NiGe2-y、Ni1-xPtxGe2-y、CoGe2-y、Ni1-xCoxGe2-y、Ni(Si1-zGez)2-y、Ni1-xPtx(Si1-zGez)2-y、Co(Si1-zGez)2-y或Ni1-xCox(Si1-zGez)2-y，其中，0＜x＜1，0≤y＜1，0＜z＜1。
优选地，还包括：在外延层与沟道之间的界面处的掺杂离子聚集区220。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (13)
1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成伪栅区和伪栅区的侧墙；
在伪栅区两侧的半导体衬底上形成外延层，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物；
覆盖所述外延层以形成层间介质层；
去除所述伪栅区，形成开口；
在所述开口内壁形成栅介质层，以及栅介质层上形成填满所述开口的金属栅电极。
2.根据权利要求1所述的制造方法，其特征在于，所述半导体衬底为Si、SOI、Ge、GOI或Si-Ge衬底。
3.根据权利要求1所述的制造方法，其特征在于，形成所述外延层的步骤包括：
淀积金属，在伪栅区两侧的半导体衬底上、伪栅区上以及侧墙上形成金属薄层；
进行第一热退火，所述金属薄层同伪栅区两侧的半导体衬底反应形成所述外延层，以形成源漏区，所述外延层为金属硅化物、金属锗化物或金属硅锗化物；
去除伪栅区上以及侧墙上的金属薄层。
4.根据权利要求3所述的制造方法，其特征在于，所述金属薄层从包括下列元素的组中选择元素来形成：Co、Ni、Ni-Pt或Ni-Co。
5.根据权利要求4所述的制造方法，其特征在于，所述金属薄层为Co时，金属薄层的厚度小于5mn；所述金属薄层为Ni时，金属薄层的厚度不大于4nm；所述金属薄层为Ni-Pt时，金属薄层的厚度不大于4nm，金属薄层中Pt％(摩尔含量)≤8％；所述金属薄层为Ni-Co时，金属薄层的厚度不大于4nm，金属薄层中Co％(摩尔含量)≤10％。
6.根据权利要求4所述的制造方法，其特征在于，所述外延层为包括以下元素组合的化合物：NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y、Ni1-xCoxSi2-y、NiGe2-y、Ni1-xPtxGe2-y、CoGe2-y、Ni1-xCoxGe2-y、Ni(Si1-zGez)2-y、Ni1-xPtx(Si1-zGez)2-y、Co(Si1-zGez)2-y或Ni1-xCox(Si1-zGez)2-y，其中，0＜x＜1，0≤y＜1，0＜z＜1。
7.根据权利要求1所述的制造方法，其特征在于，在形成外延层之后、形成层间介质层之前，还包括步骤：在外延层中进行离子注入；以及，在形成栅介质层后，进行第二热退火，以使外延层中的注入的离子聚集在外延层与沟道的界面处，以形成掺杂离子聚集区。
8.根据权利要求7所述的制造方法，其特征在于，所述离子注入的剂量范围为1×1014-1×1016cm-2，所述离子注入的能量范围为0.1-10keV。
9.根据权利要求7所述的制造方法，其特征在于，对于n型器件，所述离子注入的离子为B、Al、Ga或In；对于p型器件，所述离子注入的离子为N、P、As、O、S、Se、Te、F或Cl。
10.根据权利要求3或7所述的制造方法，其特征在于，所述第一热退火或第二热退火的温度为500-850℃。
11.一种半导体器件，其特征在于，所述器件包括：
半导体衬底；
所述衬底上的栅介质层及栅介质层上的金属栅电极；
金属栅电极两侧的半导体衬底上的外延层，所述外延层为金属硅化物、金属锗化物或金属硅锗化物，所述外延层为源漏区。
12.根据权利要求11所述的半导体器件，其特征在于，所述外延层为包括以下元素组合的化合物：NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y、Ni1-xCoxSi2-y、NiGe2-y、Ni1-xPtxGe2-y、CoGe2-y、Ni1-xCoxGe2-y、Ni(Si1-zGez)2-y、Ni1-xPtx(Si1-zGez)2-y、Co(Si1-zGez)2-y或Ni1-xCox(Si1-zGez)2-y，其中，0＜x＜1，0≤y＜1，0＜z＜1。
13.根据权利要求11所述的半导体器件，其特征在于，还包括：在外延层与沟道之间的界面处的掺杂离子聚集区。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113327896A (zh) * | 2021-04-28 | 2021-08-31 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
| CN113345840A (zh) * | 2021-05-24 | 2021-09-03 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
| CN113345841A (zh) * | 2021-05-24 | 2021-09-03 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
| CN113363214A (zh) * | 2021-05-24 | 2021-09-07 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070032025A1 (en) * | 2004-03-08 | 2007-02-08 | Interuniversitair Microelektronica Centrum (Imec) | Method for forming germanides and devices obtained thereof |
| CN101635262A (zh) * | 2009-08-07 | 2010-01-27 | 北京大学 | 一种锗基肖特基晶体管的制备方法 |
| CN102104070A (zh) * | 2009-12-21 | 2011-06-22 | 中国科学院微电子研究所 | 半导体结构及其形成方法 |
-
2011
- 2011-08-10 CN CN2011102281665A patent/CN102931085A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070032025A1 (en) * | 2004-03-08 | 2007-02-08 | Interuniversitair Microelektronica Centrum (Imec) | Method for forming germanides and devices obtained thereof |
| CN101635262A (zh) * | 2009-08-07 | 2010-01-27 | 北京大学 | 一种锗基肖特基晶体管的制备方法 |
| CN102104070A (zh) * | 2009-12-21 | 2011-06-22 | 中国科学院微电子研究所 | 半导体结构及其形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113327896A (zh) * | 2021-04-28 | 2021-08-31 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
| CN113345840A (zh) * | 2021-05-24 | 2021-09-03 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
| CN113345841A (zh) * | 2021-05-24 | 2021-09-03 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
| CN113363214A (zh) * | 2021-05-24 | 2021-09-07 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
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