CN104576373B - 后栅工艺中伪栅器件及半导体器件的形成方法 - Google Patents
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Abstract
本发明提供一种后栅工艺中伪栅器件的形成方法，包括步骤：提供衬底，所述衬底上形成有栅介质层；在栅介质层上形成基本为倒梯形的伪栅极；在伪栅极的侧壁形成侧墙。通过形成基本为倒梯形的伪栅极，倒梯形的伪栅极具有更大的开口，来改善替代栅填充工艺，避免在替代栅中形成空洞，利于提高器件的性能。
Description
技术领域
本发明涉及半导体器件制造领域，尤其涉及一种后栅工艺中伪栅器件的形成方法。
背景技术
随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。
目前，在CMOSFET(互补金属氧化物半导体场效应晶体管)制造工艺的研究可大概分为两个方向，即前栅工艺和后栅工艺，前栅工艺的栅极的形成在源、漏极生成之前，会对栅氧化层产生影响，而在器件尺寸不断减小后，会对器件的电学特性产生影响。而后栅工艺(后栅工艺，Gate Last)，是先形成伪栅以及源漏极，而后去除伪栅形成替代栅，该替代栅是在源、漏极生成之后形成，此工艺中栅极不需要承受很高的退火温度，对栅氧化层的影响较小。
然而，随着器件特征尺寸的不断减小，在形成替代栅时存在填充的问题，尤其是金属栅器件，容易在形成金属替代栅的时候产生空洞，对器件性能产生不良影响。
发明内容
本发明旨在解决上述技术缺陷，提供一种后栅工艺中伪栅器件以及半导体器件的形成方法，避免形成替代栅时的填充问题，提高器件的性能。
为此，本发明提供了一种后栅工艺中伪栅器件的形成方法，包括步骤：
提供衬底，所述衬底上形成有栅介质层；
在栅介质层上形成基本为倒梯形的伪栅极；
在伪栅极的侧壁形成侧墙。
优选地，形成基本为倒梯形的伪栅极的步骤具体为：
在栅介质层上淀积伪栅极材料；
在伪栅极材料上形成硬掩膜层，硬掩模层包括：氮化硅或氧化硅；
以栅介质层为停止层，采用反应离子刻蚀进行过刻蚀伪栅极材料，以形成基本为倒梯形的伪栅极，过刻蚀的时间为刻蚀到停止层后继续刻蚀伪栅材料的时间。
优选地，所述伪栅极材料为多晶硅或非晶硅。
优选地，在形成侧墙之后还包括步骤：
刻蚀去除伪栅极两侧的栅介质层。
优选地，过刻蚀伪栅材料时，过刻蚀的时间为主刻蚀时间的40％。
此外，本发明还提供了利用上述方法形成后栅工艺中半导体器件的方法，在利用上述方法形成伪栅器件后，包括步骤：
在侧墙的两侧形成层间介质层；
去除伪栅极，以形成开口；
在开口中形成替代栅。
优选地，在去除伪栅极时，同时去除伪栅极之下的栅介质层；而后，
在开口中形成替代栅介质层以及替代栅。
优选地，所述替代栅包括金属栅极。
本发明实施例提供的后栅工艺中伪栅器件的形成方法，形成了基本为倒梯形的伪栅极，倒梯形的伪栅极具有更大的开口，利于后续工艺中进行填充重新形成替代栅，避免在替代栅中形成空洞，利于提高器件的性能。
附图说明
图1为根据本发明实施例的后栅工艺中伪栅器件的形成方法的流程图；
图2-10为根据本发明实施例后栅工艺中半导体器件的各个形成阶段的截面示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
正如背景技术的描述，为了避免后栅工艺中在填充形成替代栅时产生空洞的填充问题，参考图1所示，本发明提出了一种后栅工艺中伪栅器件的形成方法，包括步骤：
提供衬底，所述衬底上形成有栅介质层；
在栅介质层上形成基本为倒梯形的伪栅极；
在伪栅极的侧壁形成侧墙。
通过形成基本为倒梯形的伪栅极，倒梯形的伪栅极具有更大的开口，来改善替代栅填充工艺，避免在替代栅中形成空洞，利于提高器件的性能。
为了更好的理解本发明，以下将结合附图对本发明的具体实施例进行详细的描述。
首先，在步骤S01，提供衬底，所述衬底上形成有栅介质层102，参考图2所示。
在本发明中，所述衬底100可以包括任何的半导体材料，例如单晶硅、多晶硅、非晶硅、锗、硅锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其他化合物半导体，所述衬底200还可以为叠层半导体结构，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。此处仅为示例，本发明并不限于此。
所述栅介质层102可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在本实施例中，为二氧化硅，可以通过热氧化的方法来形成。
在步骤S02，依次在栅介质层202上淀积伪栅材料104、硬掩膜层106，如图2所示。
伪栅材料104可以为非晶硅、多晶硅或氧化硅等，在本实施例中，伪栅材料为多晶硅。所述硬掩膜层106可以为氮化硅或氧化硅等，在本实施例中，为氮化硅。
在步骤S03，图案化所述硬掩膜层106，如图3所示。
可以在硬掩膜106上形成光刻胶，如图2所示，而后图案化硬掩膜层106层，如图4所示。
在步骤S04，进行刻蚀以形成基本为倒梯形的伪栅极104，参考图4所示。
可以以栅介质层为停止层，采用采用RIE(反应离子刻蚀)的方法，进行过刻蚀伪栅极材料，过刻蚀后，在伪栅极的底部会多刻蚀掉一部分，从而，形成基本为倒梯形的伪栅极104。
在本实施例中，采用反应离子刻蚀(RIE)的方法，进行过刻蚀伪栅极材料。优选的实施例中，过刻蚀时间应以不超过主刻蚀时间40％，且刻蚀需对停止层有高的选择比以保证停止层的完整性，这对应用在如FinFET器件的工艺流程中尤为重要。通常地，在刻蚀伪栅极材料时，是在刻蚀到停止层时即停止，本发明的实施例中，是在刻蚀到停止层后过刻蚀一段时间，从而形成倒梯形的伪栅极，在发明中，主刻蚀的时间即为刻蚀伪栅材料到停止层的时间，过刻蚀的时间即为刻蚀到停止层后继续刻蚀伪栅材料的时间。
在步骤S05，在伪栅极104的侧壁形成侧墙108，参考图5所示。
所述侧墙108可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。在本实施例中，所述侧墙206可以为氮化硅的单层结构。
在本实施例中，接着将去除侧墙108两侧的栅介质层，如图6所示。当然，本实施例中还包括其他形成伪栅器件的步骤，例如，在伪栅极的两侧形成源漏区等。
在形成伪栅器件之后，继续进行后栅工艺形成半导体器件的其他步骤。
在步骤S06，在侧墙的两侧形成层间介质层110，如图8所示。
本实施例中，通过合适的淀积方法淀积介质材料，例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)或其他低k介质材料，而后进行平坦化，例如CMP(化学机械抛光)，直至暴露伪栅极104。
在步骤S07，去除伪栅极104，以形成开口112，如图8所示。
本实施例中，通过四甲基氢氧化铵(TMAH)去除多晶硅的伪栅极104，而后继续将伪栅极下的栅介质层102也一并去除(图未示出)，以重新形成高质量的栅介质层，可以通过稀释的HF去除二氧化硅的栅介质层102。
而后，在步骤S08，填充所述开口，以形成替代栅114，如图10所示。
在本实施例中，具体地，首先，淀积替代栅介质层(图未示出)以及替代栅介质层上的替代栅极114，而后，进行平坦化，直至暴露所述层间介质层，从而，在所述开口中形成包括替代栅介质层和替代栅极的替代栅区。替代栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等，替代栅极包括金属栅极，所述金属栅极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。
至此形成了根据本发明制造方法的半导体器件。而后，根据需要，对上述器件进行进一步的加工，例如形成接触塞以及金属层、金属互联层等。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (7)
1.一种后栅工艺中伪栅器件的形成方法，其特征在于，包括步骤：
提供衬底，所述衬底上形成有栅介质层；
在栅介质层上形成基本为倒梯形的伪栅极；
在伪栅极的侧壁形成侧墙；
形成基本为倒梯形的伪栅极的步骤具体为：
在栅介质层上淀积伪栅极材料；
在伪栅极材料上形成硬掩膜层，硬掩模层包括：氮化硅或氧化硅；
以栅介质层为停止层，采用反应离子刻蚀进行过刻蚀伪栅极材料，以形成基本为倒梯形的伪栅极，过刻蚀的时间为刻蚀到停止层后继续刻蚀伪栅材料的时间。
2.根据权利要求1所述的形成方法，其特征在于，所述伪栅极材料为多晶硅或非晶硅。
3.根据权利要求1所述的形成方法，其特征在于，在形成侧墙之后还包括步骤：
刻蚀去除伪栅极两侧的栅介质层。
4.根据权利要求1所述的形成方法，其特征在于，过刻蚀伪栅材料时，过刻蚀的时间不超过主刻蚀时间的40％。
5.一种后栅工艺中半导体器件的形成方法，其特征在于，包括步骤：
如权利要求1-4中任一项所述的方法形成伪栅器件；
在侧墙的两侧形成层间介质层；
去除伪栅极，以形成开口；
在开口中形成替代栅。
6.根据权利要求5所述的形成方法，其特征在于，在去除伪栅极时，同时去除伪栅极之下的栅介质层；而后，
在开口中形成替代栅介质层以及替代栅。
7.根据权利要求6所述的形成方法，其特征在于，所述替代栅包括金属栅极。
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Citations (4)
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|---|---|---|---|---|
| US6197645B1 (en) * | 1997-04-21 | 2001-03-06 | Advanced Micro Devices, Inc. | Method of making an IGFET with elevated source/drain regions in close proximity to gate with sloped sidewalls |
| CN102412128A (zh) * | 2010-09-17 | 2012-04-11 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极及倒梯形金属栅电极的制作方法 |
| CN102956454A (zh) * | 2011-08-19 | 2013-03-06 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103177946A (zh) * | 2011-12-21 | 2013-06-26 | 中国科学院微电子研究所 | 后栅工艺中假栅的制造方法 |
-
2013
- 2013-10-11 CN CN201310473327.6A patent/CN104576373B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197645B1 (en) * | 1997-04-21 | 2001-03-06 | Advanced Micro Devices, Inc. | Method of making an IGFET with elevated source/drain regions in close proximity to gate with sloped sidewalls |
| CN102412128A (zh) * | 2010-09-17 | 2012-04-11 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极及倒梯形金属栅电极的制作方法 |
| CN102956454A (zh) * | 2011-08-19 | 2013-03-06 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103177946A (zh) * | 2011-12-21 | 2013-06-26 | 中国科学院微电子研究所 | 后栅工艺中假栅的制造方法 |
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