TWI575746B - 用於形成絕緣體上矽鰭式場效電晶體的方法與結構 - Google Patents

用於形成絕緣體上矽鰭式場效電晶體的方法與結構 Download PDF

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Description

用於形成絕緣體上矽鰭式場效電晶體的方法與結構
本發明大體而言係關於半導體製造，且更特定言之係關於用於形成鰭式場效電晶體(fin field effect transistor；FinFET)的結構與方法。
隨著積體電路(integrated circuit；IC)不斷趨向於小型化，需要電晶體在愈來愈小的尺寸下具有更高的驅動電流。由於裝置尺寸不斷縮小，鰭式場效電晶體技術變得更加盛行。絕緣體上矽(Silicon-on-insulator；SOI)鰭式場效電晶體裝置具有優良的電氣效能。然而，製造絕緣體上矽鰭式場效電晶體之成本可為高昂的。與絕緣體上矽鰭式場效電晶體相比，鰭片與基板之間不存在絕緣體薄膜的塊狀鰭式場效電晶體具有較低的製造成本。然而，塊狀鰭式場效電晶體容易漏電流，如此可降低電氣效能。因此，需要具有用於鰭式場效電晶體裝置之實施的改良方法與結構。
在一個實施例中，提供半導體結構。該結構包含： 半導體基板；在半導體基板上安置的第一鰭片；在第一鰭片之基部形成的氧化區域；及淺溝槽隔離區域，與第一鰭片相鄰且在基部處與第一鰭片實體接觸，其中淺溝槽隔離區域處於第一鰭片之頂部之水平高度(level)下方。
在另一實施例中，提供半導體結構。該結構包含： 矽基板；在矽基板上安置的第一鰭片，該鰭片具有頂部及基部；在矽基板上安置的第二鰭片，該鰭片具有頂部及基部，其中第一鰭片之頂部與第二鰭片之頂部是水平地共平面的(horizontally coplanar)，其中矽基板的一部分包含氧化區域，且其中氧化區域延伸至每個鰭片之基部，及其中氧化區域與第一鰭片之頂部之間的距離小於氧化區域與第二鰭片之頂部之間的距離。
在另一實施例中，提供一種形成半導體結構之方 法。該方法包含：在塊狀半導體基板上形成鰭片；在鰭片上沉積鰭片側壁隔塊；沉積淺溝槽隔離區域，該隔離區域與鰭片側壁隔塊及塊狀半導體基板直接實體接觸；執行氧化製程，以氧化鰭片之基部及塊狀半導體基板的一部分；及執行淺溝槽隔離區域凹陷。
在另一實施例中，提供一種形成半導體結構之方 法。該方法包含：在塊狀半導體基板上形成第一鰭片及第二鰭片；在第二鰭片上沉積遮罩區域；執行與第一鰭片相鄰的第一基板凹陷；移除遮罩區域；在第一鰭片及第二鰭片上沉積側壁隔塊；在塊狀半導體基板上方沉積淺溝槽隔離區域，以使得淺溝槽隔離區域與側壁隔塊直接實體接觸；執行氧化 製程，以氧化第一鰭片之基部、第二鰭片之基部及塊狀半導體基板的一部分；及執行淺溝槽隔離區域凹陷。
100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧鰭片
106‧‧‧襯墊氮化層
200‧‧‧半導體結構
202‧‧‧基板
208‧‧‧鰭片側壁隔塊
300‧‧‧半導體結構
302‧‧‧基板
304‧‧‧鰭片
308‧‧‧鰭片側壁隔塊
310‧‧‧鰭片
400‧‧‧半導體結構
402‧‧‧基板
406‧‧‧襯墊氮化物
412‧‧‧淺溝槽隔離區域
500‧‧‧半導體結構
502‧‧‧基板
504‧‧‧鰭片
506‧‧‧襯墊氮化層
508‧‧‧鰭片側壁隔塊
512‧‧‧淺溝槽隔離區域
514‧‧‧氧化區域
516‧‧‧氧化區域
518‧‧‧未氧化部分
600‧‧‧半導體結構
604‧‧‧鰭片
612‧‧‧淺溝槽隔離區域
700‧‧‧半導體結構
702‧‧‧基板
704‧‧‧鰭片
714‧‧‧氧化區域
716‧‧‧氧化區域
718‧‧‧未氧化部分
720‧‧‧閘極介電層
722‧‧‧閘極區域
800‧‧‧半導體結構
802‧‧‧基板
804‧‧‧鰭片
805‧‧‧鰭片
806‧‧‧襯墊氮化層
900‧‧‧半導體結構
902‧‧‧基板
904‧‧‧鰭片
905‧‧‧鰭片
910‧‧‧遮罩層
1000‧‧‧半導體結構
1002‧‧‧基板
1004‧‧‧鰭片
1005‧‧‧鰭片
1100‧‧‧半導體結構
1102‧‧‧基板
1104‧‧‧鰭片
1105‧‧‧鰭片
1106‧‧‧襯墊氮化層
1112‧‧‧鰭片隔塊
1114‧‧‧鰭片隔塊
1200‧‧‧半導體結構
1202‧‧‧基板
1204‧‧‧鰭片
1205‧‧‧鰭片
1212‧‧‧隔塊
1214‧‧‧隔塊
1216‧‧‧未暴露基部部分
1218‧‧‧未暴露基部部分
1300‧‧‧半導體結構
1302‧‧‧基板
1306‧‧‧襯墊氮化物
1320‧‧‧淺溝槽隔離區域
1400‧‧‧半導體結構
1402‧‧‧基板
1404‧‧‧鰭片
1405‧‧‧鰭片
1420‧‧‧淺溝槽隔離區域
1422‧‧‧氧化區域
1500‧‧‧半導體結構
1502‧‧‧基板
1504‧‧‧鰭片
1505‧‧‧鰭片
1516‧‧‧氧化區域
1517‧‧‧氧化區域
1600‧‧‧半導體結構
1604‧‧‧鰭片
1605‧‧‧鰭片
1620‧‧‧閘極介電質
1622‧‧‧氧化區域
1624‧‧‧閘極區域
1700‧‧‧流程圖
1750‧‧‧製程步驟
1752‧‧‧製程步驟
1754‧‧‧製程步驟
1756‧‧‧製程步驟
1758‧‧‧製程步驟
1800‧‧‧流程圖
1850‧‧‧製程步驟
1852‧‧‧製程步驟
1854‧‧‧製程步驟
1856‧‧‧製程步驟
1857‧‧‧製程步驟
1858‧‧‧製程步驟
1860‧‧‧製程步驟
1862‧‧‧製程步驟
C‧‧‧鰭片高度
F‧‧‧鰭片長度
D1‧‧‧深度
D2‧‧‧深度
E1‧‧‧電氣鰭片高度
E2‧‧‧電氣鰭片高度
H‧‧‧水平高度
在結合隨附圖式考慮以下描述後，本發明之結構、操作及優點將變得更顯而易見。該等圖式意欲為說明性，而非限制性。
為了說明清晰，一些圖式中之某些元件可省略或並非按尺度圖示。橫截面視圖可以「切片」或「近視」橫截面視圖之形式，為了說明清晰而省略某些背景線，該等背景線本將以其他方式在「真實」橫截面視圖中可見。
經常地，繪圖之各種圖式中的相同元件符號可指示相同元件，在此情況中，通常最後兩個有效數字可為相同，最高有效數字係圖號。此外，為了清晰，在某些繪圖中可省略一些參考元件符號。
第1圖圖示針對本發明之實施例的在起點處之半導體結構。
第2圖圖示在沉積側壁隔塊之後續處理步驟後的半導體結構。
第3圖圖示在執行基板凹陷之可選後續處理步驟後的半導體結構。
第4圖圖示在沉積淺溝槽隔離區域之後續處理步驟後的半導體結構。
第5圖圖示在執行氧化之後續處理步驟後的半導體結構。
第6圖圖示在移除隔塊及襯墊氮化層之後續處理步驟後的半導體結構。
第7圖圖示在沉積閘極介電質及閘極後根據本發明之實施例之半導體結構。
第8圖係針對本發明之額外實施例的在起點處之半導體結構。
第9圖係在塗覆遮罩層之後續處理步驟後的第8圖之實施例之半導體結構。
第10圖係在執行基板凹陷之後續處理步驟後的第8圖之實施例之半導體結構。
第11圖係在沉積鰭片側壁隔塊之後續處理步驟後的第8圖之實施例之半導體結構。
第12圖係在執行額外基板凹陷之後續可選處理步驟後的第8圖之實施例之半導體結構。
第13圖係在沉積淺溝槽隔離區域之後續處理步驟後的第8圖之實施例之半導體結構。
第14圖係在執行氧化之後續處理步驟後的第8圖之實施例之半導體結構。
第15圖係在移除隔塊及襯墊氮化層之後續處理步驟後的第8圖之實施例之半導體結構。
第16圖係在沉積閘極介電質及閘極後根據本發明之實施例之半導體結構。
第17圖係指示針對本發明之實施例的製程步驟之流程圖。
第18圖係指示針對本發明之額外實施例的製程步驟之流程圖。
第1圖圖示針對本發明之實施例的在起點處之半導體結構100。塊狀半導體基板102形成半導體結構100之基部。塊狀基板102可由若干已知半導體材料中之任一種製成，該等材料諸如(例如)矽、鍺、矽鍺合金、矽碳合金、矽鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導體材料、II-VI族化合物半導體材料、有機半導體材料及其他化合物半導體材料。使用工業標準沉積及圖案化技術，在塊狀基板102中形成鰭片104。在鰭片104之頂部上安置襯墊氮化層106。應注意，為了說明簡單之目的，僅圖示一個鰭片104。然而，實際上，可存在多個鰭片形成於基板102上。
第2圖圖示在沉積鰭片側壁隔塊208之後續處理步驟後的半導體結構200。如先前所論述，繪圖之各種圖式中的相同元件符號可指示相同元件，在此情況中，通常最後兩個有效數字可為相同。舉例而言，第2圖之塊狀基板202與第1圖之塊狀基板102相同。鰭片側壁隔塊208可由氮化物組成。
第3圖圖示在執行基板凹陷之可選後續處理步驟後的半導體結構300。基板凹陷可藉由任何適宜技術執行，諸如反應式離子蝕刻、化學下游蝕刻、濕式蝕刻或任何其他適宜蝕刻技術。基板蝕刻之結果為，基板302之頂表面低於第2圖之結構200之彼頂表面，暴露未由隔塊308覆蓋的鰭片310之較低部分。
第4圖圖示在沉積淺溝槽隔離區域412之後續處理 步驟後的半導體結構400。淺溝槽隔離(shallow trench isolation；STI)區域412可由氧化矽組成。視情況，可平坦化淺溝槽隔離區域412至襯墊氮化物406之水平高度。可經由化學機械拋光製程執行平坦化。
第5圖圖示在執行氧化之後續處理步驟後的半導體 結構500。氧化製程可為熱氧化製程。在一些實施例中，氧化發生於溫度設定在900攝氏度至1300攝氏度之範圍內的熔爐中。熔爐中的氧氣擴散穿過淺溝槽隔離區域以與基板502之矽反應，形成氧化區域514，該氧化區域包括在鰭片504之基部形成之氧化區域516，留下鰭片之未氧化部分518。氧化區域516具有「V形」或「尾部」輪廓，其中該氧化區域在靠近鰭片之外部處較高，而在靠近鰭片之內部處較低。在氧化製程期間，由於與矽相比的氧化物之體積膨脹，可給予鰭片504機械應力。通常，此舉可引起鰭片相對於水平線機械地移位或傾斜，以使得鰭片將不再垂直於基板502。然而，由於本發明之實施例，淺溝槽隔離區域512與鰭片504及鰭片側壁隔塊508直接實體接觸，在氧化區域514及516形成期間藉由淺溝槽隔離區域512將鰭片504緊緊固持在適當位置，且因此防止了不良的機械移位。
第6圖圖示在移除隔塊及襯墊氮化層(與第5圖之 506及508相比)之後續處理步驟後的半導體結構600。隨後，凹陷化淺溝槽隔離區域。在凹陷之後可剩下淺溝槽隔離區域612的一部分。鰭片604具有鰭片高度C。在一些實施例中， 鰭片高度C範圍為自約20奈米至約150奈米。在一些實施例中，淺溝槽隔離區域612具有一高度，該高度範圍為自鰭片之高度的約0.2倍至鰭片之高度的約2倍。視情況，可移除整個淺溝槽隔離。
第7圖圖示在沉積閘極介電質720及閘極區域722 後根據本發明之實施例之半導體結構700。半導體結構700包含半導體基板702。在半導體基板702上安置鰭片704。在鰭片704之基部處形成氧化區域716，而未氧化鰭片部分718處於氧化區域716上方。氧化區域716及714充當鰭片704的介電隔離。在鰭片704上方安置閘極介電質720。在一些實施例中，閘極介電層720可包括(但不限於)：矽酸鉿(HfSiO)、二氧化鉿(HfO2)、矽酸鋯(ZrSiOx)、氧化鋯(ZrO2)、氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)或任何其他高k材料(k>4.0)或該等材料之任何組合。在一些實施例中，閘極介電質720之厚度範圍自約5埃至約30埃。
在閘極介電層720上方安置閘極區域722。在一些 實施例中，閘極區域722由多晶矽組成。在其他實施例中，閘極區域722為替代金屬閘極(replacement metal gate；RMG)且閘極區域722可由金屬組成，諸如對於pFET為鋁、氮化鈦(TiN)或釕(Ru)；或對於nFET為鈦鋁(TiAl)、氮化鋁(AIN)或碳化鉭(TaC)。半導體結構700可因此實施鰭式場效電晶體，該鰭式場效電晶體具有絕緣體上矽(SOI)鰭式場效電晶體之效能，而不具有與利用毯覆式氧化沉積製造之絕緣體上矽(SOI)鰭式場效電晶體相關的成本。
第8圖為針對本發明之額外實施例的在起點處之半 導體結構800。塊狀半導體基板802形成半導體結構800之基部。塊狀基板802可由若干已知半導體材料中之任一種製成，諸如(例如)矽、鍺、矽鍺合金、矽碳合金、矽鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導體材料、II-VI族化合物半導體材料、有機半導體材料及其他化合物半導體材料。使用工業標準沉積及圖案化技術，在塊狀基板802中形成鰭片804及另一鰭片805。在鰭片804及鰭片805之頂部上安置襯墊氮化層806。應注意，為了說明簡單之目的，僅圖示兩個鰭片804及805。然而，實際上，可存在多個鰭片形成於基板802上。在隨後的描述中，存在針對兩個鰭片在製造製程之某些階段的不同處理。熟習此項技術者將認識到，實際上可存在多個鰭片，該等鰭片被分成不同群組，該等群組在製造製程之某些階段可接受不同的處理。
第9圖係在塗覆遮罩層910之後續處理步驟後的第 8圖之實施例之半導體結構900。可使用工業標準沉積及圖案化技術塗覆遮罩層。在鰭片904上方塗覆遮罩層910，而鰭片905經暴露且未由遮罩層910覆蓋。
第10圖係在執行基板凹陷至D1之深度及隨後移除 遮罩(與第9圖之910相比)之後續處理步驟後的第8圖之實施例之半導體結構1000。基板凹陷之結果為，基板1002之頂表面在與鰭片1005相鄰的區域中較低，該鰭片未由遮罩層(第9圖之910)覆蓋。在一些實施例中，深度D1可處於約5奈米至約40奈米之範圍內。因此，基板蝕刻之結果為， 鰭片1004具有為原始鰭片長度的鰭片長度F，且鰭片1005具有F+D1之鰭片長度。
第11圖係在沉積鰭片側壁隔塊之後續處理步驟後 的第8圖之實施例之半導體結構1100。鰭片1104具有鰭片隔塊1112且鰭片1105具有鰭片隔塊1114。由於靠近鰭片1105之區域中的基板1102之凹陷，鰭片隔塊1114比鰭片隔塊1112更長。
第12圖係在執行額外基板凹陷至深度D2之後續可 選處理步驟後的第8圖之實施例之半導體結構1200。此凹陷應用於整個結構1200，因此鰭片1204及鰭片1205兩者皆經受此凹陷。在一些實施例中，深度D2可處於約5奈米至約100奈米之範圍內。此基板凹陷之結果為，在隔塊1212下方形成鰭片1204之未暴露基部部分1216。類似地，在隔塊1214下方形成鰭片1205之未暴露基部部分1218。
第13圖係在沉積淺溝槽隔離區域1320之後續處理 步驟後的第8圖之實施例之半導體結構1300。淺溝槽隔離區域1320可由氧化矽組成。視情況，可平坦化淺溝槽隔離區域1320至襯墊氮化物1306之水平高度。可經由化學機械拋光製程執行平坦化。
第14圖係在執行氧化之後續處理步驟後的第8圖之 實施例之半導體結構。氧化製程可為熱氧化製程。在一些實施例中，氧化發生於溫度設定在900攝氏度至1300攝氏度之範圍內的熔爐中。熔爐中的氧氣擴散穿過淺溝槽隔離區域以與基板1402之矽反應，形成氧化區域1422，該氧化區域為鰭 片1404及鰭片1405提供電氣隔離。鰭片1404及鰭片1405兩者在鰭片頂部是水平地共平面的，且鰭片1404及鰭片1405兩者具有相同實體高度，終止於水平高度H處。水平共平面性簡化了下游處理步驟，諸如平坦化製程。然而，鰭片1404及鰭片1405具有不同電氣高度，該等高度提供改良的設計靈活性。電氣高度為鰭片之未氧化部分之長度。因此，鰭片1404具有E1之電氣鰭片高度，而鰭片1405具有E2之電氣鰭片高度，其中E1<E2，且兩個鰭片之實體高度在水平高度H處。 維持兩個鰭片在相同實體高度改良了平面度問題及簡化了下游處理步驟，而每個鰭片之不同電氣高度給予電路設計者在相同半導體結構上設計具有不同電氣特性的鰭式場效電晶體之靈活性。
第15圖係在移除隔塊及襯墊氮化層(與第11圖之 1106、1112及1114相比)之後續處理步驟後的第8圖之實施例之半導體結構1500。位於各別鰭片之基部中的氧化區域1516及氧化區域1517具有「V形」或「尾部」輪廓，其中該氧化區域在靠近鰭片之外部處較高，而在靠近鰭片之內部處較低。
第16圖係在沉積閘極介電質1620及閘極區域1624 後根據本發明之實施例之半導體結構1600。半導體結構1600包含鰭片1604及鰭片1605。鰭片1604及鰭片1605在鰭片頂部處是共平面的。氧化區域1622為鰭片1604及鰭片1605提供介電隔離。鰭片1604具有電氣高度E1且鰭片1605具有電氣高度E2。電氣高度為每個鰭片之未氧化部分之長度。因此， 鰭片1604具有比鰭片1605之電氣鰭片高度E2短的電氣高度E1。在實施例中，鰭片1604具有範圍自約70奈米至150奈米之電氣鰭片高度E1，而鰭片1605具有範圍自約40奈米至約120奈米之電氣鰭片高度E2。
第17圖係指示針對本發明之實施例的製程步驟之 流程圖1700。在製程步驟1750中，在塊狀基板上形成鰭片(參看第1圖之104)。在製程步驟1752中，在鰭片側壁上沉積鰭片隔塊(參看第2圖之208)。在製程步驟1754中，在結構上沉積淺溝槽隔離(STI)材料(參看第4圖之412)。在製程步驟1756中，執行氧化製程，產生氧化區域(參看第5圖之514)。在製程步驟1758中，凹陷化淺溝槽隔離材料(參看第6圖之612)。
第18圖係指示針對本發明之額外實施例的製程步 驟之流程圖1800。在製程步驟1850中，在塊狀基板上形成第一鰭片及第二鰭片(參看第8圖之804及805)。在製程步驟1852中，在一個鰭片上方沉積遮罩(參看第9圖之910)。 應注意，在實際實施例中，在包含鰭片群組之多個鰭片上方沉積遮罩。在製程步驟1854中，執行第一基板凹陷(參看第10圖之D1)。在製程步驟1856中，沉積鰭片側壁隔塊(參看第11圖之1112及1114)。在製程步驟1857中，視情況執行第二基板凹陷(參看第12圖之D2)。第二凹陷用來暴露鰭片在基部處的一部分，使得在下一製程步驟中可氧化該部分。在製程步驟1858中，沉積淺溝槽隔離材料(參看第13圖之1320)。在製程步驟1860中，執行氧化製程，產生氧化 區域(參看第14圖之1422)。在製程步驟1862中，凹陷化淺溝槽隔離材料(參看第15圖之1500)。
本發明之實施例提供用於形成局部絕緣體上矽(SOI) 鰭式場效電晶體的方法與結構。在塊狀基板上形成鰭片。氮化物隔塊保護鰭片側壁。在鰭片上方沉積淺溝槽隔離區域。 氧化製程引起氧氣擴散穿過淺溝槽隔離區域及進入底層矽中。氧氣與矽反應形成氧化物，該氧化物為鰭片提供電氣隔離。淺溝槽隔離區域與鰭片及/或安置於鰭片上的氮化物隔塊直接實體接觸。此舉使得鰭片穩定及防止因氧化製程之結果發生的氧化誘發應力而造成之鰭片傾斜。
儘管已相對於某一較佳實施例或某些較佳實施例圖 示及描述了本發明，但是其他熟習此項技術者在閱讀及理解本說明書及隨附圖式後將思及某些等效變化及修改。詳言之，考慮到藉由上文描述之元件(組件、裝置、電路等等)所執行的各種功能，用於描述此類元件的術語(包括對「手段」之提及)意欲對應於(除非另有指示)執行所描述之元件之指定功能的任何元件(亦即，功能等效之元件)，即便是該任何元件與執行本發明之本文所述的示例性實施例之功能之所揭示結構在結構上不等效。另外，儘管可能已相對於若干實施例中之僅一者揭示本發明之特定特徵，但是此特徵可與如可能對任何給定或特定應用需要及有利的其他實施例之一或更多個特徵組合。
1700‧‧‧流程圖
1750‧‧‧製程步驟
1752‧‧‧製程步驟
1754‧‧‧製程步驟
1756‧‧‧製程步驟
1758‧‧‧製程步驟

Claims (23)

  1. 一種半導體結構，該結構包含：一半導體基板；在該半導體基板上安置的一第一鰭片；在該第一鰭片之基部形成的一氧化區域；以及一淺溝槽隔離區域，與該第一鰭片相鄰且在該基部處與該第一鰭片實體接觸，其中該淺溝槽隔離區域處於該第一鰭片之頂部之水平高度(level)下方；以及進一步包含：在該第一鰭片上方安置的一閘極介電層，其中該第一鰭片在該第一鰭片之該基部處包含一氧化區域，其中該氧化區域具有一V形輪廓。
  2. 如請求項1所述之結構，進一步包含在該閘極介電層上方安置的一閘極區域。
  3. 如請求項2所述之結構，其中該閘極介電層由二氧化鉿組成。
  4. 如請求項2所述之結構，其中該閘極區域由多晶矽或金屬組成。
  5. 如請求項1所述之結構，其中該淺溝槽隔離區域由氧化矽組成。
  6. 如請求項1所述之結構，其中該淺溝槽隔離區域具有一高度，該高度範圍自該第一鰭片之該高度的約0.2倍至該第一鰭片之該高度的約1倍。
  7. 如請求項1所述之結構，進一步包含一第二鰭片，其中該第二鰭片具有與該第一鰭片之該實體高度相同的一實體高度，且其中該第二鰭片具有小於該第一鰭片之該電氣高度的一電氣高度。
  8. 如請求項7所述之結構，其中該第一鰭片及該第二鰭片在每個鰭片之頂部上是共平面的(coplanar)。
  9. 如請求項1所述之結構，其中該閘極介電層具有一厚度，該厚度範圍自約5埃至約20埃。
  10. 如請求項7所述之結構，其中該第一鰭片具有一電氣鰭片高度，該電氣鰭片高度範圍自約70奈米至約150奈米；且其中該第二鰭片具有一電氣鰭片高度，該電氣鰭片高度範圍自約40奈米至約120奈米。
  11. 一種半導體結構，該結構包含：一矽基板； 在該矽基板上安置的一第一鰭片，該第一鰭片具有一頂部及一基部；在該矽基板上安置的一第二鰭片，該第二鰭片具有一頂部及一基部；其中該第一鰭片之該頂部與該第二鰭片之該頂部是水平地(horizontally)共平面的；其中該矽基板的一部分包含一經氧化的區域，且其中該氧化區域延伸至每個鰭片之該基部；以及其中該氧化區域與該第一鰭片之該頂部之間的該距離小於該氧化區域與該第二鰭片之該頂部之間的該距離。
  12. 如請求項11所述之結構，進一步包含在該第一鰭片上方安置的一閘極介電層。
  13. 如請求項12所述之結構，進一步包含在該閘極介電層上方安置的一閘極區域。
  14. 如請求項13所述之結構，其中該閘極介電層由二氧化鉿組成。
  15. 如請求項13所述之結構，其中該閘極區域由多晶矽或金屬組成。
  16. 如請求項11所述之結構，其中該氧化區域延伸至每個鰭片之該基部而具有一V形輪廓。
  17. 一種形成一半導體結構之方法，該方法包含以下步驟：在一塊狀半導體基板上形成一鰭片；在該鰭片上沉積鰭片側壁隔塊；沉積一淺溝槽隔離區域，該隔離區域與該鰭片側壁隔塊及該塊狀半導體基板直接實體接觸；執行一氧化製程，以氧化該鰭片之該基部及該塊狀半導體基板的一部分；以及執行一淺溝槽隔離區域凹陷。
  18. 如請求項17所述之方法，進一步包含以下步驟：移除該鰭片側壁隔塊區域。
  19. 如請求項17所述之方法，進一步包含以下步驟：在沉積該鰭片側壁隔塊區域之後且在沉積該淺溝槽隔離區域之前執行一基板凹陷。
  20. 如請求項17所述之方法，其中執行一氧化製程之步驟包含以下步驟：在約900攝氏度至約1300攝氏度之一溫度下執行一熱氧化。
  21. 一種形成一半導體結構之方法，該方法包含以下步驟：在一塊狀半導體基板上形成一第一鰭片及一第二鰭片；在該第二鰭片上沉積一遮罩區域；執行與該第一鰭片相鄰的一第一基板凹陷；移除該遮罩區域；在該第一鰭片及該第二鰭片上沉積側壁隔塊；在該塊狀半導體基板上方沉積一淺溝槽隔離區域，以使得該淺溝槽隔離區域與該等側壁隔塊直接實體接觸；執行一氧化製程，以氧化該第一鰭片之該基部、該第二鰭片之該基部及該塊狀半導體基板的一部分；以及執行一淺溝槽隔離區域凹陷。
  22. 如請求項21所述之方法，進一步包含以下步驟：在沉積側壁隔塊之後且在沉積該淺溝槽隔離區域之前執行一第二基板凹陷。
  23. 如請求項21所述之方法，其中執行一氧化製程之步驟包含以下步驟：在約900攝氏度至約1300攝氏度之一溫度下執行一熱氧化。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975125B2 (en) * 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US8969155B2 (en) * 2013-05-10 2015-03-03 International Business Machines Corporation Fin structure with varying isolation thickness
US9418902B2 (en) * 2013-10-10 2016-08-16 Globalfoundries Inc. Forming isolated fins from a substrate
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
US9627245B2 (en) * 2014-03-05 2017-04-18 Globalfoundries Inc. Methods of forming alternative channel materials on a non-planar semiconductor device and the resulting device
US9460956B2 (en) * 2014-06-12 2016-10-04 Taiwan Semiconductor Manufacturing Company Limited Method of forming shallow trench isolation and semiconductor device
US9318447B2 (en) * 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
KR102255174B1 (ko) * 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
CN105826379B (zh) * 2015-01-08 2020-06-09 联华电子股份有限公司 半导体结构及其制作方法
US9324792B1 (en) * 2015-03-31 2016-04-26 International Business Machines Corporation FinFET including varied fin height
CN106158748B (zh) 2015-04-07 2022-01-18 联华电子股份有限公司 半导体元件及其制作方法
US9590077B2 (en) 2015-05-14 2017-03-07 International Business Machines Corporation Local SOI fins with multiple heights
CN106252391B (zh) * 2015-06-09 2021-02-19 联华电子股份有限公司 半导体结构及其制作方法
US9935178B2 (en) 2015-06-11 2018-04-03 International Business Machines Corporation Self-aligned channel-only semiconductor-on-insulator field effect transistor
US9318392B1 (en) 2015-06-18 2016-04-19 International Business Machines Corporation Method to form SOI fins on a bulk substrate with suspended anchoring
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9449882B1 (en) * 2015-10-29 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10510618B2 (en) * 2016-10-24 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET EPI channels having different heights on a stepped substrate
TWI604569B (zh) * 2016-11-15 2017-11-01 新唐科技股份有限公司 半導體裝置及其形成方法
US10008417B1 (en) * 2017-06-12 2018-06-26 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
US10068810B1 (en) * 2017-09-07 2018-09-04 Globalfoundries Inc. Multiple Fin heights with dielectric isolation
US10068902B1 (en) 2017-09-26 2018-09-04 Globalfoundries Inc. Integrated circuit structure incorporating non-planar field effect transistors with different channel region heights and method
US10784101B2 (en) 2017-12-19 2020-09-22 Micron Technology, Inc. Using sacrificial solids in semiconductor processing
US10727240B2 (en) * 2018-07-05 2020-07-28 Silicon Store Technology, Inc. Split gate non-volatile memory cells with three-dimensional FinFET structure
JP2021015891A (ja) * 2019-07-12 2021-02-12 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201118933A (en) * 2009-10-27 2011-06-01 Taiwan Semiconductor Mfg Method for forming a integrated circuit structure
US8039843B2 (en) * 2007-08-24 2011-10-18 Kabushiki Kaisha Toshiba Semiconductor wafer, semiconductor device and method of fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702552B1 (ko) * 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
KR100645065B1 (ko) 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
KR100657969B1 (ko) 2005-08-30 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
DE102006001680B3 (de) 2006-01-12 2007-08-09 Infineon Technologies Ag Herstellungsverfahren für eine FinFET-Transistoranordnung und entsprechende FinFET-Transistoranordnung
US7442590B2 (en) 2006-04-27 2008-10-28 Freescale Semiconductor, Inc Method for forming a semiconductor device having a fin and structure thereof
US20080128797A1 (en) 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
US8017463B2 (en) 2006-12-29 2011-09-13 Intel Corporation Expitaxial fabrication of fins for FinFET devices
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US7898040B2 (en) 2007-06-18 2011-03-01 Infineon Technologies Ag Dual gate FinFET
US7923337B2 (en) 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US8258577B2 (en) 2009-06-04 2012-09-04 International Business Machines Corporation CMOS inverter device with fin structures
US7977174B2 (en) 2009-06-08 2011-07-12 Globalfoundries Inc. FinFET structures with stress-inducing source/drain-forming spacers and methods for fabricating the same
KR101087778B1 (ko) 2009-07-24 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039843B2 (en) * 2007-08-24 2011-10-18 Kabushiki Kaisha Toshiba Semiconductor wafer, semiconductor device and method of fabricating the same
TW201118933A (en) * 2009-10-27 2011-06-01 Taiwan Semiconductor Mfg Method for forming a integrated circuit structure

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US8766363B2 (en) 2014-07-01

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