CN109841570B - 半导体装置、制造半导体装置的方法及用于执行半导体装置的方法 - Google Patents

半导体装置、制造半导体装置的方法及用于执行半导体装置的方法 Download PDF

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Abstract

一种半导体装置、制造半导体装置的方法及用于执行半导体装置的方法。实施于包含基板的结构上的方法，此基板具有用于逻辑装置的第一区域和用于射频(RF)装置的第二区域、位于第一区域上方的第一鳍片和第一栅极结构、位于第二区域上方的第二鳍片和第二栅极结构以及位于栅极结构侧壁上方的栅极间隔物。此方法包含对第一鳍片进行第一蚀刻制程以形成第一凹口；以及对第二鳍片进行第二蚀刻制程以形成第二凹口。第一和第二蚀刻制程被调整为在至少一参数上不同，使得第一凹口比第二凹口浅，且第一凹口与第一栅极结构之间纵向沿着第一鳍片的第一距离小于第二凹口与第二栅极结构之间纵向沿着第二鳍片的第二距离。

Description

半导体装置、制造半导体装置的方法及用于执行半导体装置 的方法
技术领域
关于一种半导体装置、制造半导体装置的方法及用于执行半导体装置的方法。
背景技术
半导体集成电路(integrated circuit，IC)产业已历经了指数级的增长。IC材料和设计方面的技术进步已经创造了好几代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进的过程中，功能密度(例如，每个晶片面积的互连装置的数量)已经普遍地在增加，而几何尺寸(例如，可以使用制造方法来建立最小的元件(或线))已经在缩小。这种尺度缩小制程通常通过提高生产效率和降低相关成本来提供多个优点。这种尺度缩小也已经增加了在IC处理和制造上的复杂性。
举例来说，随着装置的几何尺寸的缩小，在源极/漏极特征与邻近栅极之间的耦合电容已经在增加。在一些情况下，增加的耦合电容降低了晶体管的工作频率(operatingfrequency)。这在鳍式场效晶体管装置中比在平面装置中变得更加明显，并且相较于逻辑装置(“逻辑晶体管”)的晶体管，其对射频(radio frequency，RF)装置(“RF晶体管”)的晶体管的影响更加不利。如何在维持IC中高整体晶体管密度的同时降低RF晶体管(特别是RF鳍式场效晶体管)的耦合电容是本揭露的目的。
发明内容
根据本揭露的一态样，一种用于执行包含基板的半导体装置的方法，其中基板具有配置用于逻辑装置的第一区域和配置用于射频(radio frequency，RF)装置的第二区域、位于第一区域上方的第一鳍片、与第一鳍片接合的第一栅极结构、位于第二区域上方的第二鳍片、与第二鳍片接合的第二栅极结构，以及位于第一栅极结构和第二栅极结构侧壁上方的栅极间隔物。此方法包含形成第一遮蔽元件以暴露第一鳍片的一部分并覆盖第二区域；对第一鳍片进行第一蚀刻制程，进而产生靠近第一栅极结构的第一凹口；移除第一遮蔽元件；形成第二遮蔽元件以暴露第二鳍片的一部分并覆盖第一区域；以及对第二鳍片进行第二蚀刻制程，进而产生靠近第二栅极结构的第二凹口，其中第一蚀刻制程和第二蚀刻制程被调整为在至少一参数上不同，使得第一凹口比第二凹口浅，且第一凹口与第一栅极结构之间纵向沿着第一鳍片的第一距离小于第二凹口与第二栅极结构之间纵向沿着第二鳍片的第二距离。
根据本揭露的另一态样，一种制造半导体装置的方法。此方法包含接收具有半导体基板的结构，半导体基板具有第一区域、第二区域、位于第一区域上的第一鳍片、接合第一鳍片的第一栅极结构、位于第二区域上方的第二鳍片、接合第二鳍片的第二栅极结构，以及位于第一栅极结构和第二栅极结构侧壁上方的多个栅极间隔物。此方法还包含形成第一遮蔽元件覆盖第二区域；当第一遮蔽元件位于第二区域上方时，对第一鳍片进行第一蚀刻制程，进而产生靠近第一栅极结构的第一凹口，其中第一凹口在多个栅极间隔物下方延伸一第一距离；移除第一遮蔽元件；形成第二遮蔽元件覆盖第一区域；以及当第二遮蔽元件位于第一区域上方时，对第二鳍片进行第二蚀刻制程，进而产生靠近第二栅极结构的第二凹口。第二凹口在多个栅极间隔物下方延伸一第二距离，且第二距离小于第一距离，其中第一距离与第二距离之间的差异是因为第一蚀刻制程和第二蚀刻制程中的至少一参数不同所造成的。此方法还包含外延生长第一半导体材料于第一凹口中；以及外延生长第一半导体材料于第二凹口中，其中第一鳍片上的第一半导体材料的第一部分的体积大于第二鳍片上的第一半导体材料的第二部分的体积。
根据本揭露的又一态样，一种半导体装置包含一基板，其具有第一区域和第二区域；多个第一鳍片和多个第二鳍片分别位于第一区域和第二区域的上方；多个第一栅极结构和多个第二栅极结构分别接合所述第一鳍片和第二鳍片；多个栅极间隔物位于第一栅极结构和第二栅极结构侧壁的上方；第一外延特征，其至少部分地嵌入第一鳍片内并靠近第一栅极结构；以及第二外延特征，其至少部分地嵌入第二鳍片内并靠近第二栅极结构。第一外延特征与第一栅极结构之间纵向沿着第一鳍片的第一距离小于第二外延特征与第二栅极结构之间纵向沿着第二鳍片的第二距离。第一外延特征陷入第一鳍片的深度小于第二外延特征陷入第二鳍片的深度。
附图说明
当结合随附附图进行阅读时，本揭露发明实施例的详细描述将能被充分地理解。应注意，根据业界标准实务，各特征并非按比例绘制且仅用于图示目的。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。在说明书及附图中以相同的标号表示相似的特征。
图1绘示了根据本揭露一实施方式的部分构造的半导体结构的剖面图；
图2A及图2B绘示了根据本揭露各种方面的形成半导体装置的方法的方块图；
图3A、图3B、图3C、图3D、图3E及图3F绘示了根据本揭露一些实施方式的根据图2A和图2B的方法在各个制程阶段的半导体装置的一部分的示意图；
图3G及图3H绘示了根据本揭露一些实施方式的根据图2A和图2B的方法在各个制程阶段的半导体装置的一部分的剖面示意图。
具体实施方式
应理解，以下揭示内容提供许多不同实施例或实例，以便实施本揭露发明实施例的不同特征。下文描述组件及排列的特定实施例或实例以简化本揭露。当然，此等实例仅为示例性且并不欲为限制性。举例而言，元件的尺寸并不受限于所揭示的范围或值，但可取决于制程条件及/或装置的所欲特性。此外，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间插入形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。为了简明性及清晰性，可以不同尺度任意绘制各特征。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示的一元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可同样解读本文所使用的空间相对性描述词。
本揭露普遍地涉及用于半导体装置的制造方法，并且更具体地涉及在RF装置(或电路)和逻辑装置(或电路)中形成具有提升外延S/D特征的场效晶体管(field effecttransistors，FETs)的方法。举例来说，RF装置可以执行功率放大(amplification)、分离(splitting)和/或组合(combining)；且逻辑装置可以执行输入/输出(input/output，I/O)功能和逻辑功能，包含AND、OR、NOR以及反相器(inverters)和其他功能。一般来说，RF装置的工作频率比逻辑装置高十倍。举例来说，RF装置可以在10GHz至500GHz范围内的频率(例如从20GHz至500GHz)下工作，而逻辑装置可以在低于20GHz的频率下工作。此外，RF装置和逻辑装置可以位于IC的分离区域(separate regions)中，或者可以混合在IC的公共区域(common region)中。RF装置(“RF晶体管(RF transistors)”)和逻辑装置(“逻辑晶体管(logic transistors)”)中晶体管的设计目标可能不同。对RF晶体管来说，是高度期望在源极/漏极(S/D)特征与邻近栅极之间的低耦合电容，以提高RF晶体管的工作频率。
请参阅图1，其绘示了根据本揭露的部分构造的半导体装置100的剖面图。半导体装置100包含第一晶体管101a和第二晶体管101b。在所揭示的实施例中，晶体管101a和101b为鳍式场效晶体管(FinFET)。或者，它们可以为平面晶体管(planar transistors)或其他类型的三维(three-dimensional)晶体管。特别的是，晶体管101a为逻辑晶体管(logictransistor)(例如，执行IC逻辑功能的晶体管)，且晶体管101b为RF晶体管(例如，执行IC射频功能的晶体管)。
逻辑晶体管101a包含半导体鳍片104a、至少部分地嵌入半导体鳍片104a中的外延S/D特征142a、在外延S/D特征142a之间接合半导体鳍片104a的栅极结构128a、位于栅极结构128a侧壁上的栅极间隔物109，以及位于半导体鳍片104a和S/D特征142a上方且环绕栅极间隔物109和栅极结构128a的层间介电(interlayer dielectric，ILD)层144。
RF晶体管101b包含半导体鳍片104b、至少部分地嵌入半导体鳍片104b内的外延S/D特征142b、在外延S/D特征142b之间接合半导体鳍片104b的栅极结构128b、位于栅极结构128b侧壁上的栅极间隔物109，以及位于半导体鳍片104b和S/D特征142b上方且环绕栅极间隔物109和栅极结构128b的层间介电层144。
外延S/D特征142a沿着半导体鳍片104a的纵向(lengthwise)方向与栅极结构128a相距第一距离(或接近度(proximity))X1。外延S/D特征142b沿着半导体鳍片104b的纵向方向与栅极结构128b相距第二距离(或接近度)X2。在本实施例中，半导体鳍片104a和104b的纵向方向是相同的(均沿着X方向)。在替代的实施例中，半导体鳍片104a和104b的纵向方向是不同的。换句话说，在各种实施例中，半导体鳍片104a和104b可以朝着相同或不同的方向。在本实施例中，距离X1小于距离X2。在一实施例中，X1与X2之间的比(ratio)在1:1.2至1:3的范围内，例如1:2至1:3。此特定的比被设计来提供以下的优点：较小的距离X1允许外延S/D特征142a向逻辑晶体管101a的通道(channel)施加较大的应力(stress)并增加其载流子迁移率(carrier mobility)，且较大的距离X2减少外延S/D特征142b与栅极结构128b之间的耦合电容(coupling capacitance)C2，从而改善RF晶体管101b的频率响应(frequencyresponse)。对逻辑晶体管101a而言，外延S/D特征142a与栅极结构128a之间的耦合电容C1可以大于耦合电容C2，但是对于比RF装置的工作频率更低的逻辑装置而言，其在可接受的范围内。为了平衡在相同集成电路(integrated circuit)中的逻辑晶体管101a和RF晶体管101b两者中的两个竞争因素：耦合电容和载流子迁移率，因此选择上述比的范围(X1：X2约为1：1.2至1：3)。如果此比超出这个范围，则逻辑晶体管101a或RF晶体管101b可能会遭受到性能下降的问题，举例来说，造成较慢的操作速度。举例来说，如果X1保持原样而X2太大，则RF晶体管中的耦合电容减小，且其载流子迁移率也会降低，进而降低其操作速度。举例来说，如果X2保持原样而X1太大，则逻辑晶体管中的耦合电容减小，且其载流子迁移率也会降低，进而降低其操作速度。
此外，外延S/D特征142a和142b分别延伸至鳍片104a和104b中具有深度D1和D2。在一实施例中，深度D2配置以大于D1。这样会有效增加RF晶体管101b的源极/漏极特征的宽度和通道区域的宽度，借此增加RF晶体管101b的饱和电流(saturation current)。由于具有较高的饱和电流，RF晶体管101b可提供更高的震荡频率(oscillation frequency)和电压增益(voltage gain)，从而为RF应用带来诸多效益。更进一步的说，在鳍片104a上延伸的每个外延S/D特征142a的一部份具有一体积V1，且在鳍片104b上延伸的每个外延S/D特征142b的一部份具有一体积V2。在一实施例中，体积V2配置以小于体积V1。在鳍片104b上具有较小的体积V2可减小在栅极128b与外延特征142b之间的耦合电容C2，进而可改善RF晶体管101b的频率响应。
在各种实施例中，外延特征142b可以掺杂比外延特征142a更高浓度的掺杂剂(dopant)。举例来说，当晶体管101a和101b都是N型金氧半晶体管(NMOSFET)时，外延特征142b可以掺杂比外延特征142a更高浓度的磷(phosphorus，P)或其他合适的掺杂剂。再举例来说，当晶体管101a和101b都是P型金氧半晶体管(PMOSFET)时，外延特征142b可以掺杂比外延特征142a更高浓度的硼(boron，B)或其他合适的掺杂剂。具有较高的掺杂剂浓度可以增加RF晶体管101b中的载流子迁移率。在一些实施例中，外延特征142a和142b两者都包含硅锗(silicon germanium)(例如，晶体管101a和101b两者都是PMOSFET)，但是外延特征142b中的锗浓度(相对于硅)高于外延特征142a中的锗浓度。举例来说，外延特征142a包含Si1-xGex合金，而外延特征142a包含Si1-yGey合金，其中x和y代表原子数比且x小于y。这增加了对通道区域的应力并且增加了RF晶体管101b中的载流子迁移率。
即便在此实施例中仅显示出两个晶体管，但装置100可以包含在任何数量装置区域中配置任何数量的晶体管。此外，除了鳍式场效晶体管之外，装置100还可以包含其他类型的晶体管，例如平面晶体管(planar transistor)、环绕式栅极晶体管(gate all-aroundtransistor)以及纳米线晶体管(nano-wire transistor)。更进一步的说，装置100可包含诸如电阻器(resistor)、电容器(capacitor)和电感器(inductor)之类的被动元件(passive component)以及诸如P型场效晶体管(p-type FETs，PFETs)、N型场效晶体管(n-type FETs，NFETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductor fieldeffect transistor，MOSFET))、互补式金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)晶体管、双极晶体管(bipolar transistor)、高压晶体管(highvoltage transistor)、高频晶体管(high frequency transistor)、静态随机存取存储器(static random access memory，SRAM)、其他记忆单元及上述的组合的主动元件(activecomponent)。下面将结合图2A至图3H讨论装置100更多的细节，其中图2A至图3H绘示出了制造装置100的制造步骤。
请参阅图2A和图2B，其绘示了根据本揭露各种方面的形成半导体装置100的方法200。方法200仅用以举例而非额外局限本发明至申请专利范围未限制处。在方法200之前、之中、或之后可进行额外步骤，且可省略某些步骤、置换某些步骤、或变更某些步骤的顺序以用于其他实施例。下面将结合图3A至图3H描述方法200，其中图3A至图3H绘示了根据本揭露各种方面的半导体装置100的透视图和剖面图。
请参阅图2A，在操作202中，方法200接收或提供具有工件(workpiece)的半导体装置(或半导体结构)100。为了便于讨论，工件也被称作半导体结构100。请参阅图3A，半导体结构100包含基板102，其具有第一区域102a和第二区域102b。在第一区域102a中或上方制造逻辑晶体管101a的各种组件，并且在第二区域102b中或上方制造RF晶体管101b的各种组件。装置100可以包含P型逻辑鳍式场效晶体管、N型逻辑鳍式场效晶体管、P型射频鳍式场效晶体管以及N型射频鳍式场效晶体管。为了简单起见，在以下的讨论中假定晶体管101a和101b为相同的类型。在一实施例中，晶体管101a和101b皆为P型鳍式场效晶体管。在另一实施例中，晶体管101a和101b皆为N型鳍式场效晶体管。
在第一区域102a的上方，半导体结构100包含并排设置的各个半导体鳍片(或“鳍片”)104a(如图所示的两个)以及栅极结构108a，其接合在鳍片104a的顶部和侧壁上方。在第二区域102b的上方，半导体结构100包含并排设置的各个鳍片104b(如图所示的两个)以及栅极结构108b，其接合在鳍片104b的顶部和侧壁上方。在各种实施例中，晶体管101a和101b中的每一个可以包含任何数量的半导体鳍片，例如单一鳍片、双鳍片、三鳍片等等。此外，晶体管101a和101b可以包含不同数量的鳍片。
半导体结构100还包含一绝缘结构106位于基板102上方。鳍片104a和104b突出基板102并且穿过绝缘结构106。半导体结构100进一步包含一或多个介电层(“介电间隔物”)109，其位于栅极结构108a和108b以及鳍片104a和104b的顶部和侧壁上方。下面将进一步描述半导体结构100的各种组件。
在本实施例中，基板102为硅基板。或者，基板102可以包含另一元素半导体，例如锗(germanium)；一化合物半导体，例如包含碳化硅(silicon carbide)、砷化镓(galliumarsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)和/或锑化铟(indium antimonide)的化合物半导体；一合金半导体，例如包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或上述的组合。在又一替代方案中，基板102为绝缘体上半导体(semiconductor-on-insulator，SOI)，例如具有鳍片104a和104b立于其上的埋藏介电层(buried dielectric layer)的半导体基板。
半导体鳍片104a和104b可以包含一或多个半导体材料，例如硅、锗或硅锗。在一实施例中，半导体鳍片104a和104b中的每一个可以包含彼此堆叠的多个不同半导体层。半导体鳍片104a和104b可以使用合适的制程制造，包含双重图案化(double-patterning)或多重图案化(multi-patterning)制程。一般来说，双重图案化或多重图案化制程结合了微影(photolithography)和自对准(self-aligned)制程，可以允许建立出例如具有比单一直接微影制程更小的间距图案。举例来说，在一实施例中，在基板上方形成牺牲层，并使用微影制程进行图案化。使用自对准制程沿着图案化的牺牲层形成间隔物。接着移除牺牲层，然后通过蚀刻基板102的初始外延半导体层并使用剩余的间隔物或心轴(mandrels)来图案化半导体鳍片104a和104b。蚀刻制程可包含干式蚀刻、湿式蚀刻、反应式离子蚀刻(reactiveion etching，RIE)和/或其他合适的制程。
绝缘结构106可以包含氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、掺氟硅酸盐玻璃(fluoride-doped silicate glass，FSG)、低介电常数(low-k)的介电材料、气隙(air gap)和/或其他合适的绝缘材料。绝缘结构106可以是浅沟槽隔离(shallow-trench-isolation，STI)、场氧化物(field oxide)、硅的局部氧化(LOCal Oxidation of Silicon，LOCOS)和/或其他合适的结构。绝缘结构106可以包含多层结构，举例来说，具有一或多个热氧化衬垫层(thermal oxide liner layer)。在一实施例中，绝缘结构106是通过在基板102中蚀刻沟槽而形成的，例如形成部分鳍片104a和104b的过程。接着，可以使用绝缘材料填充沟槽，然后进行化学机械平坦化(chemicalmechanical planarization，CMP)制程和/或回蚀(etch-back)制程。可以通过包含化学气相沉积(chemical vapor deposition，CVD)、电浆增强CVD(plasma enhanced CVD，PECVD)以及可流动CVD(flowable CVD，FCVD)的任何合适的沉积技术来沉积绝缘材料。
栅极结构108a和108b中的每一个都可以包含栅极介电层、栅极电极层和硬遮罩层，如此依次以一个在另一个之上的顺序叠合。栅极结构108a和108b可以包含一或多个附加层。在一实施例中，栅极结构108a和108b为牺牲栅极结构，例如最终栅极结构(或栅极叠层)的符(placeholders)。栅极介电层可以包含诸如氧化硅的介电材料，并且可以通过化学氧化(chemical oxidation)、热氧化(thermal oxidation)、原子层沉积(atomic layerdeposition，ALD)、CVD和/或其他合适的方法来形成。栅极电极层可以包含多晶硅(polycrystalline silicon/polysilicon)或非晶硅(amorphous silicon)，并且可以通过诸如低压CVD(low-pressure CVD，LPCVD)和PECVD的合适的沉积制程来形成。硬遮罩层可以包含一或多个氮化硅或氧化硅的层，并且可以通过CVD、物理气相沉积(physical vapordeposition，PVD)或其他合适的沉积技术来形成。在一实施例中，栅极结构108a和108b的各层先第一次沉积在绝缘结构106以及鳍片104a和104b的上方作为毯覆层(blanket layer)。然后，通过微影制程和蚀刻制程的处理来图案化毯覆层，从而移除部分的毯覆层并保留剩余的部分来作为栅极结构108a和108b。
介电间隔物109可以包含一或多层的介电材料，例如氧化硅、氮化硅、氮氧化硅、氮化硅碳(silicon carbon nitride)、低介电常数氮化物或上述的组合。举例来说，介电间隔物109可以包含氧化硅层上方的氮化硅层。在一实施例中，介电间隔物109的厚度为约2至10nm。介电间隔物109可以使用CVD、ALD或其他合适的方法来沉积。
在操作204中，方法200(图2A)形成第一遮蔽元件111于第二区域102b上方。请参阅图3B，在一实施例中，第一遮蔽元件111包含通过微影制程的图案化光阻。微影制程可以包含涂布一光刻胶(或光阻)层于基板102上方；将光阻层曝光图案化，进行曝光后烘烤(post-exposure baking)，并且将光阻层显影以形成图案化光阻层。在另一实施例中，第一遮蔽元件111包含底部抗反射(bottom antireflective coating，BARC)层和位于底部抗反射层上方的光阻层。使用如上所述的微影制程对光阻层进行图案化，然后使用图案化光阻层作为蚀刻遮罩对底部抗反射层进行蚀刻(例如，通过干式蚀刻、湿式蚀刻或其他蚀刻方法)。图案化的底部抗反射层和光阻层成为第一遮蔽元件111的一部分。在一实施例中，第一遮蔽元件111覆盖半导体结构100的每一部分，除了用于制造特定类型逻辑装置的区域之外，例如N型逻辑装置或P型逻辑装置，包含逻辑晶体管101a。
在操作206中，方法200(图2A)在第一遮蔽元件111就位的同时对半导体结构100执行第一蚀刻制程124(图3C)。在本实施例中，第一蚀刻制程124应用于所有N型逻辑装置或所有P型逻辑装置，但不是两者。第一蚀刻制程124可以包含一或多个步骤。举例来说，可以调整第一步骤以从栅极结构108a、鳍片104a和绝缘结构106的顶表面移除介电间隔物109；并且可以调整第二步骤来凹陷鳍片104a以形成凹口140a。在一实施例中，第一蚀刻制程124包含干式蚀刻制程，其可实施含氧(oxygen-containing)气体、含氟(fluorine-containing)气体(例如，CF4、SF6、CH2F2、CHF3、NF3和/或C2F6)、含氯(chlorine-containing)气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴(bromine-containing)气体(例如，HBr和/或CHBR3)、含碘(iodine-containing)气体、其他合适的气体和/或电浆，和/或上述的组合。操作206的结果，部分的介电间隔物109被移除，其中一些部分保留在栅极结构108a的侧壁上，这些部分变成栅极间隔物109。另外，在本实施例中，位于鳍片104a下侧壁上的介电间隔物109的一些部分(见图3B和图3C)残留并成为鳍片侧壁(fin sidewall，FSW)间隔物109。在一些实施例中，位于鳍片104a侧壁上的介电间隔物109的一部分可以被完全地移除。在本实施例中，调整第一蚀刻制程124(例如，通过调整蚀刻化学品(etching chemical)、持续时间(duration)、温度、压力、偏压(bias)等)，使得鳍片104a沿着Z方向凹陷在绝缘结构106的顶表面下方且沿着X方向横向凹陷，借此将凹口140a延伸至栅极间隔物109的下方。第一蚀刻制程124被设计成产生凹口140a以具有适合如图1所示的用于逻辑晶体管101a以生长外延S/D特征142a的特性(例如，深度、宽度和形状)。在操作214(图2B)之后进一步描述第一蚀刻制程124和凹口140a的更多方面。
在操作208中，方法200(图2A)移除第一遮蔽元件111，举例来说，通过剥除光阻或灰化(ashing)或其他合适的方法。在操作210中，方法200(图2A)形成第二遮蔽元件113于第一区域102a的上方。请参阅图3D，在一实施例中，第二遮蔽元件113包含通过微影制程的图案化光阻层。在另一实施例中，第二遮蔽元件113包含底部抗反射层位于光阻层下方。形成第二遮蔽元件113的方法类似于形成第一遮蔽元件111的方法。在一实施例中，第二遮蔽元件113覆盖半导体结构100的每一个部分，除了用于制造特定类型RF装置的些区域之外，例如N型RF装置或P型RF装置，包含RF晶体管101b。特别的是，RF装置的类型(N型或P型)和通过第一遮蔽元件111曝光的逻辑装置的类型(N型或P型)相同(见操作204)。
在操作212中，方法200(图2A)在第二遮蔽元件113就位的同时对半导体结构100进行第二蚀刻制程126(图3E)。在本实施例中，第二蚀刻制程126应用于所有N型RF装置或所有P型RF装置，但不是两者。第二蚀刻制程126可以包含一或多个步骤。举例来说，可以调整第一步骤以从栅极结构108b、鳍片104b和绝缘结构106的顶表面移除介电间隔物109；并且可以调整第二步骤来凹陷鳍片104b以形成凹口140b。在一实施例中，第二蚀刻制程126干式蚀刻制程，其可实施含氧(oxygen-containing)气体、含氟(fluorine-containing)气体(例如，CF4、SF6、CH2F2、CHF3、NF3和/或C2F6)、含氯(chlorine-containing)气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴(bromine-containing)气体(例如，HBr和/或CHBR3)、含碘(iodine-containing)气体、其他合适的气体和/或电浆，和/或上述的组合。操作212的结果，部分的介电间隔物109被移除，其中一些部分保留在栅极结构108b的侧壁上，这些部分变成栅极间隔物109。另外，在本实施例中，位于鳍片104b下侧壁上的介电间隔物109的一些部分(见第3D和3E图)残留并成为鳍片侧壁(fin sidewall，FSW)间隔物109。在一些实施例中，位于鳍片104b侧壁上的介电间隔物109的一部分可以被完全地移除。
在本实施例中，调整第二蚀刻制程126以与第一蚀刻制程124不同(例如异向性(isotropy)/等向性(anisotropy)、蚀刻持续时间、蚀刻温度、蚀刻偏压、蚀刻功率、蚀刻压力、蚀刻化学品的浓度或蚀刻化学品之间的比)，使得凹口140b具有与凹口140a不同的特型(例如，深度、宽度或形状)(见图3G)。特别地说，凹口140b在栅极间隔物109下方延伸的距离比凹口140a的距离短(如图3G中的E2<E1且X2>X1)。在一些实施例中，凹口140b可以被蚀刻成比凹口140a浅或大约相同的深度。在特定的实施例中，凹口140b被蚀刻得比凹口140a更深(如图3G中的D2>D1)，使得延伸至鳍片104b内的外延特征142b可以比延伸至鳍片104a内的外延特征142a更深(见图1)。举例来说，较深的外延特征142b会增加晶体管鳍片的导电面积，借此增加晶体管101b的驱动力(drivability)。举例来说，D2可能会比D1大20％至80％。换句话说，在一些实施例中，D2：D1的范围可以从1.2：1至1.8：1。如果此比小于这个范围，则增加晶体管101b的驱动力的效益将会减少。如果此比大于这个范围，这意味着D1太小，则晶体管101a可能会遭受到性能下降的问题。在各种实施例中，凹口140a与140b深度之间的差异和凹口140a与140b宽度之间的差异(因此分别邻近栅极108a和108b)可以分别通过调整蚀刻制程124和126来控制。举例来说，蚀刻制程124和126各自可以利用物理蚀刻(例如，使用HBr或其他合适的蚀刻液的等向性蚀刻)来控制凹陷深度D1和D2的差异。另外，蚀刻制程124和126各自也可以利用化学蚀刻(例如，使用具有NF3、F2、Cl2或其他合适化学品的蚀刻液的异向性蚀刻)来控制邻近凹口X1和X2的差异。
此外，在物理蚀刻和化学蚀刻中，可以进一步地调整一些参数，例如蚀刻持续时间、蚀刻温度、蚀刻偏压、蚀刻功率、蚀刻压力、蚀刻化学品的浓度或蚀刻化学品之间的比，以在凹口140a和140b中产生期望的深度和接近度轮廓(proximity profile)。举例来说，在物理蚀刻中，使用较长的蚀刻持续时间、较高的蚀刻温度、较高的蚀刻压力、较高的蚀刻化学品浓度或上述的组合会造成较宽的凹口。举例来说，在化学蚀刻中，使用较长的蚀刻持续时间、较高的蚀刻温度、较高的蚀刻偏压、较高的蚀刻功率、较高的蚀刻压力或上述的组合会造成较深的凹口。在一些实施例中，蚀刻化学品的浓度可以通过调节进入蚀刻腔室的蚀刻化学气体的流速和/或惰性载体气体(inert carrier gas)的流速来调整。在第一和第二蚀刻制程124和126各自都使用蚀刻化学气体的混合物进行的另一实施例中，对这两种蚀刻制程而言，混合物中蚀刻化学气体的比可以被调整为不同的，使得两种蚀刻制程的蚀刻速率不同。
在一些实施例中，调整第一和第二蚀刻制程124和126为仅有一个参数不同，此参数包含蚀刻持续时间、蚀刻偏压、蚀刻温度、蚀刻功率、蚀刻化学品的浓度或蚀刻化学品之间的比，而这两种蚀刻制程之间的其他参数是相同的。这可以更容易地控制凹口140a与140b之间的差异。在替代的实施例中，调整第一和第二蚀刻制程124和126为选自于由，但不限于，蚀刻持续时间、蚀刻偏压、蚀刻温度、蚀刻功率、蚀刻化学品的浓度及蚀刻化学品之间的比所组成的群组中的不同的两个或多个参数。第一和第二蚀刻制程124和126可以在具有不同蚀刻配方(etching recipe)的相同的处理腔室中进行。或者，它们可以在不同的蚀刻腔室中进行。
在操作214中，方法200(图2B)通过剥除光阻或灰化或其他合适的方法移除第二遮蔽元件113(图3F)。在一实施例中，操作214可以对凹口140a和140b进行清洁处理，以使它们准备好能进行外延生长。图3G绘示出在图3F这个制造阶段沿着的A—A和B—B线段的半导体结构100的剖面示意图，其系沿着X方向切割鳍片104a和104b。请参阅图3G，将凹口140a蚀刻至鳍片104a的S/D区域110a内，并且将凹口140b蚀刻至鳍片104b的S/D区域110b内。栅极结构108a接合鳍片104a的通道区域112a。栅极结构108b接合鳍片104b的通道区域112b。在本实施例中，栅极间隔物109包含密封间隔物130(例如，氧化硅)和主间隔物132(例如，氮化硅)。每个凹口140a和140b可以直接延伸至主间隔物132的下方而非密封间隔物，或者可以直接延伸至主间隔物132和密封间隔物130两者的下方。
凹口140a具有深度D1(如从鳍片104a的顶表面量测至凹口140a的底表面)，且凹口140b具有深度D2(如从鳍片104b的顶表面量测至凹口140b的底表面)。在一些实施例中，D1大于或大约等于D2。在本实施例中，D1小于D2。此外，凹口140a与栅极结构108a之间的距离X1(从栅极结构108a一侧的垂直延伸处沿X方向量测至最靠近凹口140a的表面)小于凹口140b与栅极结构108b之间的距离X2(从栅极结构108b一侧的垂直延伸处沿X方向量测至最靠近凹口140b的表面)。在一实施例中，X1与X2之间的比在1：1.2至1：3的范围内，例如为1：2至1：3。更进一步的说，凹口140a在栅极间隔物109下方延伸一距离E1(如从栅极间隔物109一侧的垂直延伸处沿X方向量测至最靠近凹口140a的表面)，且凹口140b在栅极间隔物109下方延伸一距离E2(如从栅极间隔物109一侧的垂直延伸处沿X方向量测至最靠近凹口140b的表面)。在本实施例中，E1大于E2。如上所述，可以通过调整第一和第二蚀刻制程124和126来控制凹口140a与140b之间的尺寸差异。在上述实施例中，可在蚀刻凹口140b之前先蚀刻凹口140。或者，可以在蚀刻凹口140a之前蚀刻凹口140b。换句话说，蚀刻制程124和126可以以任何的顺序进行。
在操作216中，方法200(图2B)在凹口140a中外延生长第一半导体材料142a(图3H)。在操作218中，方法200(图2B)在凹口140b中外延生长第二半导体材料142b(图3H)。半导体材料142a和142b分别是晶体管101a和101b的外延S/D特征。在一实施例中，可以通过在凹口140a和140b中生长相同的半导体材料来同时进行操作216和218。这节省了生产时间。在替代的实施方式中，操作216和218可以分开进行。举例来说，操作216可以在操作206之后但在操作208之前进行，而操作218可以在操作212之后但在操作214之前进行。分别进行操作216和218可以允许S/D特征142a和142b外延生长不同的半导体材料，以便于分别调整逻辑装置和RF装置的性能。当然，即便分开进行操作216和218也可以使S/D特征142a和142b的半导体材料相同。由于如上所述的凹口140a和140b的差异，在本实施例中，S/D特征142b嵌入鳍片104b中的深度比S/D特征142a嵌入鳍片104a中的深度更深(D2>D1)。另外，相较于S/D特征142b与相应的栅极结构108b(具有距离X2)，S/D特征142a更靠近相应的栅极结构108a(具有距离X1)。更进一步来说，各个S/D特征142a和142b都从各自的凹口140a和140b生长出来并且突出相应鳍片104a和104b的上方。举例来说，每个S/D特征142a具有嵌入在鳍片104a中的一部分142a-1以及突出鳍片104a上方的另一部分142a-2。同样地，每个S/D特征142b具有嵌入在鳍片104b中的一部分142b-1以及突出鳍片104b上方的另一部分142b-2。在一实施例中，控制操作216和218，使得S/D部分142b-2具有比S/D部分142a-2更小的体积。在突出部分142b-2中具有较小的体积会减小S/D特征142b与栅极108b之间的耦合电容。在一些示例中，操作216和218可以控制外延生长参数(例如，生长时间、生长前驱体、生长压力等)，以在突出部分142a和142b中产生不同的体积。
在一实施例中，在操作216和218中的外延生长过程可以使用硅基前驱体(silicon-based precursor)气体的低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)制程。另外，外延生长制程可以原位掺杂(in-situ dope)成长的S/D特征142a和142b，例如使用N型掺杂剂(例如，P、As或其组合)来形成N型鳍式场效晶体管的S/D特征，或使用P型掺杂剂(例如，B)来形成P型鳍式场效晶体管的S/D特征。在一实施例中，S/D特征142b比S/D特征142a掺杂更高浓度的掺杂剂，使得RF晶体管101b能提供更高的载流子迁移率。在一些示例中，对P型鳍式场效晶体管而言，S/D特征142a和142b可以包含硅锗(silicon germanium)、锗(germanium)或其组合。在一实施例中，S/D特征142a和142b两者皆包含硅锗(silicon germanium)，但S/D特征142b比S/D特征142a具有更高的锗/硅比例。对N型鳍式场效晶体管而言，S/D特征142a和142b可以包含碳化硅(silicon carbon)、硅(silicon)或其组合。
在操作220中，方法200(图2B)执行类似于操作204、206、208、210、212、214、216和218的操作，以在基板102的其他区域形成S/D特征。在一实施例中，晶体管101a和101b两者都是N型鳍式场效晶体管。在这个实施例中进一步的说，操作220执行如上所讨论有关操作204至218的制造，以在装置结构100中形成P型鳍式场效晶体管。在另一实施例中，晶体管101a和101b两者都是P型鳍式场效晶体管。在这个实施例中进一步的说，操作220执行如上所讨论有关操作204至218的制造，以在装置结构100中形成N型鳍式场效晶体管。
在操作222中，方法200(图2B)执行进一步的步骤来制造包含RF和逻辑晶体管的最终IC装置。在一实施例中，方法200分别用高介电常数金属栅极叠层128a取代栅极结构108a和108b。请参阅图1，通过诸如沉积和CMP等制程在基板102上形成层间介电(inter-layerdielectric，ILD)层144(图1未示出，但请参见图3H)。在一实施例中，层间介电层144是通过可流动化学气相沉积(flowable CVD，FCVD)制程来形成。可流动化学气相沉积制程包含在基板102上沉积可流动材料(例如，液体化合物)，以填充在各种结构(包含鳍片104a-b、栅极结构108a-b以及栅极间隔物109)之间的间隙，并且通过合适的技术将可流动材料转化为固体材料，在一示例中，例如退火(annealing)。然后，对层间介电层144进行CMP制程以暴露出栅极结构108a-b。接着，通过一或多个选择性蚀刻制程来移除栅极结构108a-b，从而形成被栅极间隔物109和层间介电层144环绕的开口。随后，将一或多个材料层沉积至开口中以形成高介电常数金属栅极128a和128b。
栅极结构128a和128b各自可以包含介面层、高介电常数介电层、功函数金属层以及金属填充层。介面层可以包含诸如氧化硅或氮氧化硅的介电材料，并且可以通过化学氧化(chemical oxidation)、热氧化(thermal oxidation)、ALD、CVD和/或其他合适的介电质来形成。高介电常数介电层可以包含氧化铪(hafnium oxide，HfO2)、氧化锆(zirconiumoxide，ZrO2)、氧化镧(lanthanum oxide，La2O3)、氧化钛(titanium oxide，TiO2)、氧化钇(yttrium oxide，Y2O3)、钛酸锶(strontium titanate，SrTiO3)、其他合适的金属氧化物或其组合。介电层可以通过ALD和/或其他合适的方法来形成。功函数金属层可以是用于N型鳍式场效晶体管的N型功函数层或用于P型鳍式场效晶体管的P型功函数层，并且可以通过CVD、PVD和/或其他合适的制程沉积。P型功函数层包含选自于，但不限于，氮化钛(titaniumnitride，TiN)、氮化钽(tantalum nitride，TaN)、钌(ruthenium，Ru)、钼(molybdenum，Mo)、钨(tungsten，W)、铂(platinum，Pt)或其组合的金属。N型功函数层包含选自于，但不限于，钛(titanium，Ti)、铝(aluminum，Al)、碳化钽(tantalum carbide，TaC)、碳氮化钽(tantalum carbide nitride，TaCN)、氮化钽硅(tantalum silicon nitride，TaSiN)或其组合的金属。金属填充层可以包含铝(aluminum，Al)、钨(tungsten，W)或铜(copper，Cu)，和/或其他合适的材料，并且可通过CVD、PVD、电镀和/或其他合适的制程来形成。可以继续进行更进一步的制程，例如形成接触孔、互连制程等，以完成半导体结构100的制造。
本揭露一或多个实施例可提供多种优点至半导体装置与其形成方法，不过这些优点并非用以局限本揭露。举例来说，依据本揭露实施例提供了形成在相同IC中用于逻辑晶体管和RF晶体管的突出外延S/D特征的方法，以及用于控制在栅极结构附近的外延S/D特征接近度的方法。特别的是，本揭露公开了逻辑晶体管中的接近度与RF晶体管中的接近度之间的比，其改善了RF晶体管的频率响应，同时增强了逻辑晶体管的集成度(integration)。根据本揭露实施例的制造方法可以很容易地集成到现有的制造流程中。
在一示例态样中，本揭露涉及一种用于执行包含基板的半导体装置的方法，其中基板具有配置用于逻辑装置的第一区域和配置用于射频(radio frequency，RF)装置的第二区域、位于第一区域上方的第一鳍片、与第一鳍片接合的第一栅极结构、位于第二区域上方的第二鳍片、与第二鳍片接合的第二栅极结构，以及位于第一栅极结构和第二栅极结构侧壁上方的栅极间隔物。此方法包含形成第一遮蔽元件以暴露第一鳍片的一部分并覆盖第二区域；对第一鳍片进行第一蚀刻制程，进而产生靠近第一栅极结构的第一凹口；移除第一遮蔽元件；形成第二遮蔽元件以暴露第二鳍片的一部分并覆盖第一区域；以及对第二鳍片进行第二蚀刻制程，进而产生靠近第二栅极结构的第二凹口，其中第一蚀刻制程和第二蚀刻制程被调整为在至少一参数上不同，使得第一凹口比第二凹口浅，且第一凹口与第一栅极结构之间纵向沿着第一鳍片的第一距离小于第二凹口与第二栅极结构之间纵向沿着第二鳍片的第二距离。
在一实施例中，此方法还包含外延生长第一半导体材料于第一凹口中；以及外延生长第二半导体材料于第二凹口中。在另一实施例中，第二鳍片上的第二半导体材料的一部分的体积小于第一鳍片上的第一半导体材料的一部分的体积。在另一实施例中，第二半导体材料比第一半导体材料掺杂一更高浓度的掺杂剂。在又一实施例中，第一半导体材料和第二半导体材料两者皆包含硅锗，且第二半导体材料比第一半导体材料具有一更高的锗浓度。
在此方法的一实施例中，第一距离和第二距离的比在1：1.2至1：3的范围内。在另一实施例中，此比在1：2至1：3的范围内。在此方法的另一实施例中，至少一参数包含蚀刻持续时间、蚀刻温度、蚀刻功率、蚀刻压力、蚀刻化学品的浓度、多个蚀刻化学品之间的比或其组合。在此方法的另一实施例中，第一鳍片和第二鳍片两者皆配置以形成P型鳍式场效晶体管(FinFETs)或皆配置以形成N型鳍式场效晶体管(FinFETs)。
在一实施例中，此方法还包含，在形成第二遮蔽元件之前，外延生长第一半导体材料于第一凹口中；以及在执行第二蚀刻制程之后，外延生长第二半导体材料于第二凹口中。在另一实施例中，第一蚀刻制程和第二蚀刻制程在相同的处理腔室中进行。
在另一示例态样中，本揭露涉及一种制造半导体装置的方法。此方法包含接收具有半导体基板的结构，半导体基板具有第一区域、第二区域、位于第一区域上的第一鳍片、接合第一鳍片的第一栅极结构、位于第二区域上方的第二鳍片、接合第二鳍片的第二栅极结构，以及位于第一栅极结构和第二栅极结构侧壁上方的多个栅极间隔物。此方法还包含形成第一遮蔽元件覆盖第二区域；当第一遮蔽元件位于第二区域上方时，对第一鳍片进行第一蚀刻制程，进而产生靠近第一栅极结构的第一凹口，其中第一凹口在多个栅极间隔物下方延伸一第一距离；移除第一遮蔽元件；形成第二遮蔽元件覆盖第一区域；以及当第二遮蔽元件位于第一区域上方时，对第二鳍片进行第二蚀刻制程，进而产生靠近第二栅极结构的第二凹口。第二凹口在多个栅极间隔物下方延伸一第二距离，且第二距离小于第一距离，其中第一距离与第二距离之间的差异是因为第一蚀刻制程和第二蚀刻制程中的至少一参数不同所造成的。此方法还包含外延生长第一半导体材料于第一凹口中；以及外延生长第一半导体材料于第二凹口中，其中第一鳍片上的第一半导体材料的第一部分的体积大于第二鳍片上的第一半导体材料的第二部分的体积。
在此方法的一实施例中，第一蚀刻制程和第二蚀刻制程各自包含异向性(anisotropic)蚀刻制程和等向性(isotropic)蚀刻制程。在此方法的另一实施例中，第一蚀刻制程和第二蚀刻制程被调整为在一或多个蚀刻参数上不同，蚀刻参数包含蚀刻持续时间、蚀刻温度、蚀刻功率、蚀刻压力、蚀刻化学品的浓度或多个蚀刻化学品之间的比。
在此方法的另一实施例中，第二凹口被蚀刻得比第一凹口更深。在此方法的又一实施例中，在第二凹口中的第一半导体材料比在第一凹口中的第一半导体材料具有更高浓度的掺杂剂。
在又一示例态样中，本揭露涉及一种半导体装置。此半导体装置包含一基板，其具有第一区域和第二区域；多个第一鳍片和多个第二鳍片分别位于第一区域和第二区域的上方；多个第一栅极结构和多个第二栅极结构分别接合所述第一鳍片和第二鳍片；多个栅极间隔物位于第一栅极结构和第二栅极结构侧壁的上方；第一外延特征，其至少部分地嵌入第一鳍片内并靠近第一栅极结构；以及第二外延特征，其至少部分地嵌入第二鳍片内并靠近第二栅极结构。第一外延特征与第一栅极结构之间纵向沿着第一鳍片的第一距离小于第二外延特征与第二栅极结构之间纵向沿着第二鳍片的第二距离。第一外延特征陷入第一鳍片的深度小于第二外延特征陷入第二鳍片的深度。
在此半导体装置的一实施例中，第一距离和第二距离的比在1：1.2至1：3的范围内。在此半导体装置的另一实施例中，在第一鳍片上的第一外延特征的一部分比在第二鳍片上的第二外延特征的一部分具有更大的体积。在此半导体装置的又一实施例中，第一外延特征和第二外延特征两者皆包含N型掺杂硅或皆包含P型掺杂硅锗，且其中第二外延特征比第一外延特征包含一更高浓度的掺杂剂。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本揭露。本技术领域中具有通常知识者应可理解，且可轻易地以本揭露为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本揭露的发明精神与范围。在不背离本揭露的发明精神与范围的前提下，可对本揭露进行各种改变、置换或修改。

Claims (20)

1.一种用于执行一半导体装置的方法，其特征在于，其中该半导体装置包含一基板，该基板具有配置用于多个逻辑装置的一第一区域和配置用于多个射频(RF)装置的一第二区域、位于该第一区域上方的一第一鳍片、与该第一鳍片接合的一第一栅极结构、位于该第二区域上方的一第二鳍片、与该第二鳍片接合的一第二栅极结构以及位于该第一栅极结构和该第二栅极结构的多个侧壁上方的多个栅极间隔物，该方法包含：
形成一第一遮蔽元件以暴露该第一鳍片的一部分并覆盖该第二区域；
对该第一鳍片进行一第一蚀刻制程，进而产生靠近该第一栅极结构的一第一凹口；
移除该第一遮蔽元件；
形成一第二遮蔽元件以暴露该第二鳍片的一部分并覆盖该第一区域；以及
对该第二鳍片进行一第二蚀刻制程，进而产生靠近该第二栅极结构的一第二凹口，其中该第一蚀刻制程和该第二蚀刻制程被调整为在至少一参数上不同，使得该第一凹口比该第二凹口浅，且该第一凹口与该第一栅极结构之间纵向沿着该第一鳍片的一第一距离小于该第二凹口与该第二栅极结构之间纵向沿着该第二鳍片的一第二距离。
2.根据权利要求1所述的方法，其特征在于，还包含：
外延生长一第一半导体材料于该第一凹口中；以及
外延生长一第二半导体材料于该第二凹口中。
3.根据权利要求2所述的方法，其特征在于，其中该第二鳍片上的该第二半导体材料的一部分的一体积小于该第一鳍片上的该第一半导体材料的一部分的一体积。
4.根据权利要求2所述的方法，其特征在于，其中该第二半导体材料比该第一半导体材料掺杂一更高浓度的掺杂剂。
5.根据权利要求2所述的方法，其特征在于，其中该第一半导体材料和该第二半导体材料皆包含硅锗，且该第二半导体材料比该第一半导体材料具有一更高的锗浓度。
6.根据权利要求1所述的方法，其特征在于，其中该第一距离和该第二距离的一比在1：1.2至1：3的范围内。
7.根据权利要求6所述的方法，其特征在于，其中该比在1：2至1：3的范围内。
8.根据权利要求1所述的方法，其特征在于，其中该至少一参数包含蚀刻持续时间、蚀刻温度、蚀刻功率、蚀刻压力、一蚀刻化学品的一浓度、多个蚀刻化学品之间的比或其组合。
9.根据权利要求1所述的方法，其特征在于，其中该第一鳍片和该第二鳍片皆配置以形成P型鳍式场效晶体管或皆配置以形成N型鳍式场效晶体管。
10.根据权利要求1所述的方法，其特征在于，还包含：
在形成该第二遮蔽元件之前，外延生长一第一半导体材料于该第一凹口中；以及
在执行该第二蚀刻制程之后，外延生长一第二半导体材料于该第二凹口中。
11.根据权利要求1所述的方法，其特征在于，其中该第一蚀刻制程和该第二蚀刻制程在相同的一处理腔室中进行。
12.一种制造一半导体装置的方法，其特征在于，包含：
接收具有一半导体基板的一结构，该半导体基板具有配置用于多个逻辑设备的一第一区域和配置用于多个射频装置的一第二区域、一第一鳍片位于该第一区域上、一第一栅极结构接合该第一鳍片、一第二鳍片位于该第二区域上方、一第二栅极结构接合该第二鳍片以及多个栅极间隔物位于该第一栅极结构和该第二栅极结构的多个侧壁的上方；
形成一第一遮蔽元件覆盖该第二区域；
当该第一遮蔽元件位于该第二区域上方时，对该第一鳍片进行一第一蚀刻制程，进而产生靠近该第一栅极结构的一第一凹口，其中该第一凹口在所述多个栅极间隔物的下方延伸一第一距离；
移除该第一遮蔽元件；
形成一第二遮蔽元件覆盖该第一区域；
当该第二遮蔽元件位于该第一区域上方时，对该第二鳍片进行一第二蚀刻制程，进而产生靠近该第二栅极结构的一第二凹口，其中该第二凹口在所述多个栅极间隔物的下方延伸一第二距离，且该第二距离小于该第一距离，其中该第一距离与该第二距离之间的一差异是因为该第一蚀刻制程和该第二蚀刻制程中的至少一参数不同所造成的；
外延生长一第一半导体材料于该第一凹口中；以及
外延生长该第一半导体材料于该第二凹口中，其中该第一鳍片上的该第一半导体材料的一第一部分的一体积大于该第二鳍片上的该第一半导体材料的一第二部分的一体积。
13.根据权利要求12所述的方法，其特征在于，其中该第一蚀刻制程和该第二蚀刻制程各自包含一异向性蚀刻制程和一等向性蚀刻制程。
14.根据权利要求12所述的方法，其特征在于，其中该第一蚀刻制程和该第二蚀刻制程被调整为在一或多个参数上不同，该参数包含蚀刻持续时间、蚀刻温度、蚀刻功率、蚀刻压力、一蚀刻化学品的一浓度或多个蚀刻化学品之间的比。
15.根据权利要求12所述的方法，其特征在于，其中该第二凹口被蚀刻的比该第一凹口更深。
16.根据权利要求12所述的方法，其特征在于，其中在该第二凹口中的该第一半导体材料比在该第一凹口中的该第一半导体材料具有一更高浓度的掺杂剂。
17.一种半导体装置，其特征在于，包含：
一基板，具有配置用于多个逻辑设备的一第一区域和配置用于多个射频装置的一第二区域；
多个第一鳍片和多个第二鳍片，分别位于该第一区域和该第二区域上方；
多个第一栅极结构和多个第二栅极结构，分别接合所述多个第一鳍片和所述多个第二鳍片；
多个栅极间隔物，位于所述多个第一栅极结构和所述多个第二栅极结构的多个侧壁的上方；
一第一外延特征，至少部分地嵌入该第一鳍片中并靠近该第一栅极结构；以及
一第二外延特征，至少部分地嵌入该第二鳍片中并靠近该第二栅极结构，其中该第一外延特征与该第一栅极结构之间纵向沿着该第一鳍片的一第一距离小于该第二外延特征与该第二栅极结构之间纵向沿着该第二鳍片的一第二距离，其中该第一外延特征陷入该第一鳍片中的一深度小于该第二外延特征陷入该第二鳍片中的一深度。
18.根据权利要求17所述的半导体装置，其特征在于，其中该第一距离和该第二距离的一比在1：1.2至1：3的范围内。
19.根据权利要求17所述的半导体装置，其特征在于，其中在该第一鳍片上的该第一外延特征的一部分比在第二鳍片上的该第二外延特征的一部分具有一更大的体积。
20.根据权利要求17所述的半导体装置，其特征在于，其中该第一外延特征和该第二外延特征皆包含N型掺杂硅或皆包含P型掺杂硅锗，且其中该第二外延特征比该第一外延特征包含一更高浓度的掺杂剂。
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