CN113363209A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

在制造半导体器件的方法中，在设置在衬底上方的硬掩模层上方形成牺牲图案，在牺牲图案的侧壁上形成侧壁图案，去除牺牲图案，从而留下侧壁图案作为第一硬掩模图案，通过使用第一硬掩模图案作为蚀刻掩模来图案化硬掩模层，从而形成第二硬掩模图案，并且通过使用第二硬掩模图案作为蚀刻掩模来图案化衬底，从而形成鳍结构。每个第一牺牲图案具有锥形形状，该锥形形状的顶部小于底部。本申请的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本申请的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着半导体工业为了追求更高的器件密度、更高的性能、更低的功耗和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战引起了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。在Fin FET器件中，可以利用额外的侧壁并抑制短沟道效应。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：在设置在衬底上方的硬掩模层上方形成牺牲图案；在所述牺牲图案的侧壁上形成侧壁图案；去除所述牺牲图案，从而留下所述侧壁图案作为第一硬掩模图案；通过使用所述第一硬掩模图案作为蚀刻掩模来图案化所述硬掩模层，从而形成所述第二硬掩模图案；以及通过使用所述第二硬掩模图案作为蚀刻掩模来图案化所述衬底，从而形成鳍结构，其中，每个所述第一牺牲图案具有锥形形状，所述锥形形状的顶部小于底部。
本申请的另一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成第一硬掩模层；在所述硬掩模层上方形成牺牲层；在所述牺牲层上方形成第二硬掩模层；通过图案化所述第二硬掩模层来形成第一硬掩模图案；通过使用所述第一硬掩模图案作为蚀刻掩模图案化所述牺牲层来形成牺牲图案，每个所述牺牲图案具有锥形形状；在所述牺牲图案的侧壁上形成侧壁图案；去除所述牺牲图案，从而将所述侧壁图案保留为第二硬掩模图案；去除所述第二硬掩模图案的一部分；在去除所述第二硬掩模图案的一部分之后，通过使用所述第二硬掩模图案的剩余部分作为蚀刻掩模来图案化所述硬掩模层，从而形成第三硬掩模图案；以及通过使用所述第三硬掩模图案作为蚀刻掩模来图案化所述衬底，从而形成鳍结构。
本申请的又一些实施例提供了一种半导体器件，包括：第一鳍式场效应晶体管，包括第一对鳍结构和第一栅电极；第二鳍式场效应晶体管，包括第二对鳍结构和第二栅电极，其中，所述第一对鳍结构的宽度与所述第二对鳍结构的宽度的差为0.01-0.1nm。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17和图18示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段的截面图。
图19、图20、图21、图22和图23示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段的截面图。
图24A、图24B、图24C、图24D和图24E示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段的截面图。
图25示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。
图26示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。
图27A和图27B示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。
图28、图29和图30示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件期望的性质。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，为了简单和清楚，各个部件可以以不同比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以表示“包含”或“由...组成”。
通过各种图案化方法来制造用于FinFET的鳍结构。例如，当鳍结构的临界尺寸(CD)减小到低于20nm时，通常难以通过单个光学光刻工艺直接形成具有如此小尺寸的图案，并且已经开发了一些精细图案化工艺。例如，可以使用双重图案化或多重图案化工艺来图案化鳍结构。通常，双重图案化或多重图案化工艺将光刻和自对准过程相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，通常被称为芯轴图案的牺牲层形成在衬底上方并且使用光刻工艺来图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。可以重复该操作以制造期望的鳍图案。
图1至图18示出了根据本发明实施例的半导体FinFET器件的顺序制造工艺的各个阶段。应该理解，可以在图1和图18所示的工艺之前、期间和之后提供附加操作，并且在方法的附加实施例中可以替换或消除以下描述的一些操作。在一些实施例中，可以改变操作的顺序。
如图1所示，用于硬掩模的多个层形成在衬底10上方以将衬底10图案化为鳍结构。在一些实施例中，衬底10是硅衬底。可选地，衬底10可以包括另一元素半导体，诸如锗；化合物半导体，包括：诸如SiC和SiGe的IV-IV族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。
在一些实施例中，在衬底10上方形成第一层11。在一些实施例中，第一层11是通过例如热氧化工艺或化学气相沉积(CVD)工艺形成的垫氧化硅层。在一些实施例中，第一层11的厚度在约1nm至约5nm的范围内。此外，在一些实施例中，由与第一层11不同的材料制成的第二层12形成在第一层11上方。在一些实施例中，第二层12是第二衬垫层或硬掩模层，包括例如通过例如CVD或原子层沉积(ALD)工艺形成的氮化硅。在一些实施例中，第二层12的厚度在约2nm至约20nm的范围内。
此外，在一些实施例中，在第二层12上方形成由与第二层12不同的材料制成的第三层13。在一些实施例中，第三层13是例如通过CVD工艺形成的硬掩模层。在一些实施例中，第三层13包括氧化硅、SiON、SiOC、SiOCN、氧化铝或任何其他合适的材料。在一些实施例中，第三层13的厚度在约5nm至约30nm的范围内。在一些实施例中，第三层13由与第一层11相同或不同的材料制成。
然后，在一些实施例中，在第三层13上方形成由与第三层13不同的材料制成的第四层14。在一些实施例中，第四层14是用于通过例如CVD工艺形成的芯轴图案的牺牲层。在一些实施例中，第四层14包括非晶或多晶Si、SiGe或Ge、氧化硅、SiOC、SiON、SiOCN或任何其他合适的材料。在某些实施例中，非掺杂的多晶硅被用作第四层14。在一些实施例中，第四层14的厚度在从约5nm至约30nm的范围内。此外，在一些实施例中，在第四层14上方形成由与第四层14不同的材料制成的第五层15。在一些实施例中，第五层15是通过例如CVD工艺形成的硬掩模层。在一些实施例中，第五层15包括氧化硅、氮化硅、SiON、SiOC、SiOCN或任何其他合适的材料。在某些实施例中，氮化硅用作第五层15。在一些实施例中，第五层15的厚度在约4nm至约20nm的范围内。
然后，在一些实施例中，在第五层15上方形成有机底部抗反射涂(BARC)层16，并且在BARC层16上方形成光刻胶层。然后，通过使用光刻操作将光刻胶层图案化，从而形成光刻胶图案17，如图1所示。在一些实施例中，根据设计要求，光刻胶图案17的宽度W1在约20nm至约100nm的范围内，并且间隔S1在约30nm至约200nm的范围内。在一些实施例中，间隔S1大于宽度W1。
然后，通过使用光刻胶图案17作为蚀刻掩模来图案化BARC层16，并且使用图案化的BARC层16(和光刻胶图案17)作为蚀刻掩模来图案化第五层15，从而形成第一硬掩模图案15A。然后，通过使用第一硬掩模图案15A，使用一个或多个等离子体干蚀刻操作，图案化第四层(牺牲层)14，从而形成芯轴图案14A，如图3所示。然后，如图2所示，通过湿和/或干蚀刻去除第一硬掩模图案15A，如图3所示。
在一些实施例中，第四层14的蚀刻是锥形蚀刻操作，其形成梯形截面形状，该梯形截面形状的顶部小于底部，如图2和图3所示。梯形形状的效果将在后面进行说明。
然后，如图4所示，用于侧壁间隔件的第六层18共形地形成在芯轴图案14A和暴露的第三层13上。在一些实施例中，第六层18由与芯轴图案14A和第三层13不同的材料制成，并且包括氮化硅、SiON、SiCN或任何其他合适的材料。在某些实施例中，氮化硅层用作第六层18。在一些实施例中，第六层18的厚度在约5nm至约15nm的范围内，并且在其他实施例中在约7nm至约12nm的范围内，这取决于设计要求和/或工艺要求。在一些实施例中，第六层18通过ALD工艺形成。
接下来，如图5所示，对第六层18执行各向异性蚀刻以去除沉积在芯轴图案14A的顶部和相邻芯轴图案14A之间的第三层13上的第六层18的水平部分。由于各向异性蚀刻，如图5所示，第六层18保留为设置在芯轴图案14A的相对侧面上的侧壁间隔件18A。
然后，如图6所示，通过一个或多个干和/或湿蚀刻操作去除芯轴图案14A，从而留下侧壁间隔件18A作为第二硬掩模图案。如图6所示，由于芯轴图案14A的梯形形状，第二硬掩模图案18A基本垂直地延伸。梯形形状的影响将在后面说明。如图6所示，芯轴间隔MS是去除了芯轴图案14A并由左侧壁18A-L和右侧壁18A-R形成的间隔，而间隔件间隔SS是其中没有芯轴图案14A存在并且由右侧壁18A-R和左侧壁18A-L形成的间隔。在一些实施例中，芯轴图案14A的宽度和/或间隔和/或第六层18的厚度被调整或设定为使得第二硬掩模图案18A具有基本恒定的间距。在一些实施例中，间距的变化大于零且小于约0.5nm。在一些实施例中，在芯轴间隔MS处的第二硬掩模图案18A之间的间隔大于在间隔件间隔SS处的第二硬掩模图案18A之间的间隔，并且在其他实施例中，在芯轴间隔MS处的第二硬掩模图案18A之间的间隔小于在间隔件间隔SS处的第二硬掩模图案18A之间的间隔。
接下来，如图7所示，在第二硬掩模图案18A上方形成诸如光刻胶图案19的掩模图案，并且通过一个或多个蚀刻操作去除第二硬掩模图案的部分并且将第二硬掩模图案切割成片。如稍后所述，切割的第二硬掩模图案18A对应于在FinFET中使用的鳍结构。在蚀刻操作之后，如图8所示，去除掩模图案19。在一些实施例中，剩余的硬掩模图案18A构成芯轴间隔MS，如图8所示。此外，在一些实施例中，包括隔离的第二硬掩模图案18A(图8中的最右边的图案)，该第二硬掩模图案18A与相邻的硬掩模图案之间的间隔大于芯轴间隔MS和/或间隔件间隔SS的间隔。
然后，如图9所示，在第二硬掩模层18A上方共形地形成可选的附加硬掩模层18B，以调整第二硬掩模层18A的厚度(宽度)。在一些实施例中，附加硬掩模层18B由与第二硬掩模层18A相同或相似的材料制成，并且包括通过ALD工艺形成的氮化硅、SiON、SiCN或任何其他合适的材料。在一些实施例中，氮化硅用作附加的硬掩模层18B。在一些实施例中，附加硬掩模层18B的厚度在从约1nm到约2nm的范围内。在一些实施例中，在形成附加硬掩模层18B之后，执行各向异性蚀刻以去除沉积的附加硬掩模层18B的水平部分。
在图10中，第二硬掩模图案18A和附加的硬掩模层18B的组合被示为硬掩模图案18C。然后，如图11所示，通过使用硬掩模图案18C作为蚀刻掩模，通过一个或多个等离子体干蚀刻图案化第三层13，从而形成第三硬掩模图案13A。然后，通过一个或多个干和/或湿蚀刻操作去除硬掩模图案18C。
此外，通过使用第三硬掩模图案13A作为蚀刻掩模，通过一个或多个等离子体干蚀刻来图案化第二层12，从而形成第四硬掩模图案12A。在一些实施例中，在图案化操作之后，在第三硬掩模图案13A和第四硬掩模图案12A上方共形地形成附加硬掩模层13B，以调整硬掩模图案的厚度(宽度)。在一些实施例中，附加硬掩模层13B由与第三硬掩模层13A相同或相似的材料制成，并且包括通过ALD工艺形成的氧化硅、SiON、SiOC或任何其他合适的材料。在某些实施例中，氧化硅用作附加硬掩模层13B。在一些实施例中，附加硬掩模层13B的厚度在约0.5nm至约2nm的范围内。在一些实施例中，在形成附加硬掩模层13B之后，执行各向异性蚀刻以去除沉积的附加硬掩模层13B的水平部分。
然后，使用硬掩模图案13A和/或12A作为蚀刻掩模，通过一个或多个等离子体干蚀刻来图案化第一层12和衬底10，从而形成如图13所示的鳍结构20。在一些实施例中，在图案化蚀刻之后，硬掩模图案12A和图案化的第一层11A保留在每个鳍结构20的顶部上。在一些实施例中，在衬底10的图案化期间和/或之后去除硬掩模图案13A。
然后，形成用于隔离绝缘层的绝缘层30L，以完全覆盖鳍结构，如图14所示。绝缘层30L包括一个或多个绝缘材料层，绝缘材料诸如通过LPCVD(低压化学气相沉积)、等离子体CVD或可流动CVD形成的绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ和HSQ的混合物、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，绝缘层30L可以由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)中的一层或多层形成。
在一些实施例中，在形成绝缘层30L之前，在鳍结构20上共形地形成一个或多个鳍衬垫层(未示出)。在一些实施例中，鳍衬垫层包括第一层和由与第一层不同的材料制成第二层。在一些实施例中，鳍衬垫层由氮化硅或基于氮化硅的材料(例如，氮氧化硅、碳氮化硅或碳氮氧化硅)和基于氧化硅的材料(例如，氧化硅或碳氧化硅)形成。在一些实施例中，第一鳍衬垫层和第二鳍衬垫层中的每一个的厚度在约1nm至约5nm的范围内。
然后，如图15所示，执行诸如回蚀操作或化学机械抛光(CMP)操作的一个或多个平坦化操作以暴露硬掩模图案12A。随后，如图16所示，通过一个或多个湿和/或干蚀刻操作去除硬掩模图案12A。
此外，如图17所示，使绝缘层30L凹进，从而形成作为浅沟槽隔离(STI)的隔离绝缘层30。如图17所示，鳍结构的上部20U从隔离绝缘层30突出，并且鳍结构的下部20B嵌入在隔离绝缘层30中。在一些实施例中，在凹进蚀刻期间或之后，去除图案化的第一层11A。当形成鳍衬垫层时，在绝缘层30L凹进期间和/或之后，鳍衬垫层也凹进。
在形成鳍结构20之后，在鳍结构的沟道区上方形成牺牲栅极结构，在鳍结构的源极/漏极区处形成源极/漏极外延层，并且在牺牲栅极结构和源极/漏极外延层上方形成一个或多个介电层60。此外，如图18所示，用金属栅极结构替换牺牲栅结构。在一些实施例中，金属栅极结构80包括栅极介电层82和一个或多个导电层84。在一些实施例中，栅极介电层82包括一个或多个介电材料层，介电材料诸如氧化硅、氮化硅物或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3、Dy2O3、Sc2O3、MgO或其他合适的高k介电材料和/或它们的组合。
在一些实施例中，导电层84包括阻挡层、一个或多个功函调整层、胶层和主体金属层。在一些实施例中，阻挡层包括金属氮化物，诸如WN、TaN、TiN和TiSiN。在一些实施例中，功函调整层包括WN、WCN、TiAlN、AlN、TaN、TiN、TiSiN、Ru、W、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC，或两种或多种这些材料的多层。在一些实施例中，胶层由TiN、Ti和Co中的一种或多种制成。在一些实施例中，主体金属层包括一个或多个导电材料层，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、Ru、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
图19至图23示出了根据本发明实施例的半导体FinFET器件的顺序制造工艺的各个阶段。应该理解，可以在图19至图23所示的工艺之前、期间和之后提供附加操作，并且在方法的附加实施例中，可以替换或消除以下描述的一些操作。操作顺序可以改变。参照以上实施例说明的材料、配置、工艺和/或尺寸可以应用于以下实施例，并且可以省略其详细描述。
图19和图20与图5和图6相同。在一些实施例中，在关于图7说明的鳍切割操作中，剩余的第二硬掩模图案18A构成一个或多个芯轴间隔图案MS和一个或多个间隔件间隔图案SS，如图21所示。随后，执行参照图9至图13说明的操作，从而形成如图22所示的鳍结构20。此外，执行参照图14至图18说明的操作，从而形成隔离绝缘层30和金属栅极结构，如图23所示。
图24A至图24E示出了根据本发明的另一实施例的半导体FinFET器件的顺序制造工艺的各个阶段。应该理解，可以在图24A至图24E所示的工艺之前、期间和之后提供附加操作，并且在方法的附加实施例中，可以替换或消除以下描述的一些操作。操作顺序可以改变。参照以上实施例说明的材料、配置、工艺和/或尺寸可以应用于以下实施例，并且可以省略其详细描述。
在另一实施例中，如图24A所示，芯轴图案14A’具有基本矩形的截面，该截面具有基本垂直的侧面。然后，类似于图4，第六层18共形地形成在芯轴图案14A’和暴露的第三层13上。接下来，类似于图5，对第六层18’执行各向异性蚀刻以去除沉积在芯轴图案14A’的顶部和相邻芯轴图案之间的第三层13上的第六层18的水平部分。然后，类似于图6，通过一个或多个干和/或湿蚀刻操作去除芯轴图案14A’，从而留下侧壁间隔件18A作为第二硬掩模图案，如图24C所示。图24D示出了在如参照图7和图8说明的鳍切割工艺之后的截面图。
这里，由于第六层18(侧壁间隔件18A)的材料的固有应力和/或第六层18与芯轴图案14A’之间的应力差，在去除芯轴图案14A’之后，侧壁间隔件18A向不同的(相反的)方向倾斜，如图24C所示。例如，当从左到右观看时，偶数个侧壁间隔件向右倾斜，并且奇数个侧壁间隔件向左倾斜，从而在间隔件间隔SS中形成较窄的顶部间隔，并且在芯轴间隔MS中形成较宽的顶部间隔。当顶部间隔较宽时，附加的硬掩模层18B更多地沉积在芯轴间隔MS中，这产生较厚的侧壁间隔件。
在一些实施例中，当侧壁间隔件18A(第二硬掩模图案)倾斜时，当将第三层13图案化为硬掩模层时，芯轴间隔MS与间隔件间隔SS之间的蚀刻速率可以彼此不同，使得图案化的硬掩模层的尺寸(宽度)不同。在其他实施例中，附加硬掩模层18A(参见图9)的沉积量可以在芯轴间隔MS和间隔件间隔SS处在第二硬掩模图案18A上彼此不同，从而使得图案化的硬掩模层的尺寸(宽度)不同，在一些实施例中。例如，在面向具有较宽顶部间隔的芯轴间隔MS的侧面上的第二硬掩模图案18A上的沉积量大于面向具有较窄顶部间隔的间隔件间隔SS的侧面上的第二硬掩模图案18A上的沉积量。这使得构成芯轴间隔MS的第二硬掩模图案18A图案宽度比构成间隔件间隔SS的第二硬掩模图案18A宽。因此，通过参照图9至图13说明的操作形成的鳍结构20具有不同的宽度W11和W12，其中W11＞W12。
在一些实施例中，由构成芯轴间隔MS的侧壁间隔件18A形成的鳍结构的宽度大于由构成间隔件间隔SS的侧壁间隔件18A形成的鳍结构的宽度。在一些实施例中，由芯轴间隔MS形成的鳍结构与由间隔件间隔SS形成的鳍结构之间的宽度变化为约0.3-0.5nm。此外，由芯轴间隔MS形成的鳍结构或由间隔件间隔SS形成的鳍结构内的宽度变化分别为平均宽度的约7-10％。
在实施例中，参照图1至图23进行了说明，芯轴图案14A具有梯形截面，该梯形截面具有倾斜的侧面，如图2和图3所示，梯形形状补偿了由固有应力引起的侧壁间隔件18A的倾斜。因此，如图6和图20所示，当去除芯轴图案时，第二硬掩模图案18A基本垂直于第三层(垂直方向)延伸，从而抑制了鳍结构20的宽度变化。在一些实施例中，在图18至图23的情况下，由芯轴间隔MS形成的鳍结构与由间隔件间隔SS形成的鳍结构之间的宽度变化在一些实施例中为约0.01-0.1nm，而在其他实施例中为约0.04-0.07nm。此外，由芯轴间隔MS形成的鳍结构或由间隔件间隔SS形成的鳍结构内的宽度变化分别为平均宽度的约0.5％至3％。在一些实施例中，平均宽度在约8nm至10nm的范围内。在一些实施例中，在隔离绝缘层30的上表面的水平处测量鳍结构的宽度。
图25是芯轴图案14A的TEM(透射电子显微镜)图像的线图。在一些实施例中，芯轴图案14A的侧壁被限定在芯轴图案的总高度H1的10％与高度H1的90％之间，并且在该高度范围内由直线拟合。在一些实施例中，侧壁的拟合线与垂直线之间的侧壁倾斜角θ1在约5度至约15度的范围内，并且在其他实施例中在约6度至约10度的范围内。当侧壁倾斜角θ1在该范围之外时，侧壁间隔件18A可能不期望地倾斜，这可能引起鳍宽度变化。
在一些实施例中，H1的10％与H1的90％的宽度之比在约1.3至约1.5的范围内，并且H1的50％对H1的90％的宽度之比在约1.1至约1.3的范围内。当宽度的比率在该范围之外时，侧壁间隔件18A可能不期望地倾斜，这可能使得鳍宽度变化。
图26是第二硬掩模图案18A的TEM图像的线图。在一些实施例中，第二硬掩模图案18A的侧壁被限定在第二硬掩模图案的总高度H2的10％(从最底部开始)和高度H2的90％之间，并且在该高度范围内由直线拟合。在一些实施例中，侧壁的拟合线和垂直线之间的侧壁倾斜角θ2在约-10度(向左(向芯轴间隔MS)倾斜)至约5度(向右(向间隔件间隔SS)倾斜)的范围内，并且在其他实施例中在约-7度至约-1度的范围内。在其他实施例中，倾斜角θ2朝向间隔件间隔在约1度至7度(例如4-6度)的范围内。在一些实施例中，倾斜角θ2不为零。当侧壁倾斜角θ2在该范围之外时，侧壁间隔件18A可能不期望地倾斜，这可能引起鳍宽度变化。如图26所示，在一些实施例中，在间隔件间隔22中比在芯轴间隔MS中更多地蚀刻第三层13。在一些实施例中，在芯轴图案14A的去除蚀刻期间，可以蚀刻第三层13。在一些实施例中，如图26所示，取决于倾角θ2，在芯轴间隔MS中的第三层13的蚀刻量少于在间隔件间隔SS中的第三层13的蚀刻量。在其他实施例中，在芯轴间隔MS中的第三层13的蚀刻量大于在间隔件间隔SS中的第三层13的蚀刻量。
图27A和图27B是与图13和图22相对应的鳍结构20的TEM图像的线图。
如上所述，由芯轴间隔MS形成的鳍结构的宽度与由间隔件间隔SS形成的鳍结构的宽度基本相同。由于使用梯形芯轴图案14A，因此宽度的差异为约0.2％至约1.2％。
在一些实施例中，相邻鳍结构之间的间隔的深度可以根据该间隔是芯轴间隔MS还是间隔件间隔SS而变化。在一些实施例中，芯轴间隔MS的深度D1小于间隔件间隔SS的深度D2，如图27B所示。在一些实施例中，D2/D1在约1.03至约1.05的范围内。在其他实施例中，深度D1大于深度D2。在一些实施例中，深度差可以取决于倾斜角θ2。
此外，在本实施例中，第二硬掩模图案18A被设计为在芯轴间隔MS和间隔件间隔SS处(即，在布局设计上)具有间距P0。在一些实施例中，具有大于P0的间距(例如，2P0、3P0、…)的第二硬掩模图案(芯轴间隔MS和间隔件间隔以外的间隔)之间的深度D0大于深度D1和D2。在一些实施例中，D0/D1或D0/D2在约1.05至约1.15的范围内。
图28至图30示出了根据本发明实施例的半导体FinFET器件的顺序制造工艺的各个阶段。应该理解，可以在图28至图30所示的工艺之前、期间和之后提供附加操作，并且在方法的附加实施例中，可以替换或消除以下描述的一些操作。操作顺序可以改变。参照以上实施例说明的材料、配置、工艺和/或尺寸可以应用于以下实施例，并且可以省略其详细描述。
在一些实施例中，取决于第六层18和/或芯轴图案14A的材料，在去除芯轴图案之后，由于内部应力差异，侧壁间隔件18A沿与图22所示的方向相反的方向倾斜。例如，当从左到右观看时，偶数个侧壁间隔件向左倾斜，并且奇数个侧壁间隔件向右倾斜，从而在芯轴间隔MS中形成较窄顶部间隔，并且在间隔件间隔SS中形成较宽顶部间隔。
因此，在图28至图30的实施例中，为了补偿随后引起的图案倾斜，芯轴图案14A”具有倒锥形形状，其具有较宽的顶部和较小的底部，如图28所示。然后，如图29所示，第六层18共形地形成在与图4类似的芯轴图案14A”上。通过参照图5-图6说明的操作，可以获得基本垂直延伸的第二硬掩模图案18A。
在一些实施例中，倾斜角θ3在一些实施例中在约5度至约15度的范围内，并且在其他实施例中在约6度至约10度的范围内。倾斜角θ3的定义除了角度测量方向之外与倾斜角θ1的定义相同。
在一些实施例中，在去除芯轴图案14A之后，基于对第二硬掩模图案18A的倾斜角的测量，通过反馈操作来调整锥角。当第二硬掩模图案18A倾斜超过目标倾斜度(标准)以使芯轴间隔MS中的顶部间隔比间隔件间隔中的顶部间隔宽时，锥角(倾斜角)θ1增大，并且当第二硬掩模图案18A倾斜超过目标倾斜度以使得芯轴间隔MS中的顶部间隔小于间隔件间隔中的顶部间隔时，锥角(倾斜角)θ1减小。芯轴图案14A的锥角可以通过控制蚀刻气体种类、蚀刻气体的流量、工艺压力、工艺温度和/或蚀刻功率(例如，高频功率和/或DC偏压功率)中的一种或多种来控制。
本文描述的各个实施例或实例提供了优于现有技术的若干优势。例如，在本发明中，芯轴图案具有锥形形状以补偿去除芯轴图案之后的侧壁间隔件(第二硬掩模图案)的倾斜，因此可以减小使用由侧壁间隔件形成的硬掩模图案来图案化的鳍结构的宽度的变化。
应该理解，不是所有的优势都必须在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在设置在衬底上方的硬掩模层上方形成牺牲图案，在牺牲图案的侧壁上形成侧壁图案，去除牺牲图案，从而留下侧壁图案作为第一硬掩模图案，通过使用第一硬掩模图案作为蚀刻掩模来图案化硬掩模层，从而形成第二硬掩模图案，并且通过使用第二硬掩模图案作为蚀刻掩模来图案化衬底，从而形成鳍结构。每个第一牺牲图案具有锥形形状，该锥形形状的顶部小于底部。在前述和以下实施例中的一个或多个中，牺牲图案由多晶硅制成。在前述和以下实施例中的一个或多个中，第一硬掩模图案由氮化硅制成。在前述和以下实施例中的一个或多个中，第一硬掩模图案是倾斜的。在前述和以下实施例中的一个或多个中，第一硬掩模图案相对于从其去除相应的一个牺牲图案的间隔的倾斜角为1-7度。在前述和以下实施例中的一个或多个中，第一硬掩模图案相对于没有形成牺牲图案的间隔的倾斜角为1-7度。在前述和以下实施例中的一个或多个中，牺牲图案的锥角在5度至15度的范围内。在前述和以下实施例中的一个或多个中，硬掩模层包括多个介电材料层。在前述实施例和以下实施例中的一个或多个中，通过原子层沉积共形地形成毯式层，并且执行各向异性蚀刻以去除毯式层的水平部分，来形成侧壁图案。
根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成第一硬掩模层，在第一硬掩模层上方形成牺牲层，在牺牲层上方形成第二硬掩模层，通过图案化第二硬掩模层来形成第一硬掩模图案，通过使用第一硬掩模图案作为蚀刻掩模图案化牺牲层来形成牺牲图案，在牺牲图案的侧壁上形成侧壁图案，去除牺牲图案，从而将侧壁图案保留为第二硬掩模图案，去除第二硬掩模图案的一部分，在去除第二硬掩模图案的一部分之后，通过使用第二硬掩模图案作为蚀刻掩模来图案化硬掩模层，从而形成第三硬掩模图案，并且通过使用第三硬掩模图案作为蚀刻掩模来图案化衬底，从而形成鳍结构。每个第一牺牲图案具有锥形形状。在前述和以下实施例中的一个或多个中，在第二硬掩模层上方进一步形成附加硬掩模层。在前述和以下实施例中的一个或多个中，在第三硬掩模层上方进一步形成附加硬掩模层。在前述和以下实施例中的一个或多个中，第一硬掩模层包括形成在衬底上的第一层，形成在第一层上并且由与第一层不同的材料制成的第二层，以及形成在第二层上并且由与第二层不同的材料制成的第三层。在前述和以下实施例中的一个或多个中，第一层和第三层由相同的材料制成。在前述实施例和以下实施例中的一个或多个中，第二硬掩模图案包括第一对和第二对，从第一对中去除了相应的一个牺牲图案，第二对之间不存在牺牲图案。对应于第一对的鳍结构的宽度不同于对应于第二对的鳍结构的宽度。在前述和以下实施例中的一个或多个中，对应于第一对的相邻鳍结构之间的间隔的深度不同于对应于第二对的相邻鳍结构之间的间隔的深度。
根据本发明的另一方面，在制造半导体器件的方法中，在设置在衬底上方的硬掩模层上方形成牺牲图案，在牺牲图案的侧壁上形成侧壁图案，去除牺牲图案，从而留下侧壁图案作为第一硬掩模图案，通过使用第一硬掩模图案作为蚀刻掩模来图案化硬掩模层，从而形成第二硬掩模图案，并且通过使用第二硬掩模图案作为蚀刻掩模来图案化衬底，从而形成鳍结构。每个第一牺牲图案具有锥形形状，并且调整锥角以使得第一硬掩模图案的倾斜角在标准内。在前述和以下实施例中的一个或多个中，每个第一牺牲图案具有锥形形状，该锥形形状的顶部小于底部。在前述实施例和以下实施例中的一个或多个中，第一硬掩模图案相对于从其去除相应的一个牺牲图案的间隔的倾斜角为1-7度。在前述实施例和以下实施例中的一个或多个中，第一硬掩模图案相对于未形成牺牲图案的间隔的倾斜角为1-7度。
根据本发明的另一方面，半导体器件包括第一鳍式场效应晶体管和第二鳍式场效应晶体管，该第一鳍式场效应晶体管包括第一对鳍结构和设置在该第一对鳍结构上方的第一栅电极，第二鳍式场效应晶体管包括第二对鳍结构和设置在第二对鳍结构上方的第二栅电极。第一对鳍结构的宽度与第二对鳍结构的宽度的差为0.01-0.1nm。在前述和以下实施例中的一个或多个中，从第一对鳍结构的顶部开始的第一对鳍结构之间的间隔的深度D1不同于从第二对鳍结构的顶部开始的第二对鳍结构之间的间隔的深度D2。在前述和以下实施例中的一个或多个中，比率D2/D1在1.03至1.05的范围内。在前述和以下实施例中的一个或多个中，第一对鳍结构和第二对鳍结构分隔开的距离大于第一对鳍结构之间的间隔。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在设置在衬底上方的硬掩模层上方形成牺牲图案；
在所述牺牲图案的侧壁上形成侧壁图案；
去除所述牺牲图案，从而留下所述侧壁图案作为第一硬掩模图案；
通过使用所述第一硬掩模图案作为蚀刻掩模来图案化所述硬掩模层，从而形成所述第二硬掩模图案；以及
通过使用所述第二硬掩模图案作为蚀刻掩模来图案化所述衬底，从而形成鳍结构，
其中，每个所述第一牺牲图案具有锥形形状，所述锥形形状的顶部小于底部。
2.根据权利要求1所述的方法，其中，所述牺牲图案由多晶硅制成。
3.根据权利要求2所述的方法，其中，所述第一硬掩模图案由氮化硅制成。
4.根据权利要求3所述的方法，其中，所述第一硬掩模图案相对于垂直于所述衬底的上表面的方向倾斜。
5.根据权利要求4所述的方法，其中，所述第一硬掩模图案相对于从其去除相应的一个牺牲图案的间隔的倾斜角为1-7度。
6.根据权利要求4所述的方法，其中，所述第一硬掩模图案相对于没有形成牺牲图案的间隔的倾斜角为1-7度。
7.根据权利要求1所述的方法，其中，所述牺牲图案的锥角在5度至15度的范围内。
8.根据权利要求1所述的方法，其中，所述硬掩模层包括多个介电材料层。
9.一种制造半导体器件的方法，包括：
在衬底上方形成第一硬掩模层；
在所述第一硬掩模层上方形成牺牲层；
在所述牺牲层上方形成第二硬掩模层；
通过图案化所述第二硬掩模层来形成第一硬掩模图案；
通过使用所述第一硬掩模图案作为蚀刻掩模图案化所述牺牲层来形成牺牲图案，每个所述牺牲图案具有锥形形状；
在所述牺牲图案的侧壁上形成侧壁图案；
去除所述牺牲图案，从而将所述侧壁图案保留为第二硬掩模图案；
去除所述第二硬掩模图案的一部分；
在去除所述第二硬掩模图案的一部分之后，通过使用所述第二硬掩模图案的剩余部分作为蚀刻掩模来图案化所述硬掩模层，从而形成第三硬掩模图案；以及
通过使用所述第三硬掩模图案作为蚀刻掩模来图案化所述衬底，从而形成鳍结构。
10.一种半导体器件，包括：
第一鳍式场效应晶体管，包括第一对鳍结构和第一栅电极；
第二鳍式场效应晶体管，包括第二对鳍结构和第二栅电极，
其中，所述第一对鳍结构的宽度与所述第二对鳍结构的宽度的差为0.01-0.1nm。
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