DE102022100012A1 - Überhängender source/drain-kontakt - Google Patents

Überhängender source/drain-kontakt Download PDF

Info

Publication number
DE102022100012A1
DE102022100012A1 DE102022100012.5A DE102022100012A DE102022100012A1 DE 102022100012 A1 DE102022100012 A1 DE 102022100012A1 DE 102022100012 A DE102022100012 A DE 102022100012A DE 102022100012 A1 DE102022100012 A1 DE 102022100012A1
Authority
DE
Germany
Prior art keywords
source
dielectric
drain
drain element
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022100012.5A
Other languages
English (en)
Inventor
Chung-Hao CAI
Yen-Jun Huang
Ting Fang
Jason Yao
Cheng-Ming Lee
Fu-Kai Yang
Mei-Yun Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102022100012A1 publication Critical patent/DE102022100012A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Es sind Halbleiterstrukturen und Verfahren vorgesehen. Eine Halbleiterstruktur gemäß der vorliegenden Offenbarung weist eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat, ein erstes Source/Drain-Element angeordnet über der ersten Finnenstruktur und ein zweites Source/Drain-Element angeordnet über der zweiten Finnenstruktur, ein dielektrisches Element angeordnet über dem ersten Source/Drain-Element und eine Kontaktstruktur ausgebildet über dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element auf. Die Kontaktstruktur ist elektrisch an das zweite Source/Drain-Element gekoppelt und ist durch das dielektrische Element von dem ersten Source/Drain-Element getrennt.

Description

  • PRIORITÄTSDATEN
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/137,023 mit dem Titel „Overhanging Source/Drain Contact“, eingereicht am 13. Januar 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die Herstellungsbranche integrierter Halbleiterschaltungen (integrierte Schaltung / IC - Integrated Circuit) konnte ein exponentielles Wachstum verzeichnen. Technologische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei welchen jede Generation kleinere und komplexere Schaltungen als die vorhergehende Generation aufweist. Im Verlauf der IC-Entwicklung hat die Funktionsdichte (d.h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) im Allgemeinen zugenommen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leitung), die mit Hilfe eines Fertigungsprozesses erzeugt werden kann) abgenommen hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch eine Erhöhung der Produktionseffizienz und eine Senkung der dazugehörigen Kosten. Durch eine derartige Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs zugenommen.
  • Da sich zum Beispiel integrierte Schaltungstechnologien (IC-Technologien) immer weiter in Richtung kleinerer Technologieknoten entwickeln, wurden Multi-Gate-Metalloxidhalbleiter-Feldeffekttransistoren (Multi-Gate-MOSFETs oder Multi-Gate-Bauelemente) eingeführt, um die Gate-Steuerung durch Erhöhung der Gate-Kanal-Kopplung, Verringerung des Sperrstroms und Verringerung von Kurzkanaleffekten (SCEs - Short-Channel Effects) zu verbessern. Ein Multi-Gate-Bauelement bezieht sich im Allgemeinen auf ein Bauelement mit einer Gate-Struktur, oder einem Abschnitt davon, die über mehr als einer Seite einer Kanalregion angeordnet ist. Finnenähnliche Feldeffekttransistoren (FinFETs) und Multi-Brücken-Kanal-Transistoren (MBC-Transistoren) sind Beispiele von Multi-Gate-Bauelementen, die sich zu beliebten und vielversprechenden Kandidaten für Hochleistungsanwendungen mit geringer Ableitung entwickelt haben. Ein FinFET weist einen erhöhten Kanal auf, der auf mehr als einer Seite von einem Gate umhüllt wird (zum Beispiel umhüllt das Gate eine Oberseite und Seitenwände einer „Finne“ aus Halbleitermaterial, die sich von einem Substrat aus erstreckt). Ein MBC-Transistor weist eine Gate-Struktur auf, die sich, teilweise oder vollständig, rund um eine Kanalregion erstrecken kann, um auf zwei oder mehr Seiten Zugang zu der Kanalregion bereitzustellen. Weil seine Gate-Struktur die Kanalregionen umgibt, kann ein MBC-Transistor auch als ein Transistor mit umgebendem Gate (SGT - Surrounding Gate Transistor) oder ein Gate-All-Around-Transistor (GAA-Transistor) bezeichnet werden.
  • Beim Verkleinerungsprozess werden Anstrengungen zur Reduzierung der Anzahl der Metallleitungen unternommen, während die gleiche Konnektivität aufrechterhalten wird. Zu einigen Beispielstrukturen zählen längliche Source/Drain-Kontakte, die mehr als eine aktive Region überspannen. Als ein Kompromiss können die länglichen Source/Drain-Kontakte benachbarte Gate-Strukturen überlappen, was in einer erhöhten parasitären Kapazität zwischen den Source/Drain-Kontakten und den Gate-Strukturen resultiert. Daher sind, während vorliegende Source/Drain-Kontakte von Multi-Gate-Bauelementen im Allgemeinen adäquat für ihre vorgesehenen Zwecke sind, diese nicht in allen Aspekten zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Flussdiagramm eines Verfahrens zum Ausbilden einer Halbleiterstruktur gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2 ist eine fragmentarische Draufsicht eines Werkstücks, das einer Fertigung gemäß dem Verfahren in 1 unterzogen werden soll, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 3-22 sind fragmentarische Querschnittansichten eines Werkstücks in verschiedenen Fertigungsstufen gemäß dem Verfahren in 1 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 23 ist eine schematische perspektivische Ansicht einer Beispielkontaktstruktur, die eine erste Zahl von Metallleitungen aufweist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 24 ist eine schematische perspektivische Ansicht einer Kontaktstruktur, die eine zweite Zahl von Metallleitungen aufweist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 25 ist eine schematische perspektivische Ansicht einer Kontaktstruktur gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele unterschiedliche Ausführungsformen, oder Beispiele, zur Implementierung unterschiedlicher Merkmale des vorgesehenen Gegenstandes vor. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich lediglich um Beispiele, und diese sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Elementes über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und sie kann auch Ausführungsformen umfassen, bei welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet sein können, derart, dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Referenzziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Räumlich in Beziehung setzende Begriffe, wie z.B. „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, können hierin zur Erleichterung der Beschreibung zum Beschreiben der Beziehung eines Elementes oder Strukturelementes zu (einem) anderen Element(en) oder Strukturelement(en) verwendet werden, wie in den Figuren veranschaulicht. Die räumlich in Beziehung setzenden Begriffe sollen unterschiedliche Ausrichtungen des Bauelementes im Einsatz oder Betrieb zusätzlich zu der Ausrichtung umschließen, die in den Figuren gezeigt ist. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin verwendeten räumlich in Beziehung setzenden Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Ferner soll, wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „annähernd“ und dergleichen beschrieben ist, der Begriff Zahlen umschließen, die innerhalb eines angemessenen Bereiches liegen, unter Berücksichtigung von Variationen, die sich inhärent während der Herstellung ergeben, wie durch einen Durchschnittsfachmann auf dem Gebiet verstanden werden wird. Zum Beispiel umschließt die Zahl oder der Zahlenbereich einen angemessenen Bereich, der die beschriebene Zahl enthält, wie z.B. innerhalb von +/-10 % der beschriebenen Zahl, basierend auf bekannten Herstellungstoleranzen im Zusammenhang mit der Herstellung eines Elementes, das eine mit der Zahl assoziierte Eigenschaft aufweist. Zum Beispiel kann eine Materialschicht mit einer Dicke von „etwa 5 nm“ einen Abmessungsbereich von 4,25 nm bis 5,75 nm umschließen, wobei Herstellungstoleranzen im Zusammenhang mit dem Abscheiden der Materialschicht, wie dem Durchschnittsfachmann auf dem Gebiet bekannt ist, bei +/-15 % liegen. Außerdem kann die vorliegende Offenbarung Referenzziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Beim IC-Design können mehrere Bauelemente als eine Zelle oder eine Standardzelle zum Durchführen bestimmter Schaltungsfunktionen zusammengefasst werden. Eine derartige Zelle oder Standardzelle kann logische Operationen durchführen, wie z.B. NICHT-UND, UND, ODER, NICHT-ODER oder Inverter, oder als eine Speicherzelle dienen, wie z.B. eine statische Direktzugriffsspeicherzelle (SRAM-Zelle). Die Anzahl der Metallleitungen, die zum Verschalten einer Zelle erforderlich sind, ist ein Faktor zum Bestimmen der Größe der Zelle, wie z.B. einer Zellhöhe. Eine Möglichkeit zum Verringern der Zellhöhe ist die Implementierung lokaler Interconnect-Strukturen zum Verlagern von Kontaktdurchkontaktierungen, wodurch Verbindungen von Kontaktdurchkontaktierungen zu Metallleitungen zusammengelegt werden. Bei einer vorliegenden Technologie kann ein länglicher Source/Drain-Kontakt derart ausgebildet werden, dass eine Kontaktdurchkontaktierung an eine Metallleitung gekoppelt werden kann, die weiter entfernt ist. Eine Verlagerung der Kontaktdurchkontaktierung gestattet das Eliminieren von einer oder mehreren Metallleitungen und das Verringern der Zellhöhe. Diese Technik ist jedoch nicht ganz unproblematisch. Zum Beispiel erstreckt sich der längliche Source/Drain-Kontakt möglicherweise entlang von Gate-Strukturen, was zu einer erhöhten parasitären Kapazität (z.B. Gate-zu-Drain-Kapazität) und einer unerwünschten Leistung des Ringoszillators (RO) führt.
  • Die vorliegende Offenbarung sieht einen Source/Drain-Kontakt vor, der mehr als eine aktive Region, wie z.B. ein Finnenelement eines FinFET, überspannt, ohne eine Erhöhung der parasitären Kapazität. Der Source/Drain-Kontakt der vorliegenden Offenbarung weist einen ersten Abschnitt, der an ein erstes Source/Drain-Element gekoppelt ist, und einen zweiten Abschnitt, der über ein zweites Source/Drain-Element, das an das erste Source/Drain-Element angrenzt, ragt oder „schwebt“, auf. Der zweite Abschnitt ist durch ein dielektrisches Element von dem zweiten Source/Drain-Element beabstandet. Das Profil des zweiten Abschnittes und die Gegenwart des dielektrischen Elementes verringern die Flächenüberlappung mit angrenzenden Gate-Strukturen, wodurch die parasitäre Kapazität verringert wird.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun unter Bezugnahme auf die Figuren detaillierter beschrieben. Diesbezüglich ist 1 ein Flussdiagramm, das ein Verfahren 100 zum Ausbilden einer Halbleiterstruktur aus einem Werkstück gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht auf das einschränken, was explizit im Verfahren 100 veranschaulicht ist. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige beschriebene Schritte können für zusätzliche Ausführungsformen des Verfahrens ersetzt, eliminiert oder verschoben werden. Aus Gründen der Einfachheit sind hierin nicht alle Schritte detailliert beschrieben. Das Verfahren 100 wird unten in Verbindung mit 2, welche eine fragmentarische Draufsicht eines Werkstücks 200 veranschaulicht, sowie 3-22, bei welchen es sich um fragmentarische Querschnittansichten des Werkstücks 200 in verschiedenen Fertigungsstufen gemäß Ausführungsformen des Verfahrens 100 in 1 handelt, beschrieben. Da das Werkstück 200 zu einem Halbleiterbauelement weitererarbeitet wird, wird das Werkstück 200 hierin möglicherweise je nach Erfordernis des Kontextes als ein Halbleiterbauelement 200 bezeichnet. Zur Klarstellung sind die X-, Y- und Z-Richtung in 2-22 lotrecht zueinander. In der gesamten vorliegenden Offenbarung bezeichnen gleiche Referenzziffern gleiche Elemente, sofern etwas nicht ausdrücklich ausgenommen ist.
  • Bezugnehmend auf 1, 2, 3 und 4 umfasst das Verfahren 100 einen Block 102, bei welchem ein Werkstück 200 empfangen wird. 2 veranschaulicht eine fragmentarische Draufsicht des Werkstücks 200. 3 veranschaulicht eine fragmentarische Querschnittansicht des Werkstücks 200 entlang der Linie A-A' und 4 veranschaulicht eine fragmentarische Querschnittansicht des Werkstücks 200 entlang der Linie B-B'. Wie in 2 und 4 gezeigt, weist das Werkstück 200 eine erste aktive Region 204 und eine zweite aktive Region 204' über einem Substrat 202 auf. Bei dem Substrat 202 kann es sich um ein Halbleitersubstrat, wie z.B. ein Siliziumsubstrat, handeln. Das Substrat 202 kann verschiedene Schichten aufweisen, einschließlich leitfähiger oder isolierender Schichten, die auf einem Halbleitersubstrat ausgebildet sind. Das Substrat 202 kann in Abhängigkeit von Designanforderungen, wie in der Technik bekannt ist, verschiedene Dotierungskonfigurationen aufweisen. Das Substrat 202 kann auch andere Halbleiter enthalten, wie z.B. Germanium (Ge), Siliziumkarbid (SiC), Siliziumgermanium (SiGe) oder Diamant. Alternativ dazu kann das Substrat 202 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter enthalten. Ferner kann das Substrat 202 in einigen Ausführungsformen eine Epitaxieschicht (Epi-Schicht) aufweisen, das Substrat 202 kann zur Leistungsverbesserung verspannt sein, das Substrat 202 kann eine Silizium-auf-Isolator-Struktur (SOI-Struktur) aufweisen und/oder das Substrat 202 kann andere geeignete Verbesserungsmerkmale aufweisen.
  • Die erste aktive Region 204 und die zweite aktive Region 204' können, im Fall von MBC-Transistoren, einen vertikalen Stapel von Kanalelementen aufweisen oder können, im Fall von FinFETs, eine Finnenstruktur (d.h. eine Finne oder ein Finnenelement) aufweisen. In den gezeigten Ausführungsformen ist jede der ersten aktiven Region 204 und der zweiten aktiven Region 204' eine Finnenstruktur und das Halbleiterbauelement 200 kann FinFETs aufweisen. Die erste aktive Region 204 und die zweite aktive Region 204' können Silizium (Si) oder einen anderen elementaren Halbleiter, wie z.B. Germanium (Ge); einen Verbindungshalbleiter, wie z.B. Siliziumkarbid (SiC), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumarsenid (InAs) und/oder Indiumantimonid (InSb); einen Legierungshalbleiter, wie z.B. Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP), Aluminiumindiumarsenid (AlInAs), Aluminiumgalliumarsenid (AlGaAs), Indiumgalliumarsenid (InGaAs), Galliumindiumphosphid (GaInP) und/oder Galliumindiumarsenidphosphid (GaInAsP); oder Kombinationen davon enthalten. Wie in 2 und 3 gezeigt, erstrecken sich die erste aktive Region 204 und die zweite aktive Region 204' der Länge nach entlang der X-Richtung. Die erste aktive Region 204 und die zweite aktive Region 204' können unter Verwendung geeigneter Prozesse hergestellt werden, einschließlich Fotolithografie- und Ätzprozessen. Der Fotolithografieprozess kann das Ausbilden einer das Substrat 202 überlagernden Fotolackschicht, das Aussetzen der Fotolackschicht gegenüber Strahlung, die von einer Fotomaske reflektiert oder durch diese übertragen wird, das Durchführen von Backprozessen nach der Belichtung und das Entwickeln der Fotolackschicht zum Ausbilden eines Maskierungselementes, welches die Fotolackschicht aufweist, umfassen. In einigen Ausführungsformen kann das Strukturieren der Fotolackschicht zum Ausbilden des Maskierungselementes unter Verwendung eines Elektronenstrahl-Lithografieprozesses durchgeführt werden. Das Maskierungselement kann dann zum Schützen von Regionen des Substrates 202 verwendet werden, während ein Ätzprozess Aussparungen in dem Substrat 202 ausbildet, wodurch die erste aktive Region 204 und die zweite aktive Region 204' ausgebildet werden. Die Aussparungen können unter Verwendung eines Trockenätzprozesses (z.B. chemische Oxidentfernung), eines Nassätzprozesses und/oder anderer geeigneter Prozesse geätzt werden. Es können auch zahlreiche andere Ausführungsformen von Verfahren zum Ausbilden der aktiven Regionen (wie z.B. der ersten aktiven Region 204 und der zweiten aktiven Region 204') auf dem Substrat 202 verwendet werden. Aktive Regionen sind durch ein Isolationselement 203 voneinander getrennt. Das Isolationselement 203 kann auch als das flache Grabenisolationselement (STI-Element) bezeichnet werden und kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder andere geeignete Materialien enthalten.
  • Bezugnehmend auf 3 weist jede der ersten aktiven Region 204 und der zweiten aktiven Region 204' eine Kanalregion 204C auf, die durch eine Gate-Struktur 208 überhüllt ist. Die erste aktive Region 204 weist eine Source/Drain-Region 204SD auf, über welcher ein erstes Source/Drain-Element 220-1 ausgebildet ist. Die zweite aktive Region 204' weist eine Source/Drain-Region 204SD auf, über welcher ein viertes Source/Drain-Element 220-4 ausgebildet ist. Seitenwände der Gate-Struktur 208 sind durch einen Gate-Abstandshalter 210 ausgekleidet. Der Gate-Abstandshalter 210 trennt die Gate-Struktur 208 von dem ersten Source/Drain-Element 220-1 und dem vierten Source/Drain-Element 220-4. Die Gate-Struktur überhüllt die Kanalregion 204C der ersten aktiven Region 204 und die Kanalregion 204C der zweiten aktiven Region 204'. Wie in 2 veranschaulicht, erstreckt sich die Gate-Struktur 208 der Länge nach entlang der Y-Richtung, welche lotrecht zur X-Richtung ist. Obwohl in 2 nicht explizit gezeigt, weist die Gate-Struktur 208 eine Grenzflächenschicht, eine Gate-Dielektrikumsschicht, eine oder mehrere Austrittsarbeitsschichten und eine Metallfüllschicht auf. In einigen Ausführungsformen kann die Grenzflächenschicht ein dielektrisches Material, wie z.B. Siliziumoxid oder Siliziumhafniumoxid, enthalten. Die Gate-Dielektrikumsschicht ist aus einem dielektrischen Material mit hohem k-Wert high-k (d.h. mit einer dielektrischen Konstante größer als etwa 3,9) ausgebildet, zu welchem Hafniumoxid (HfO), Titanoxid (TiO2), Hafniumzirkoniumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafniumlanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Kombinationen davon oder ein anderes geeignetes Material zählen können. Die eine oder die mehreren Austrittsarbeitsschichten können n-Austrittsarbeitsschichten und p-Austrittsarbeitsschichten aufweisen. Beispielhafte n-Austrittsarbeitsschichten können aus Aluminium, Titanaluminid, Titanaluminiumkarbid, Tantalsiliziumkarbid, Tantalsiliziumaluminium, Tantalsiliziumkarbid, Tantalsilizid oder Hafniumkarbid ausgebildet sein. Beispielhafte p-Austrittsarbeitsschichten können aus Titannitrid, Titansiliziumnitrid, Tantalnitrid, Wolframkarbonitrid oder Molybdän ausgebildet sein. Die Metallfüllschicht kann aus einem Metall, wie z.B. Wolfram (W), Ruthenium (Ru), Kobalt (Co), Nickel (Ni) oder Kupfer (Cu), ausgebildet sein. Weil die Gate-Dielektrikumsschicht aus einem Material mit hohem k-Wert ausgebildet ist, und aufgrund der Verwendung von Metall in der Gate-Struktur 208, kann die Gate-Struktur 208 auch als die Metall-Gate-Struktur mit hohem k-Wert 208 oder die Metall-Gate-Struktur 208 bezeichnet werden.
  • Wie in 2 gezeigt, kann das Werkstück 200 mehrere Gate-Strukturen 208 aufweisen, die sich der Länge nach entlang der Y-Richtung erstrecken. Jede der Gate-Strukturen 208 weist eine erste Breite W1 entlang der X-Richtung auf und ist um einen ersten Abstand S1 von der benachbarten Gate-Struktur beabstandet. Die Gate-Strukturen 208 sind mit einer ersten Teilung Pi angeordnet. In einigen Ausführungsformen beträgt die erste Breite W1 zwischen etwa 5 nm und etwa 80 nm, der erste Abstand S1 beträgt zwischen etwa 10 nm und etwa 200 nm und die erste Teilung P1 beträgt zwischen etwa 15 nm und etwa 280 nm. Die Bereiche der ersten Breite W1, des ersten Abstands S1 und der ersten Teilung P1 sind ausgewählt, um die Bauelementabmessungen unter Berücksichtigung der Einschränkungen der Fotolithografieprozesse und der Produktionskosten zu minimieren. In einigen in 2 dargestellten Ausführungsformen können die erste aktive Region 204 und die zweite aktive Region 204' ähnliche oder unterschiedliche Breiten entlang der Y-Richtung aufweisen. In der gezeigten Ausführungsform weist die erste aktive Region 204 eine dritte Breite W3 auf und die zweite aktive Region 204' weist eine vierte Breite W4 auf, die größer als die dritte Breite W3 ist. Die breitere Breite der zweiten aktiven Region 204' kann es gestatten, dass ein Transistor über der zweiten aktiven Region 204' einen größeren Durchlassstrom aufweist, und die schmalere Breite der ersten aktiven Region 204 kann es gestatten, dass ein Transistor über der ersten aktiven Region 204 einen geringeren Ableitstrom aufweist. In einer Ausführungsform dient das Werkstück 200 der Fertigung eines statischen Direktzugriffsspeicher-Bauelementes (SRAM-Bauelementes), die erste aktive Region 204 dient der Ausbildung eines p-Transistors und die zweite aktive Region 204' dient der Ausbildung eines n-Transistors. In einigen Fällen beträgt die dritte Breite W3 zwischen etwa 5 nm und etwa 100 nm und die vierte Breite W4 beträgt zwischen etwa 5 nm und etwa 100 nm. In der gezeigten Ausführungsform können die erste aktive Region 204 und die zweite aktive Region 204' um einen zweiten Abstand S2 getrennt sein und können mit einer zweiten Teilung P2 angeordnet sein. In einigen Ausführungsformen kann der zweite Abstand S2 zwischen etwa 20 nm und etwa 200 nm betragen und die zweite Teilung P2 kann zwischen etwa 25 nm und etwa 300 nm betragen. Die Bereiche der dritten Breite W3, der vierten Breite W4, des zweiten Abstands S2 und der zweiten Teilung P2 sind ausgewählt, um die Bauelementabmessungen unter Berücksichtigung der Einschränkungen der Fotolithografieprozesse und der Produktionskosten zu minimieren. Die Bereiche der ersten Breite W1, des ersten Abstands S1, der ersten Teilung P1, der dritten Breite W3, der vierten Breite W4, des zweiten Abstands S2 und der zweiten Teilung P2 können breit erscheinen, weil die auf dem Werkstück 200 gefertigten Halbleiterbauelemente kleine und dicht gepackte logische Bauelemente, dicht gepackte Speicherbausteine, relativ große elektrostatische Entladungsvorrichtungen (ESD-Vorrichtungen) oder relativ große Eingabe/Ausgabe-Geräte (E/A-Geräte) sein können.
  • Der in 2 und 3 gezeigte Gate-Abstandshalter 210 kann eine Einzelschicht oder eine Mehrfachschicht sein. Zu Beispielmaterialien für den Gate-Abstandshalter 210 zählen Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, Siliziumkarbonitrid, Siliziumoxikarbid, Siliziumoxikarbonitrid und/oder Kombinationen davon. In einem Beispiel ist der Gate-Abstandshalter 210 aus Siliziumnitrid ausgebildet. Wie in 3 gezeigt, mit Blickrichtung entlang der Y-Richtung, sind Seitenwände von jeder der Gate-Strukturen 208 derart durch den Gate-Abstandshalter 210 ausgekleidet, dass jede der Gate-Strukturen 208 zwischen zwei Gate-Abstandshaltern 210 angeordnet ist. Jede der Gate-Strukturen 208 und die diese zwischen sich aufnehmenden Gate-Abstandshalter 210 sind durch eine selbstausgerichtete Abdeckschicht (SAC-Schicht) 214 abgedeckt. Die SAC-Schicht 214 kann aus Hafniumsilizid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilizid, Aluminiumoxinitrid, Zirkoniumoxid, Hafniumoxid, Titanoxid, Zirkoniumaluminiumoxid, Zinkoxid, Tantaloxid, Lanthanoxid, Yttriumoxid, Tantalkarbonitrid, Siliziumnitrid, Siliziumoxikarbonitrid, Silizium, Zirkoniumnitrid oder Siliziumkarbonitrid ausgebildet sein. In einer Ausführungsform ist die SAC-Schicht 214 aus Siliziumnitrid ausgebildet.
  • Das in 2-4 gezeigte Source/Drain-Element, einschließlich des ersten Source/Drain-Elementes 220-1, eines zweiten Source/Drain-Elementes 220-2, eines dritten Source/Drain-Elementes 220-3 und des vierten Source/Drain-Elementes 220-4, kann epitaktisch über den Source/Drain-Regionen 204SD der aktiven Regionen, wie z.B. der ersten aktiven Region 204 und der zweiten aktiven Region 204', aufgewachsen sein. In Abhängigkeit von den Bauelementarten und Designanforderungen können die Source/Drain-Elemente der vorliegenden Offenbarung n- oder p-Elemente sein. Zum Beispiel können n-Source/Drain-Elemente Silizium (Si) dotiert mit einem n-Dotierstoff, wie z.B. Phosphor (P) oder Arsen (As), enthalten und p-Source/Drain-Elemente können Siliziumgermanium (SiGe) dotiert mit einem p-Dotierstoff, wie z.B. Bor (B), Bordifluorid (BF2) oder Gallium (Ga), enthalten. Wie in 3 gezeigt, sind das erste Source/Drain-Element 220-1, das zweite Source/Drain-Element 220-2 und das dritte Source/Drain-Element 220-3 über Source/Drain-Regionen 204SD der ersten aktiven Region 204 angeordnet. Das vierte Source/Drain-Element 220-4 ist über der Source/Drain-Region 204SD der zweiten aktiven Region 204' angeordnet, wie in 2 und 4 gezeigt. In einigen in 2 und 4 dargestellten Ausführungsformen können die erste aktive Region 204 und die zweite aktive Region 204' unterschiedliche Breiten entlang der Y-Richtung aufweisen, und dies kann in unterschiedlichen Breiten des ersten Source/Drain-Elementes 220-1 und des vierten Source/Drain-Elementes 220-4 resultieren. In der gezeigten Ausführungsform kann ein p-FinFET über einer schmaleren ersten aktiven Region 204 ausgebildet sein, und ein n-FinFET kann über einer breiteren zweiten aktiven Region 204' ausgebildet sein, um den Antriebsstrom des n-FinFET zu erhöhen. In dieser Ausführungsform ist das vierte Source/Drain-Element 220-4 entlang der Y-Richtung breiter als das erste Source/Drain-Element 220-1.
  • Bezugnehmend auf 2 und 4 kann eine dielektrische Finne 230 zwischen der ersten aktiven Region 204 und der zweiten aktiven Region 204' angeordnet sein. Die dielektrische Finne 230 ist auch zwischen dem ersten Source/Drain-Element 220-1 und dem vierten Source/Drain-Element 220-4 angeordnet. Eine der Funktionen der dielektrischen Finne 230 ist das Verhindern eines Verschmelzens des ersten Source/Drain-Elementes 220-1 und des vierten Source/Drain-Elementes 220-4 während ihres epitaktischen Wachstums. In einigen in 4 dargestellten Ausführungsformen kann die dielektrische Finne 230 eine erste Schicht 232 und eine zweite Schicht 234 über der ersten Schicht 232 aufweisen. Die erste Schicht 232 und die zweite Schicht 234 können unterschiedliche Zusammensetzungen aufweisen. In einigen Fällen kann die erste Schicht 232 Siliziumoxid, Siliziumoxikarbonitrid oder Siliziumkarbonitrid enthalten und die zweite Schicht 234 kann Siliziumnitrid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid, ein Metalloxid oder ein geeignetes dielektrisches Material enthalten. Eine dielektrische Konstante der zweiten Schicht 234 kann größer als eine dielektrische Konstante der ersten Schicht 232 sein. Wie in 4 gezeigt, ist eine obere Oberfläche der dielektrischen Finne 230 höher als obere Oberflächen des ersten Source/Drain-Elementes 220-1 und des vierten Source/Drain-Elementes 220-4 entlang der Z-Richtung. In einigen Ausführungsformen kann die dielektrische Finne 230 eine fünfte Breite W5 aufweisen, die zwischen etwa 5 nm und etwa 100 nm beträgt. Die fünfte Breite W5 der dielektrischen Finne 230 ist größtenteils abhängig von der Region, in welcher die dielektrische Finne 230 eingesetzt wird. Wenn sie in einer Region eines dicht gepackten logischen Bauelementes oder Speicherbausteins implementiert ist, kann die dielektrische Finne 230 eine relativ schmale Breite aufweisen. Wenn sie in einer Region einer ESD-Vorrichtung oder eines E/A-Gerätes implementiert ist, kann die dielektrische Finne 230 eine viel größere Breite aufweisen.
  • Das Werkstück 200 weist ferner eine Kontaktätzstoppschicht (CESL - Contact Etch Stop Layer) 216 über den Source/Drain-Elementen (einschließlich des ersten Source/Drain-Elementes 220-1, des zweiten Source/Drain-Elementes 220-2, des dritten Source/Drain-Elementes 220-3 und des vierten Source/Drain-Elementes 220-4), eine erste dielektrische Zwischenschicht (ILD-Schicht) 218 über der CESL 216 und eine zweite ILD-Schicht 222 über der ersten ILD-Schicht 218 auf. Wie in 3 gezeigt, steht die CESL 216 in Kontakt mit den oberen Oberflächen der Source/Drain-Elemente (einschließlich des ersten Source/Drain-Elementes 220-1, des zweiten Source/Drain-Elementes 220-2, des dritten Source/Drain-Elementes 220-3 und des vierten Source/Drain-Elementes 220-4), Seitenwänden der Gate-Abstandshalter 210 und Seitenwänden der SAC-Schicht 214. Die erste ILD-Schicht 218 ist durch die CESL 216 von den Source/Drain-Elementen (einschließlich des ersten Source/Drain-Elementes 220-1, des zweiten Source/Drain-Elementes 220-2, des dritten Source/Drain-Elementes 220-3 und des vierten Source/Drain-Elementes 220-4), den Gate-Abstandshaltern 210 und der SAC-Schicht 214 getrennt. Die CESL 216 kann ein Stickstoff-haltiges dielektrisches Material enthalten. In einigen Fällen kann die CESL 216 Siliziumnitrid oder Siliziumkarbonitrid enthalten. Die erste ILD-Schicht 218 und die zweite ILD-Schicht 222 können Siliziumoxid oder ein dielektrisches Material mit niedrigem k-Wert, dessen k-Wert (Dielektrizitätskonstante) kleiner als der von Siliziumoxid ist, welcher etwa 3,9 beträgt, enthalten. In einigen Beispielen weist das dielektrische Material mit niedrigem k-Wert eine poröse Organosilikat-Dünnschicht, wie z.B. SiOCH, Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas, dotiertes Siliziumoxid, wie z.B. Borphosphorsilikatglas (BPSG - Borophosphosilicate Glass), synthetisches Quarzglas (FSG - Fused Silica Glass), Phosphorsilikatglas (PSG - Phosphosilicate Glass), Fluor-dotiertes Siliziumdioxid, Kohlenstoff-dotiertes Siliziumdioxid, poröses Siliziumdioxid, poröses Kohlenstoff-dotiertes Siliziumdioxid, Siliziumkohlenstoffnitrid (SiCN), Siliziumoxikarbid (SiOCN), Spin-on-Silizium-basierte polymere Dielektrika oder Kombinationen davon auf.
  • Um eine Kompartimentierung von auszubildenden Source/Drain-Kontakten bereitzustellen, kann das Werkstück 200 auch mehrere Kontaktschnittelemente 224 aufweisen. Wie in 3 und 4 gezeigt, überragt jedes der Kontaktschnittelemente 224 obere Oberflächen der SAC-Schichten 214. Die Kontaktschnittelemente 224 können eine Zusammensetzung aufweisen, die sich von der der ersten ILD-Schicht 218 und der zweiten ILD-Schicht 222 unterscheidet, um selektives Ätzen der ersten ILD-Schicht 218 und der zweiten ILD-Schicht 222 zu gestatten. In einigen Ausführungsformen können die Kontaktschnittelemente 224 Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikarbid, Siliziumoxikarbonitrid, Siliziumkarbid, Aluminiumoxid, Hafniumoxid oder eine Kombination davon enthalten. In einigen in 3 dargestellten Ausführungsformen kann sich ein Abschnitt des Kontaktschnittelementes 224 über obere Oberflächen benachbarter SAC-Schichten 214 erstrecken. Die Kontaktschnittelemente 224 können mittels Atomlagenabscheidung (ALD - Atomic Layer Deposition) oder fließfähiger Gasphasenabscheidung (FCVD - Flowable Chemical Vapor Deposition) abgeschieden werden. Bei einigen Implementierungen, bei welchen die Kontaktschnittelemente 224 mittels ALD ausgebildet werden, kann ein Kontaktschnittelement 224 eine Fuge 226 aufgrund einer vorzeitigen Verschmelzung von dielektrischem Material über der Fuge 226 aufweisen. Während die Fuge 226 als nach einem Planarisierungsprozess versiegelt gezeigt ist, wie in 3 gezeigt, kann die Fuge 226 nach einer Planarisierung, die auf die Abscheidung der zweiten ILD-Schicht 222 folgt, auch offen sein. In einigen Fällen können die Kontaktschnittelemente 224 auch fugenfrei sein. Die Kontaktschnittelemente 224 sind auch in 2 gezeigt und können eine zweite Breite W2 entlang der X-Richtung aufweisen. Es ist zu beachten, dass, während die Kontaktschnittelemente 224 in 2 an zwei benachbarte Gate-Abstandshalter 210 angeordnet entlang zweier benachbarter Gate-Strukturen 208 angrenzend zu sein scheinen, ein oberer Abschnitt von jedem der Kontaktschnittelemente 224 auch die Gate-Abstandshalter 210 und die SAC-Schicht 214 überspannen kann, wie in 3 gezeigt. In einigen Fällen kann die zweite Breite W2 zwischen etwa 10 nm und etwa 190 nm betragen. Wie in 2 und 3 gezeigt, erstreckt sich jedes der Kontaktschnittelemente 224 der Länge nach entlang der Y-Richtung, parallel zu den Gate-Strukturen 208. Gemäß der vorliegenden Offenbarung sind obere Oberflächen der Kontaktschnittelemente 224 komplanar mit der zweiten ILD-Schicht 222 und höher als obere Oberflächen der SAC-Schicht 214, um sicherzustellen, dass die Kontaktschnittelemente 224 zum Trennen von Source/Drain-Kontakten in Segmente funktionieren. Ohne die Kontaktschnittelemente 224 können sich Source/Drain-Kontakte, die über Source/Drain-Elementen abgeschieden werden, kontinuierlich entlang der Y-Richtung erstrecken, was im Hinblick auf das Design in unerwünschten Verbindungen resultiert.
  • Bezugnehmend auf 1, 5 und 6 umfasst das Verfahren 100 einen Block 104, bei welchem die erste ILD-Schicht 218 und die zweite ILD-Schicht 222 entfernt werden, um die Source/Drain-Elemente freizulegen. In einigen Ausführungsformen wird das Werkstück 200 bei Block 104 unter Verwendung einer strukturierten Fotolackschicht als eine Ätzmaske trockengeätzt, um die erste ILD-Schicht 218 und die zweite ILD-Schicht 222 zu ätzen, um so eine Kontaktöffnung 228 auszubilden. Ein beispielhafter Trockenätzprozess bei Block 104 kann Sauerstoff, ein sauerstoffhaltiges Gas, Wasserstoff, ein fluorhaltiges Gas (z.B. CF4, SF6, NF3, BF3, CH2F2, CHF3, CH3F, C4H8, C4F6 und/oder C2F6), ein kohlenstoffhaltiges Gas (z.B. CO, CH4 und/oder C3H8), ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z.B. HBr und/oder CHBr3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen davon implementieren. Wie in 5 und 6 gezeigt, kann der Ätzprozess bei Block 104 selektiv für die erste ILD-Schicht 218 und die zweite ILD-Schicht 222 sein und ätzt die Source/Drain-Elemente (einschließlich des ersten Source/Drain-Elementes 220-1, des zweiten Source/Drain-Elementes 220-2, des dritten Source/Drain-Elementes 220-3 und des vierten Source/Drain-Elementes 220-4), die Kontaktschnittelemente 224 und die dielektrische Finne 230 mit einer langsameren Rate. Bei Abschluss der Vorgänge bei Block 104 sind ein Abschnitt des ersten Source/Drain-Elementes 220-1, ein Abschnitt des vierten Source/Drain-Elementes 220-4 und die dielektrische Finne 230 in der Kontaktöffnung 228 freigelegt. Bei einigen in 6 veranschaulichten Implementierungen werden auch Abschnitte der CESL 216 über dem ersten Source/Drain-Element 220-1 und dem vierten Source/Drain-Element 220-4 entfernt.
  • Bezugnehmend auf 1, 7, 8, 9 und 10 umfasst das Verfahren 100 einen Block 106, bei welchem eine strukturierte Fotolackschicht 2400 ausgebildet wird. In einem Beispielprozess kann eine Fotolackschicht 238 über dem Werkstück 200 abgeschieden werden. Die Fotolackschicht 238 kann eine Einzelschicht oder eine Mehrfachschicht sein. In einigen in 7 und 8 dargestellten Ausführungsformen ist die Fotolackschicht 238 eine Dreifachschicht und kann eine unterste Schicht 240, eine mittlere Schicht 242 über der untersten Schicht 240 und eine oberste Schicht 244 über der mittleren Schicht 242 aufweisen. In einer Ausführungsform kann die unterste Schicht 240 eine kohlenstoffreiche Polymerschicht sein, die Kohlenstoff (C), Wasserstoff (H) und Sauerstoff (O) enthält, die mittlere Schicht 242 kann eine siliziumreiche Polymerschicht sein, die Silizium (Si), Kohlenstoff (C), Wasserstoff (H) und Sauerstoff (O) enthält, und die oberste Schicht 244 kann eine fotosensitive Polymerschicht, die Kohlenstoff (C), Wasserstoff (H) und Sauerstoff (O) enthält, und eine fotosensitive Komponente sein. Zum Strukturieren der Fotolackschicht 238 wird die oberste Schicht 244 zunächst einer Strahlung ausgesetzt, die von einer Fotomaske reflektiert oder durch diese übertragen wird, in einem Backprozess nach der Belichtung gebacken, in einem Entwicklungsprozess entwickelt und abgespült. Die Struktur der Fotomaske wird dadurch auf die oberste Schicht 244 übertragen, um eine strukturierte oberste Schicht 244 auszubilden, die eine Öffnung 246 über dem ersten Source/Drain-Element 220-1 aufweist, wie in 7 und 8 gezeigt. Gemäß der vorliegenden Offenbarung befindet sich die Öffnung 246 direkt über dem ersten Source/Drain-Element 220-1 und weist einen flächigen Überhang auf, der größer als das erste Source/Drain-Element 220-1 ist. D.h., Abschnitte der Öffnung 246 überlappen vertikal das Kontaktschnittelement 224, die dielektrische Finne 230 und die SAC-Schicht 214 über benachbarten Gate-Strukturen 208. Obwohl die Öffnung 246 in 7 als über lediglich dem ersten Source/Drain-Element 220-1 befindlich gezeigt ist, kann sich die Öffnung 246 auch über mehrere Source/Drain-Elemente entlang der X-Richtung erstrecken und kann eine längliche Form aufweisen. In einigen Ausführungsformen weist die Öffnung 246 eine sechste Breite W6 entlang der X-Richtung (in 7 gezeigt) und eine siebente Breite W7 entlang der Y-Richtung (in 8 gezeigt) auf. Die sechste Breite W6 ist größer als die Abmessung des ersten Source/Drain-Elementes 220-1 in der X-Richtung und die siebente Breite W7 ist größer als die Abmessung des ersten Source/Drain-Elementes 220-1 in der Y-Richtung. In einigen Fällen kann die sechste Breite W6 zwischen etwa 20 nm und etwa 10 um (d.h. 10.000 nm) betragen und die siebente Breite W7 kann zwischen etwa 15 nm und etwa 300 nm betragen. Bezugnehmend auf 9 und 10 wird die strukturierte oberste Schicht 244 als eine Ätzmaske zum Ätzen der mittleren Schicht 242 und der untersten Schicht 240 verwendet, um eine strukturierte Fotolackschicht 2400 auszubilden. Die strukturierte Fotolackschicht 2400 weist eine Zugangsöffnung 2460 auf, die das erste Source/Drain-Element 220-1 freilegt. In der gezeigten Ausführungsform kann die Zugangsöffnung 2460 ein konisches Seitenprofil aufweisen, derart, dass die Zugangsöffnung 2460 eine obere Öffnung (mit der siebenten Breite W7) aufweist, die breiter als eine untere Öffnung angrenzend an das erste Source/Drain-Element 220-1 ist. In einigen Fällen ist die Zugangsöffnung 2460 durch einen Verjüngungswinkel 0 zwischen etwa 0 ° und etwa 30 ° gekennzeichnet. Wie in 10 gezeigt, bleiben das zweite Source/Drain-Element 220-2 und das vierte Source/Drain-Element 220-4 durch die strukturierte Fotolackschicht 2400 bedeckt.
  • Bezugnehmend auf 1, 11 und 12 umfasst das Verfahren 100 einen Block 108, bei welchem ein dielektrisches Element 248 in der Zugangsöffnung 2460 ausgebildet wird. In einigen Ausführungsformen wird zunächst mittels CVD, FCVD oder ALD ein dielektrisches Material in der Zugangsöffnung 2460 abgeschieden. Zu dem dielektrischen Material können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikarbid, Siliziumoxikarbonitrid oder eine Kombination davon zählen. In einer Ausführungsform enthält das dielektrische Material für das dielektrische Element 248 Siliziumoxid. Das abgeschiedene dielektrische Material wird dann rückgeätzt, um das dielektrische Element 248 auszubilden. Wie in 12 gezeigt, kann, während eine obere Oberfläche des dielektrischen Elementes 248 niedriger als eine obere Oberfläche des Kontaktschnittelementes 224 ist, diese höher als eine obere Oberfläche der dielektrischen Finne 230 sein. In einer auch in 12 gezeigten alternativen Ausführungsform kann das dielektrische Element 248 eine alternative obere Oberfläche 248' aufweisen, die niedriger als die obere Oberfläche der dielektrischen Finne 230 ist. Wie in 11 gezeigt, mit Blickrichtung entlang der Y-Richtung, ist das dielektrische Element 248 zwischen zwei Gate-Abstandshaltern 210 angeordnet und ist zumindest teilweise auf dem ersten Source/Drain-Element 220-1 angeordnet. Bezugnehmend auf 12, mit Blickrichtung entlang der X-Richtung, gelangt das dielektrische Element 248 in direkten Kontakt mit einem benachbarten Kontaktschnittelement 224 und erstreckt sich entlang Seitenwänden der dielektrischen Finne 230, die das erste Source/Drain-Element 220-1 und das vierte Source/Drain-Element 220-4 trennt. In den gezeigten Ausführungsformen liegt das dielektrische Element 248 sowohl auf dem Isolationselement 203 als auch dem ersten Source/Drain-Element 220-1 auf. Wie von einer oberen Oberfläche des ersten Source/Drain-Elementes 220-1 aus gemessen, weist das dielektrische Element 248 eine erste Höhe H1 auf. Eine obere Oberfläche des dielektrischen Elementes ist niedriger als eine obere Oberfläche des Kontaktschnittelementes 248, um zu gestatten, dass sich das Source/Drain-Kontaktelement über das dielektrische Element 248 erstreckt. In einigen Ausführungsformen kann die erste Höhe H1 zwischen etwa 5 nm und etwa 50 nm betragen. Die obere Oberfläche des Kontaktschnittelementes 224 ist um zwischen etwa 5 nm und etwa 65 nm höher als die obere Oberfläche des dielektrischen Elementes 248. Wie von einer oberen Oberfläche des ersten Source/Drain-Elementes 220-1 aus gemessen, kann eine Höhe des Kontaktschnittelementes 224 zwischen etwa 10 nm und etwa 70 nm betragen.
  • Nach dem Ausbilden des dielektrischen Elementes 248 wird die strukturierte Fotolackschicht 2400 durch Ätzung, Veraschung oder ein geeignetes Verfahren entfernt, wie in 13 und 14 gezeigt. Die Entfernung der strukturierten Fotolackschicht 2400 hinterlässt eine Kontaktöffnung 249, die das vierte Source/Drain-Element 220-4 freilegt. Mit Blickrichtung entlang der X-Richtung ist die Kontaktöffnung 249 zwischen zwei Kontaktschnittelementen 224, von denen eines an das erste Source/Drain-Element 220-1 angrenzt und das andere an das vierte Source/Drain-Element 220-4 angrenzt, definiert. Wie in 14 gezeigt, sind das dielektrische Element 248 und die dielektrische Finne 230 in der Kontaktöffnung 249 freigelegt und bilden die Form der Kontaktöffnung 249. Ein Profil des dielektrischen Elementes 248 folgt im Allgemeinen dem konischen Seitenprofil der in 10 gezeigten Zugangsöffnung 2460. Aufgrund dessen kann das dielektrische Element 248 einen Kantenabschnitt 2480 aufweisen, der leicht über die dielektrische Finne 230 ragt. In Abhängigkeit von dem Verjüngungswinkel und der siebenten Breite W7 kann der Kantenabschnitt 2480 die dielektrische Finne 230 um etwa 0 nm bis etwa 100 nm überragen, wenn die obere Oberfläche des dielektrischen Elementes 248 höher als die obere Oberfläche der dielektrischen Finne 230 ist.
  • Bezugnehmend auf 1, 15 und 16 umfasst das Verfahren 100 einen Block 110, bei welchem eine Auskleidung 250 entlang Seitenwänden einer Kontaktöffnung 249 ausgebildet wird. In einem Beispielprozess wird ein Auskleidungsmaterial konform über dem Werkstück 200 abgeschieden. Das Auskleidungsmaterial kann Siliziumnitrid (SiN) oder ein geeignetes stickstoffhaltiges dielektrisches Material enthalten. Danach wird das abgeschiedene Auskleidungsmaterial rückgeätzt, um das Auskleidungsmaterial auf nach oben weisenden Oberflächen zu entfernen, um so die Auskleidung 250 entlang Seitenwänden der Kontaktöffnung 249, einschließlich Seitenwänden der dielektrischen Finne 230, Seitenwänden des dielektrischen Elementes 248 und Seitenwänden der Kontaktschnittelemente 224, auszubilden.
  • Bezugnehmend auf 1, 17 und 18 umfasst das Verfahren 100 einen Block 112, bei welchem ein Silizidelement 253 über dem freigelegten zweiten Source/Drain-Element 220-4 ausgebildet wird. In einem Beispielprozess wird eine Metallvorläuferschicht 252 konform über der Kontaktöffnung 249, einschließlich über dem vierten Source/Drain-Element 220-4 und über der Auskleidung 250, abgeschieden. In einigen Fällen wird die Metallvorläuferschicht 252 mittels physikalischer Gasphasenabscheidung (PVD - Physical Vapor Deposition), CVD oder ALD abgeschieden. Die Metallvorläuferschicht 252 kann Nickel (Ni), Kobalt (Co), Tantal (Ta) oder Titan (Ti) enthalten. Das Werkstück 200 wird dann getempert, um eine Silizidierungsreaktion zwischen Silizium in dem vierten Source/Drain-Element 220-4 und der Metallvorläuferschicht 252 herbeizuführen. Die Silizidierungsreaktion resultiert in einem Silizidelement 253 auf dem vierten Source/Drain-Element 220-4. In einigen Beispielen kann das Silizidelement 253 Nickelsilizid, Kobaltsilizid, Tantalsilizid oder Titansilizid enthalten. Das Silizidelement 253 kann den Kontaktwiderstand zwischen dem vierten Source/Drain-Element 220-4 und einer Metallfüllschicht 254 (in 19 gezeigt), die über dem Silizidelement 253 abgeschieden werden soll, verringern. In einer Ausführungsform wird das Silizidelement 253 aus Titansilizid ausgebildet.
  • Bezugnehmend auf 1, 19 und 20 umfasst das Verfahren 100 einen Block 114, bei welchem eine Metallfüllschicht 254 über dem Silizidelement 253 und dem dielektrischen Element 248 abgeschieden wird. In einigen Ausführungsform steht die Metallfüllschicht 254 bei Block 114 in direktem Kontakt mit dem Silizidelement 253 und steht durch das Silizidelement 253 in elektrischer Verbindung mit dem vierten Source/Drain-Element 220-4. In einigen Fällen kann die Metallfüllschicht 254 Wolfram (W), Ruthenium (Ru), Kobalt (Co), Kupfer (Cu), Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN), Molybdän (Mo) oder Nickel (Ni) enthalten und kann mittels PVD oder eines geeigneten Abscheidungsverfahrens abgeschieden werden. Wie in 19 gezeigt, kann die Metallfüllschicht 254 über den SAC-Schichten 214 und dem Kontaktschnittelement 224 abgeschieden werden. Bezugnehmend auf 20 ist die Metallfüllschicht 254 durch das dielektrische Element 248 von dem ersten Source/Drain-Element 220-1 beabstandet.
  • Bezugnehmend auf 1, 21 und 22 umfasst das Verfahren 100 einen Block 116, bei welchem das Werkstück 200 planarisiert wird. Bei Block 116 wird die Metallfüllschicht 254 planarisiert, bis die SAC-Schichten 214 und die Kontaktschnittelemente 224 auf einer obersten planaren Oberfläche des Werkstücks 200 freiliegen. Wie in 21 und 22 gezeigt, entfernt die Planarisierung den Verbindungsabschnitt der Metallfüllschicht 254 und gestattet den Kontaktschnittelementen 224 und den SAC-Schichten 214 das Teilen der Metallfüllschicht 254 in separate Kontaktelemente. Zum Beispiel wird nach der Planarisierung bei Block 116 ein erster Source/Drain-Kontakt 2542 über dem ersten Source/Drain-Element 220-1 und dem vierten Source/Drain-Element 220-4 ausgebildet und ein zweiter Source/Drain-Kontakt 2544 wird über dem zweiten Source/Drain-Element 220-2 ausgebildet. Bezugnehmend auf 22 weist der erste Source/Drain-Kontakt 2542 entlang der Y-Richtung und zwischen zwei Kontaktschnittelementen 224 einen ersten Abschnitt 2542A und einen zweiten Abschnitt 2542B auf. Der erste Abschnitt 2542A ragt über das erste Source/Drain-Element 220-1 und der zweite Abschnitt 2542B ist durch das Silizidelement 253 elektrisch an das vierte Source/Drain-Element 220-4 gekoppelt. Anders ausgedrückt überspannt der erste Source/Drain-Kontakt 2542 das erste Source/Drain-Element 220-1 und das vierte Source/Drain-Element 220-4 und der erste Abschnitt 2542A „schwebt“ über dem ersten Source/Drain-Element 220-1. Wie durch den beidseitigen Pfeil angegeben, ist der erste Abschnitt 2542A durch das dielektrische Element 248 von dem ersten Source/Drain-Element 220-1 beabstandet. Die Grenze zwischen dem ersten Abschnitt 2542A und dem zweiten Abschnitt 2542B fällt grob über eine Kante der dielektrischen Finne 230, wie durch die gestrichelte Linie angegeben. Der erste Abschnitt 2542A erstreckt sich auch über die dielektrische Finne 230. Kurz auf 21 Bezug nehmend können Vorgänge bei Block 116 auch den zweiten Source/Drain-Kontakt 2544 ausbilden, der durch das Silizidelement 253, das auf dem zweiten Source/Drain-Element 220-2 angeordnet ist, elektrisch an das zweite Source/Drain-Element 220-2 gekoppelt ist. Wie oben beschrieben, kann die Planarisierung die Fuge 226 in dem Kontaktschnittelement 224 freilegen, wie in 21 gezeigt.
  • Es wird weiter auf 22 Bezug genommen. Der erste Source/Drain-Kontakt 2542 folgt der Topografie über dem ersten Source/Drain-Element 220-1 und dem vierten Source/Drain-Element 220-4. Der erste Abschnitt 2254A weist eine erste Dicke T1, gemessen von einer oberen Oberfläche des dielektrischen Elementes 248 aus, und eine zweite Dicke T2, gemessen von einer oberen Oberfläche der dielektrischen Finne 230 aus, auf. Der zweite Abschnitt 2254B weist eine dritte Dicke T3, gemessen von einer oberen Oberfläche des Silizidelementes 253 aus, auf. Die dritte Dicke T3 ist größer als die erste Dicke T1 oder die zweite Dicke T2. In einigen Ausführungsformen kann die erste Dicke T1 zwischen etwa 5 nm und etwa 65 nm betragen, die zweite Dicke T2 kann zwischen etwa 5 nm und etwa 65 nm betragen und die dritte Dicke T3 kann zwischen etwa 10 nm und etwa 70 nm betragen. Gemäß der vorliegenden Offenbarung ist die erste Dicke T1 des ersten Abschnittes 2254A geringer als die dritte Dicke T3 des zweiten Abschnittes 2254B, sodass eine parasitäre Kapazität zwischen dem ersten Source/Drain-Kontakt 2542 und benachbarten Gate-Strukturen 208 verringert werden kann. Damit das Verfahren 100 sinnvoll ist, sollte ein Verhältnis der ersten Dicke T1 zu der dritten Dicke T3 zwischen etwa 0,1 und etwa 0,7 liegen. Wenn das Verhältnis der ersten Dicke T1 zu der dritten Dicke T3 größer als 0,7 ist, ist die resultierende Verringerung der parasitären Kapazität möglicherweise nicht genug, um die zusätzliche Zeit und die zusätzlichen Kosten im Zusammenhang mit dem Durchführen der Vorgänge im Verfahren 100 zu rechtfertigen. Wenn das Verhältnis der ersten Dicke T1 zu der dritten Dicke T3 kleiner als 0,1 ist, wird der Widerstand des dünnen ersten Abschnittes 2254 möglicherweise zu hoch, um sich auf die Leistung auszuwirken. Dies ist insbesondere der Fall, wenn der erste Abschnitt 2254A entlang der Y-Richtung verlängert ist.
  • Bezugnehmend auf 1 umfasst das Verfahren 100 einen Block 118, bei welchem weitere Prozesse durchgeführt werden. Zu derartigen weiteren Prozessen können das Ausbilden von Kontaktdurchkontaktierungen über Source/Drain-Kontakten (wie z.B. dem ersten Source/Drain-Kontakt 2542 und dem zweiten Source/Drain-Kontakt 2544), das Ausbilden von Gate-Kontakten und das Ausbilden einer Interconnect-Struktur über dem Werkstück 200 zählen. Die Interconnect-Struktur weist mehrere Metallschichten eingebettet in mehreren intermetallischen dielektrischen Schichten (IMD-Schichten) auf. Jede der mehreren Metallschichten weist mehrere Metallleitungen und mehrere Kontaktdurchkontaktierungen auf. Die Interconnect-Struktur stellt eine funktionale Verbindung zwischen den Gate-Kontakten und den Source/Drain-Kontakten (wie z.B. dem ersten Source/Drain-Kontakt 2542 und dem zweiten Source/Drain-Kontakt 2544) her und gestattet dem Halbleiterbauelement 200 das Durchführen seiner beabsichtigten Funktionen.
  • Ausführungsformen der vorliegenden Offenbarung sehen Vorteile vor. Zum Beispiel gestatten die Source/Drain-Kontakte der vorliegenden Offenbarung eine Verringerung der Anzahl der Metallleitungen. 23 veranschaulicht eine erste Halbleiterstruktur 300. Die erste Halbleiterstruktur 300 weist eine erste aktive Region 204 und eine zweite aktive Region 204' auf. Ein Standard-Source/Drain-Kontakt 400 und ein dritter Source/Drain-Kontakt 2546 sind über der zweiten aktiven Region 204' an unterschiedliche Source/Drain-Elemente gekoppelt. Ein zweiter Source/Drain-Kontakt 2544 ist über der ersten aktiven Region 204 an ein Source/Drain-Element gekoppelt. Weil der Standard-Source/Drain-Kontakt 400 nicht mit dem dritten Source/Drain-Element kurzgeschlossen werden soll, sind sie nicht elektrisch an die gleiche Metallleitung gekoppelt. Wie in 23 gezeigt, ist der Standard-Source/Drain-Kontakt 400 durch eine erste Kontaktdurchkontaktierung 262 elektrisch an eine zweite Metallleitung 274 gekoppelt, der dritte Source/Drain-Kontakt 2546 ist durch eine dritte Kontaktdurchkontaktierung 266 an die dritte Metallleitung 276 gekoppelt und der zweite Source/Drain-Kontakt 2544 ist durch eine zweite Kontaktdurchkontaktierung 264 an eine erste Metallleitung 272 gekoppelt. Ein erster Abstand S1 zwischen der ersten aktiven Region 204 und der zweiten aktiven Region 204' ist erforderlich, um die drei Metallleitungen (d.h. die erste Metallleitung 272, die zweite Metallleitung 274 und die dritte Metallleitung 276) unterzubringen. 24 veranschaulicht eine zweite Halbleiterstruktur 302. Im Unterschied zu der ersten Halbleiterstruktur 300 in 23 weist die zweite Halbleiterstruktur 302 den ersten Source/Drain-Kontakt 2542 der vorliegenden Offenbarung anstelle des Standard-Source/Drain-Kontaktes 400 auf. Der erste Abschnitt 2542A sieht eine Verlängerung des ersten Source/Drain-Kontaktes 2542 hin zu der ersten aktiven Region 204 vor und verlagert die erste Kontaktdurchkontaktierung 262. Die Verlagerung gestattet der ersten Kontaktdurchkontaktierung 262 das Koppeln an die erste Metallleitung 272. Diese Verlagerung gestattet auch eine Eliminierung der zweiten Metallleitung 274 (mit Punkt-Strich-Linien gezeigt). Die Eliminierung der zweiten Metallleitung 274 verringert einen zweiten Abstand S2 zwischen der ersten aktiven Region 204 und der zweiten aktiven Region 204'. D.h., der zweite Abstand S2 in 24 ist kleiner als der erste Abstand S1 in 23. In Bezug auf eine Zelle oder eine Standardzelle mit einer Zellhöhe (entlang der Längsrichtung der Gate-Strukturen) und einer Zellbreite (entlang der Längsrichtung der aktiven Regionen) kann eine Verringerung der Abstände zwischen aktiven Regionen in eine Verringerung einer Zellhöhe der entsprechenden Zelle oder Standardzelle übertragen werden. Es wird beobachtet, dass eine Implementierung der Source/Drain-Kontakte der vorliegenden Offenbarung ein Verhältnis der Zellhöhe zu der Zellbreite auf einen Bereich zwischen etwa 1,1 und etwa 1,4, einschließlich zwischen 1,2 und 1,3, senken kann.
  • Als ein weiteres Beispiel gestatten die Source/Drain-Kontakte der vorliegenden Offenbarung eine Verlagerung von Kontaktdurchkontaktierungen ohne den Nachteil einer erhöhten parasitären Kapazität. Bezugnehmend auf 21 überlappt, weil eine obere Oberfläche des dielektrischen Elementes 248 höher als obere Oberflächen benachbarter Gate-Strukturen 208 ist, der erste Abschnitt 2542A die benachbarten Gate-Strukturen 208 entlang der X-Richtung nicht. Mit anderen Worten, eine untere Oberfläche des ersten Abschnittes 2542A ist höher als obere Oberflächen der benachbarten Gate-Strukturen 208. 25 veranschaulicht die räumliche Beziehung zwischen dem ersten Abschnitt 2542A und den benachbarten Gate-Strukturen 208. Aufgrund der Gegenwart des dielektrischen Elementes 248 ist der erste Abschnitt 2542A um mehr als Höhen der benachbarten Gate-Strukturen 208 von der ersten aktiven Region 204 (oder einem Source/Drain-Kontakt über der ersten aktiven Region 204) beabstandet. Das dielektrische Element 248 (in 21 gezeigt) unter dem ersten Abschnitt 2542A verringert eine Flächenüberlappung mit benachbarten Gate-Strukturen 208, wodurch die parasitäre Kapazität verringert wird. Im Vergleich zu anderen Source/Drain-Kontakten, welche benachbarte Gate-Strukturen überlappen, können die Source/Drain-Kontakte der vorliegenden Offenbarung eine Ringoszillatorgeschwindigkeit des Halbleiterbauelementes um etwa 0,5 % bis etwa 1 % verbessern.
  • Somit sieht eine der Ausführungsformen der vorliegenden Offenbarung eine Halbleiterstruktur vor. Die Halbleiterstruktur weist eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat, ein erstes Source/Drain-Element angeordnet über der ersten Finnenstruktur und ein zweites Source/Drain-Element angeordnet über der zweiten Finnenstruktur, ein dielektrisches Element angeordnet über dem ersten Source/Drain-Element und eine Kontaktstruktur ausgebildet über dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element auf. Die Kontaktstruktur ist elektrisch an das zweite Source/Drain-Element gekoppelt und ist durch das dielektrische Element von dem ersten Source/Drain-Element getrennt.
  • In einigen Ausführungsformen kann die Halbleiterstruktur ferner eine dielektrische Finne angeordnet zwischen dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element über dem Substrat aufweisen, wobei sich das dielektrische Element entlang der dielektrischen Finne erstreckt. In einigen Implementierungen ist eine obere Oberfläche des dielektrischen Elementes höher als eine obere Oberfläche der dielektrischen Finne. In einigen Fällen kann die Halbleiterstruktur ferner einen Abstandshalter angeordnet zwischen einer Seitenwand der dielektrischen Finne und der Kontaktstruktur aufweisen. In einigen Ausführungsformen enthält der Abstandshalter Siliziumnitrid oder Siliziumoxinitrid. In einigen Implementierungen kann die Halbleiterstruktur ferner eine Silizidschicht angeordnet zwischen dem zweiten Source/Drain-Element und der Kontaktstruktur aufweisen. In einigen Ausführungsformen erstreckt sich die Kontaktstruktur der Länge nach entlang einer Richtung von über dem ersten Source/Drain-Element zu über dem zweiten Source/Drain-Element und entlang der Richtung, in der die Kontaktstruktur zwischen zwei dielektrischen Schnittelementen angeordnet ist. In einigen Implementierungen weist jedes der beiden dielektrischen Schnittelemente eine Fuge auf. In einigen Fällen kann die Halbleiterstruktur ferner eine Gate-Struktur aufweisen, welche die erste Finnenstruktur und die zweite Finnenstruktur überhüllt, und eine obere Oberfläche des dielektrischen Elementes ist höher als eine obere Oberfläche der Gate-Struktur. In einigen Fällen ist die Gate-Struktur durch einen Gate-Abstandshalter von dem dielektrischen Element beabstandet.
  • In einer weiteren der Ausführungsformen ist eine Kontaktstruktur vorgesehen. Die Kontaktstruktur weist ein erstes Source/Drain-Element und ein zweites Source/Drain-Element, eine dielektrische Finne angeordnet zwischen dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element, ein dielektrisches Element angeordnet über dem ersten Source/Drain-Element und sich entlang einer Seitenwand der dielektrischen Finne erstreckend und ein Kontaktelement, das einen ersten Abschnitt, der über dem dielektrischen Element und der dielektrischen Finne angeordnet ist, und einen zweiten Abschnitt, der elektrisch an das zweite Source/Drain-Element gekoppelt ist, aufweist, auf. Der erste Abschnitt ragt über das erste Source/Drain-Element.
  • In einigen Ausführungsformen kann die Kontaktstruktur ferner eine Kontaktdurchkontaktierung angeordnet auf dem ersten Abschnitt aufweisen. In einigen Implementierungen weist die dielektrische Finne eine erste Schicht und eine zweite Schicht angeordnet über der ersten Schicht auf. Die erste Schicht enthält Siliziumoxid und die zweite Schicht enthält Silizium und Stickstoff. In einigen Ausführungsformen enthält das dielektrische Element Siliziumoxid. In einigen Ausführungsformen kann die Kontaktstruktur ferner eine Gate-Struktur benachbart zu dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element aufweisen, und eine untere Oberfläche des ersten Abschnittes ist höher als eine obere Oberfläche der Gate-Struktur. In einigen Implementierungen ist der zweite Abschnitt durch eine Auskleidung von der dielektrischen Finne beabstandet.
  • In noch einer weiteren der Ausführungsformen ist ein Verfahren vorgesehen. Das Verfahren umfasst das Empfangen eines Werkstücks, das eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat, eine Gate-Struktur, welche die erste Finnenstruktur und die zweite Finnenstruktur überhüllt, ein erstes Source/Drain-Element über der ersten Finnenstruktur und ein zweites Source/Drain-Element über der zweiten Finnenstruktur aufweist. Das Verfahren umfasst ferner das selektive Ausbilden eines dielektrischen Elementes über dem ersten Source/Drain-Element und, nach dem selektiven Ausbilden, das Ausbilden einer Kontaktstruktur über dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element, derart, dass die Kontaktstruktur elektrisch mit dem zweiten Source/Drain-Element verbunden ist und durch das dielektrische Element von dem ersten Source/Drain-Element getrennt ist.
  • In einigen Ausführungsformen umfasst das selektive Ausbilden das Ausbilden einer Fotolackschicht über dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element, das Strukturieren der Fotolackschicht zum Ausbilden einer strukturierten Fotolackschicht, die eine Öffnung zum Freilegen des ersten Source/Drain-Elementes aufweist, das Abscheiden eines dielektrischen Materials in der Öffnung und das Rückätzen des dielektrischen Materials zum Ausbilden des dielektrischen Elementes. In einigen Fällen entfernt das Rückätzen die strukturierte Fotolackschicht. In einigen Implementierungen kann das Verfahren ferner, vor dem Ausbilden der Kontaktstruktur, das Ausbilden einer Auskleidung entlang Seitenwänden des dielektrischen Elementes umfassen.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann auf dem Gebiet sollte verstehen, dass die vorliegende Offenbarung leicht als eine Grundlage für die Entwicklung oder Modifikation anderer Prozesse und Strukturen zum Ausführen der gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile der hierin vorgestellten Ausführungsformen verwendet werden kann. Der Fachmann auf dem Gebiet sollte auch erkennen, dass sich derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung entfernen, und dass verschiedene Veränderungen, Substitutionen und Modifikationen hierin vorgenommen werden können, ohne sich vom Geist und Umfang der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/137023 [0001]

Claims (20)

  1. Halbleiterstruktur, welche Folgendes aufweist: eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat; ein erstes Source/Drain-Element angeordnet über der ersten Finnenstruktur und ein zweites Source/Drain-Element angeordnet über der zweiten Finnenstruktur; ein dielektrisches Element angeordnet über dem ersten Source/Drain-Element; und eine Kontaktstruktur ausgebildet über dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element, wobei die Kontaktstruktur elektrisch an das zweite Source/Drain-Element gekoppelt ist und durch das dielektrische Element von dem ersten Source/Drain-Element getrennt ist.
  2. Halbleiterstruktur nach Anspruch 1, welche ferner Folgendes aufweist: eine dielektrische Finne angeordnet zwischen dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element über dem Substrat, wobei sich das dielektrische Element entlang der dielektrischen Finne erstreckt.
  3. Halbleiterstruktur nach Anspruch 2, wobei eine obere Oberfläche des dielektrischen Elementes höher als eine obere Oberfläche der dielektrischen Finne ist.
  4. Halbleiterstruktur nach Anspruch 2 oder 3, welche ferner einen Abstandshalter angeordnet zwischen einer Seitenwand der dielektrischen Finne und der Kontaktstruktur aufweist.
  5. Halbleiterstruktur nach Anspruch 4, wobei der Abstandshalter Siliziumnitrid oder Siliziumoxinitrid enthält.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, welche ferner eine Silizidschicht angeordnet zwischen dem zweiten Source/Drain-Element und der Kontaktstruktur aufweist.
  7. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei sich die Kontaktstruktur der Länge nach entlang einer Richtung von über dem ersten Source/Drain-Element zu über dem zweiten Source/Drain-Element erstreckt, wobei die Kontaktstruktur entlang der Richtung zwischen zwei dielektrischen Schnittelementen angeordnet ist.
  8. Halbleiterstruktur nach Anspruch 7, wobei jedes der beiden dielektrischen Schnittelemente eine Fuge aufweist.
  9. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, welche ferner Folgendes aufweist: eine Gate-Struktur, welche die erste Finnenstruktur und die zweite Finnenstruktur überhüllt, wobei eine obere Oberfläche des dielektrischen Elementes höher als eine obere Oberfläche der Gate-Struktur ist.
  10. Halbleiterstruktur nach Anspruch 9, wobei die Gate-Struktur durch einen Gate-Abstandshalter von dem dielektrischen Element beabstandet ist.
  11. Kontaktstruktur, welche Folgendes aufweist: ein erstes Source/Drain-Element und ein zweites Source/Drain-Element; eine dielektrische Finne angeordnet zwischen dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element; ein dielektrisches Element angeordnet über dem ersten Source/Drain-Element und sich entlang einer Seitenwand der dielektrischen Finne erstreckend; und ein Kontaktelement, das einen ersten Abschnitt, der über dem dielektrischen Element und der dielektrischen Finne angeordnet ist, und einen zweiten Abschnitt, der elektrisch an das zweite Source/Drain-Element gekoppelt ist, aufweist, wobei der erste Abschnitt über das erste Source/Drain-Element ragt.
  12. Kontaktstruktur nach Anspruch 11, welche ferner eine Kontaktdurchkontaktierung angeordnet auf dem ersten Abschnitt aufweist.
  13. Kontaktstruktur nach Anspruch 11 oder 12, wobei die dielektrische Finne eine erste Schicht und eine zweite Schicht angeordnet über der ersten Schicht aufweist, wobei die erste Schicht Siliziumoxid enthält, wobei die zweite Schicht Silizium und Stickstoff enthält.
  14. Kontaktstruktur nach einem der Ansprüche 11 bis 13, wobei das dielektrische Element Siliziumoxid enthält.
  15. Kontaktstruktur nach einem der Ansprüche 11 bis 14, welche ferner Folgendes aufweist: eine Gate-Struktur angrenzend an das erste Source/Drain-Element und das zweite Source/Drain-Element, wobei eine untere Oberfläche des ersten Abschnittes höher als eine obere Oberfläche der Gate-Struktur ist.
  16. Kontaktstruktur nach einem der Ansprüche 11 bis 15, wobei der zweite Abschnitt durch eine Auskleidung von der dielektrischen Finne beabstandet ist.
  17. Verfahren, welches Folgendes umfasst: Empfangen eines Werkstücks, das Folgendes aufweist: eine erste Finnenstruktur und eine zweite Finnenstruktur über einem Substrat, eine Gate-Struktur, welche die erste Finnenstruktur und die zweite Finnenstruktur überhüllt, ein erstes Source/Drain-Element über der ersten Finnenstruktur, und ein zweites Source/Drain-Element über der zweiten Finnenstruktur; selektives Ausbilden eines dielektrischen Elementes über dem ersten Source/Drain-Element; und nach dem selektiven Ausbilden, Ausbilden einer Kontaktstruktur über dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element, derart, dass die Kontaktstruktur elektrisch mit dem zweiten Source/Drain-Element verbunden ist und durch das dielektrische Element von dem ersten Source/Drain-Element getrennt ist.
  18. Verfahren nach Anspruch 17, wobei das selektive Ausbilden Folgendes umfasst: Ausbilden einer Fotolackschicht über dem ersten Source/Drain-Element und dem zweiten Source/Drain-Element; Strukturieren der Fotolackschicht zum Ausbilden einer strukturierten Fotolackschicht, die eine Öffnung zum Freilegen des ersten Source/Drain-Elementes aufweist; Abscheiden eines dielektrischen Materials in der Öffnung; und Rückätzen des dielektrischen Materials zum Ausbilden des dielektrischen Elementes.
  19. Verfahren nach Anspruch 18, wobei das Rückätzen die strukturierte Fotolackschicht entfernt.
  20. Verfahren nach einem der Ansprüche 17 bis 19, welches ferner Folgendes umfasst: vor dem Ausbilden der Kontaktstruktur, Ausbilden einer Auskleidung entlang Seitenwänden des dielektrischen Elementes.
DE102022100012.5A 2021-01-13 2022-01-03 Überhängender source/drain-kontakt Pending DE102022100012A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163137023P 2021-01-13 2021-01-13
US63/137,023 2021-01-13
US17/502,804 US20220223743A1 (en) 2021-01-13 2021-10-15 Overhanging source/drain contact
US17/502,804 2021-10-15

Publications (1)

Publication Number Publication Date
DE102022100012A1 true DE102022100012A1 (de) 2022-07-14

Family

ID=81596751

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022100012.5A Pending DE102022100012A1 (de) 2021-01-13 2022-01-03 Überhängender source/drain-kontakt

Country Status (5)

Country Link
US (1) US20220223743A1 (de)
KR (1) KR20220102575A (de)
CN (1) CN114520191A (de)
DE (1) DE102022100012A1 (de)
TW (1) TWI824371B (de)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190486B2 (en) * 2012-11-20 2015-11-17 Globalfoundries Inc. Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
US10461082B2 (en) * 2015-06-26 2019-10-29 Intel Corporation Well-based integration of heteroepitaxial N-type transistors with P-type transistors
US10096604B2 (en) * 2016-09-08 2018-10-09 Globalfoundries Inc. Selective SAC capping on fin field effect transistor structures and related methods
US10008603B2 (en) * 2016-11-18 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and method of fabrication thereof
US10236215B1 (en) * 2017-10-24 2019-03-19 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10608096B2 (en) * 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10879128B2 (en) * 2018-08-31 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
US11282751B2 (en) * 2018-10-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device
DE102019111297B4 (de) * 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren

Also Published As

Publication number Publication date
CN114520191A (zh) 2022-05-20
TW202234582A (zh) 2022-09-01
TWI824371B (zh) 2023-12-01
US20220223743A1 (en) 2022-07-14
KR20220102575A (ko) 2022-07-20

Similar Documents

Publication Publication Date Title
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102019126237A1 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE102017114427A1 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE102017123047B4 (de) Herstellungsverfahren für FINFETs mit unterschiedlichen Finnenkanalhöhen
DE102018124749A1 (de) Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen
DE102018124814A1 (de) Metall-Gate-Struktur und Verfahren zu ihrer Herstellung
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102019206553A1 (de) Halbleitervorrichtung mit verbesserter Gate-Source/Drain-Metallisierungsisolation
DE102018102685A1 (de) Kontaktbildungsverfahren und zugehörige Struktur
DE102021117896A1 (de) Halbleitungsvorrichtung mit gateisolationsstruktur und ausbildungsverfahren
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102020134644A1 (de) Rückseitenkontakt
DE102020131140A1 (de) Gateisolierungsstruktur
DE102021115968A1 (de) Halbleitervorrichtung mit rückseitenstromschiene und deren herstellungsverfahren
DE102022106781B4 (de) Schutzringstruktur
DE102022129051A1 (de) Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung
DE102020119940A1 (de) Mehrfachgatetransistorstruktur
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102020127426B4 (de) Halbleitervorrichtung, insbesondere mit Ein-/Ausgabe-FinFET und Kern-FinFET, und Verfahren zu deren Herstellung
DE102021110539A1 (de) Selfausrichtendes metall-gate für eine multi-gate-vorrichtung und verfahren zu dessen herstellung
DE102020131432A1 (de) Source/drain-kontaktstruktur
DE102021109932A1 (de) Halbleiterstrukturen und verfahren dafür

Legal Events

Date Code Title Description
R012 Request for examination validly filed