TW202316583A - 靜態隨機存取記憶體單元結構 - Google Patents

靜態隨機存取記憶體單元結構 Download PDF

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Abstract

一種靜態隨機存取記憶體單元結構，包括:複數個電晶體、一組接觸結構、字元線、位元線、高電位VDD接觸線和低電壓VSS接觸線。複數個電晶體包括n個電晶體，n是小於6的正整數。接觸結構連接到複數個電晶體。字元線電性連接到複數個電晶體。位元線和反位元線電性連接到多個電晶體。高電位VDD接觸線電性連接到複數個電晶體。低電壓VSS接觸線電性連接到複數個電晶體。其中，隨著該靜態隨機存取記憶體單元結構的最小特徵尺寸(λ)從28奈米(nm)逐漸微縮，由最小特徵尺寸的平方表示之該靜態隨機存取記憶體單元結構的面積尺寸仍維持相同或基本相同。

Description

靜態隨機存取記憶體單元結構
本發明是有關於一種記憶體結構，特別是有關於一種具有可精確控制尺寸的靜態隨機存取記憶體(Static Random Access Memory，SRAM)單元結構，藉以有效地微縮靜態隨機存取記憶體單元結構的尺寸。
積體電路的性能和成本的改進，主要是藉由根據摩爾定律的製程微縮技術來實現的，但是隨著電晶體的特徵尺寸微縮到28奈米(或更小)，其製程變異就變成一種挑戰。特別是，藉由微縮靜態隨機存取記憶體元件尺寸來提高儲存密度、藉由降低操作電壓 (VDD)來降低待機功耗以及藉由提高良率來得到更大容量的靜態隨機存取記憶體，都變得越來越難以實現。
靜態隨機存取記憶體是常用的記憶體之一。靜態隨機存取記憶體通常包括靜態隨機存取記憶陣列和周邊電路(peripheral circuits)。周邊電路包括行位址解碼器(row address decoder)、列位址解碼器(column address decoder)和輸入/輸出(I/O)電路等。靜態隨機存取記憶體陣列包括多個靜態隨機存取記憶體單元(SRAM cell)，每個靜態隨機存取記憶體單元包含一個靜態栓鎖器(static latch)和兩個交叉耦合的反相器(cross-coupled inverters)。因此，只要給予靜態隨機存取記憶體單元足夠的電源電壓(即高電壓VDD和低電壓VSS)，它不需要像動態隨機存取記憶體(DRAM)一樣，得定期更新(periodic refreshing)以保留所儲存的資料。相同的高電壓VDD和低電壓VSS也連接到靜態隨機存取記憶體的周邊電路(例如，解碼器、輸入/輸出電路)。此外，高電壓VDD通常對應於靜態隨機存取記憶體中所儲存的邏輯「1」，而低電位電壓 VSS對應於靜態隨機存取記憶體中所儲存的邏輯 「0」。
第1A圖係繪示一種靜態隨機存取記憶體單元，即六電晶體靜態隨機存取記憶體(6T SRAM)單元，的電路架構。此種靜態隨機存取記憶體單元是由兩個交叉耦合的反相器(兩個P型金屬-氧化物半導體(PMOS)上拉電晶體(pull-up transistor)PU-1和PU-2以及兩個N型金屬-氧化物半導體(NMOS)下拉電晶體(pull-down transistor)PD-1和 PD-2)和兩個存取電晶體(兩個NMOS導通-閘電晶體(pass-gate transistors)PG-1和PG-2)所組成。高電壓VDD 連接至PMOS上拉電晶體PU-1和PU-2，低電壓VSS連接至NMOS下拉電晶體PD-1和PD-2。當字元線WL致能(enabled)時(例如，在陣列中選擇一行)，開啟存取電晶體，並將儲存節點(Node-1/Node-2)連接到垂直運行的位元線(vertically-running bit-lines)BL和反位元線BL Bar。
然而，即使將製程的技術節點微縮到 (所謂的「最小特徵尺寸」、「Lambda (λ)」或「F」) 28奈米或更小，由於接觸結構的尺寸以及字元線WL、位元線BL和反位元線BL Bar、高電位 VDD和低電位 VSS等之間的金屬線佈局干的擾，當最小特徵尺寸微縮時，如第1B圖所繪示，靜態隨機存取記憶體單元的總面積(以λ 2或F 2表示)會顯著地增加(引述自 J. Chang et al., "15.1 A 5nm 135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with Metal Coupling and Charge-Sharing Write-Assist Circuitry Schemes for High-Density and Low-VMIN Applications," 2020 IEEE International Solid- State Circuits Conference - (ISSCC), 2020, pp. 238-240)。
當最小特徵尺寸微縮時，以λ 2或F 2所表示的靜態隨機存取記憶體單元的總面積會顯著增加的原因可以描述如下:傳統六電晶體靜態隨機存取記憶體(6T SRAM)單元具有6個通過多層內連線連接的電晶體。其中，第一內連線金屬層 M1連接至電晶體的閘極層(閘極(Gate))、源極區和汲極區的擴散層(通常稱為擴散「擴散區(Diffusion)」)。有需要增加第二內連線金屬層M2和/或第三內連線金屬層M3以促進信號傳輸(例如，字元線WL和/或位元線BL和反位元線BL Bar)。在不擴大晶粒尺寸的前提下，可以只使用第一內連線金屬層M1，之後形成由某些類型的導電材料所組成的插塞結構Via-1，來連接第二內連線金屬層M2和第一內連線金屬層M1。因此，就產生了由擴散區Diffusion 通過接觸結構(Con) 連接到第一內連線金屬層 M1 形成的垂直連接結構，即「Diffusion-Con-M1」結構。類似地，也形成另一種，藉由接觸結構(Con)將閘極(Gate)連接到第一內連線金屬層 M1 的連接結構，即「Gate-Con-M1」結構。 另外，如果需要，亦可形成連接結構「M1-Via1-M2」，藉由插塞結構Via1從第一內連線金屬層 M1連接到第二內連線金屬層 M2。從閘極層Gate-level到第二內連線金屬層M2之間更複雜的內連線結構可以描述為「Gate-Con-M1-Via1-M2」。此外，堆疊的內連線系統還可以具有「M1-Via1-M2-Via2-M3」或「M1-Via1-M2-Via2-M3-Via3-M4」”等結構。由於兩個存取電晶體(如第1A圖所繪示的兩個NMOS導通-閘電晶體PG-1 和 PG -2)中的閘極(Gate)和擴散區(Diffusion)必須連接到設置在第二內連線金屬層M2或第三內連線金屬層M3中字元線WL和/或位元線BL和反位元線BL Bar。而在傳統靜態隨機存取記憶體中這種金屬內連線結構必須先穿過第一內連線金屬層M1。也就是說，靜態隨機存取記憶體中現有的內連線系統，可能不允許閘極(Gate)或擴散區(Diffusion)在不經過第一內連線金屬層M1的情況下，直接連接到第二內連線金屬層 M2。 結果，一個與第一內連線金屬層 M1連接的內連線結構和另一個與第一內連線金屬層 M1連接的內連線結構之間必須保留空間，而這將會增加晶粒的尺寸。而且在某些情況下，這種內連線結構的佈線方式，可能會阻礙直接形成有效通道，穿過第一內連線金屬層 M1連接至第二內連線金屬層 M2的意圖。此外，也難以在彼此分別連接到各自的內連線系統的插塞Via1和接觸結構Contact之間形成自對準結構。
此外，在傳統六電晶體靜態隨機存取記憶體單元10中，至少會有一個NMOS電晶體11和一個PMOS電晶體12，分別位於一些相鄰的p型基材P-substrate和n型井區N-well之中，這些區域已經形成在一個彼此相鄰的緊密鄰接區域內，進而形成n+/p/n/p+ 寄生雙極元件的寄生接面結構(parasitic junction structure)。其輪廓從 NMOS電晶體11的 n+ 摻雜區開始到p型井區 P-well，再到相鄰的n型井區N-well，再到PMOS電晶體12的 p+摻雜區P+，如第1C圖1所繪示。由於n+/p接面或p+/n接面都會產生現明顯的噪聲，當異常大的電流異常地流過此n+/p/n/p+接面時，可能會關閉互補式金屬-氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)電路的某些操作，並導致整個晶片(chip)故障。這種被稱為閂鎖(Latch-up)的異常現像，對互補式金屬-氧化物半導體電路的操作是有害的，必須避免。增進元件對於閂鎖現像的抵抗力的其中一種方法，是增加從 n+摻雜區到 p+摻雜區之間的距離。但這對於互補式金屬-氧化物半導體電路來說，無疑是一個弱點。因為，為避免閂鎖問題而增加從n+摻雜區N+到 p+摻雜區P+的之間距離，會實質上擴大靜態隨機存取記憶體單元的尺寸。
為了避免閂鎖問題，現有技術已經提出了四電晶體靜態隨機存取記憶體(4T SRAM)單元，原來六電晶體靜態隨機存取記憶體中的兩個 PMOS上拉電晶體 PU-1和PU-2，被兩個一般由多晶矽所製成的負載電阻(load resistors) 所取代(如第1D圖所繪示)。如此，可免除增加n型井區距離的要求，同時避免閂鎖問題。然而，多晶矽的電阻是與溫度相關的，這種與溫度相關的特性會極大地影響靜態隨機存取記憶體的信噪比(signal to noise margin，SNM)。
因此，如何重新設計靜態隨機存取記憶體單元，以便在最小特徵尺寸微縮時，使靜態隨機存取記憶體單元(以 λ 2表示)的總面積能夠保持在可接受的範圍內，是該技術領域所面臨的一個挑戰。
本說明書的一實施例是提供一種靜態隨機存取記憶體單元結構，此靜態隨機存取記憶體單元結構包括:複數個電晶體、一組接觸結構(contacts)、字元線、位元線、高電壓VDD接觸線和低電壓VSS接觸線。其中，複數個電晶體包括n個電晶體， n是小於6的正整數。此組接觸結構連接到複數個電晶體。字元線電性連接到複數個電晶體。位元線和反位元線 (bit-line bar)電性連接到複數個電晶體。高電壓VDD接觸線電性連接到複數個電晶體。低電壓VSS接觸線電性連接到此複數個電晶體。其中，隨著該靜態隨機存取記憶體單元結構的最小特徵尺寸(λ)從28奈米(nm)逐漸微縮，由最小特徵尺寸的平方表示之該靜態隨機存取記憶體單元結構的面積尺寸仍維持相同或基本相同。
在本發明的一個面向中，當λ從28奈米微縮到5奈米時，靜態隨機存取記憶體單元結構的面積實質上介於51λ 2至102λ 2之間。
在本發明的另一個面向中，複數個電晶體中的第一電晶體的長度實質上介於3λ至5λ之間。
在本發明的又一個面向中，靜態隨機存取記憶體單元結構還包括第一介電層，其係設置在高電壓VDD接觸線和一對交叉耦合電晶體(pair of cross-coupled transistors)之間。其中，第一介電層的厚度實質上介於單一層分子厚度(monolayer)至10奈米之間。
在本發明的又另一個面向中，第一介電層位於高電壓VDD接觸線與另一金屬層之間，以形成金屬-絕緣層-金屬 (metal-insulator-metal，MIM)結構。
本說明書的另一實施例是提供一種靜態隨機存取記憶體單元結構，此靜態隨機存取記憶體單元結構包括: 一對交叉耦合電晶體、高電壓VDD接觸線、低電壓VSS接觸線和第一介電層。高電壓VDD接觸線穿過第一介電層，並電性連接至此對交叉耦合電晶體。低電壓VSS接觸線電性連接至此對交叉耦合電晶體。第一介電層設置於高電壓VDD接觸線與此對交叉耦合電晶體之間。其中，第一介電層的厚度實質上介於單一層分子厚度至10奈米之間。
在本發明的一個面向中，高電壓VDD接觸線藉由穿隧效應(tunneling effect)穿過第一介電層，並電性連接至此對交叉耦合電晶體。
在本發明的另一個面向中，第一介電層係由氮化硼(boron nitride)、氟化鈣(CaF 2)、二氧化矽(SiO 2)、氧化鋡(HfO 2)或高介電常數二維材料(high-k 2D material)，例如五氧化二鉭(Ta 2O 5)、3, 4, 9, 10-苝四甲酸二酐(Perylene-3,4,9,10-tetracarboxylic dianhydride，PTCDA)等所製成。
在本發明的又一個面向中，此對交叉耦合電晶體包括第一交叉耦合電晶體和第二交叉耦合電晶體，第一介電層設置在第一交叉耦合電晶體和高電壓VDD接觸線之間。
在本發明的再一個面向中，高電壓VDD接觸線藉由穿隧效應穿過第一介電層，並電性連接至第一交叉耦合電晶體。
在本發明的又另一個面向中，靜態隨機存取記憶體單元結構更包括設置在第二交叉耦合電晶體和高電壓VDD接觸線之間的第二介電層，其中第二介電層的厚度實質上介於單一層分子厚度至10奈米之間。
在本發明的又再一個面向中，第二介電層係由氮化硼、氟化鈣、二氧化矽、氧化鋡、五氧化二鉭或3, 4, 9, 10-苝四甲酸二酐等所製成。
在本發明的再另一個面向中，高電壓VDD接觸線係藉由穿隧效應，穿過第二介電層，並電性連接至第二交叉耦合電晶體。
在本發明的又另一個面向中，靜態隨機存取記憶體單元結構更包括:第一導通電晶體(passing transistor)、第二導通電晶體、字元線、位元線和反位元線。字線元電性連接至第一導通電晶體和第二導通電晶體。位元線和反位元線分別電性連接至第一導通電晶體和第二導通電晶體。
本說明書的又一實施例是提供一種靜態隨機存取記憶體單元結構，此靜態隨機存取記憶體單元結構包括: 一對交叉耦合\電晶體、電性連接至此對交叉耦合電晶體的高電壓VDD接觸線、電性連接至此對交叉耦合電晶體的低壓VSS接觸線以及設置在高電壓VDD接觸線和此對交叉耦合電晶體之間的穿隧結構。其中，穿隧結構為具有雙向電流方向(bilateral current directions)的二端元件(two-terminals device)。
在本發明的一個面向中，高電壓VDD接觸線基於穿隧效應，藉由穿隧結構與此對交叉耦合電晶體電性連接。
在本發明的另一個面向中，穿隧結構包括第一介電層。其中，第一介電層係由氮化硼、氟化鈣、二氧化矽、氧化鋡、五氧化二鉭或3, 4, 9, 10-苝四甲酸二酐等所製成；第一介電層的厚度介於單一層分子厚度至10奈米之間。
在本發明的又一個面向中，穿隧結構包括超晶格結構(superlattice structure)，其具有夾在阻障層(barrier layers)之間的井層(well layers)。
在本發明的再一個面向中，井層或阻障層的厚度，從穿隧結構的一側到穿隧結構的另一側，是可以被調整或逐漸改變的。
在本發明的又另一個面向中，超晶格結構的厚度小於20奈米，例如介於10奈米至15奈米之間。
在本發明的再另一個面向中，井層的材料成分，從穿隧結構的一側到穿隧結構的另一側，是可以被調整或逐漸改變的。
在本發明的再另一個面向中，井層的摻雜濃度，從穿隧結構的一側到穿隧結構的另一側，是可以被調整或逐漸改變的。
本說明書的再一實施例是提供一種靜態隨機存取記憶體單元結構，此靜態隨機存取記憶體單元結構包括: 複數個電晶體、複數個接觸結構、一組第一金屬層和一組第二金屬層。其中複數個電晶體包括n個電晶體， n是小於6的正整數。複數個接觸結構電性連接至複數個電晶體。此組第一金屬層設置在複數個電晶體的上方，並且電性連接至複數個電晶體。此組第二金屬層設置在此組第一金屬層上方，並且電性連接至複數個電晶體。其中，複數個接觸結構包括一組第一接觸結構和一組第二接觸結構，此組第一接觸結構連接至此組第一金屬層，此組第二接觸結構連接至此組第二金屬層，但不與此組第一金屬層連接。
在本發明的一個面向中，複數個電晶體中的第一電晶體的n+摻雜區的底面，被第一絕緣體完全隔離。
在本發明的另一個面向中，靜態隨機存取記憶體單元結構更包括設置在此組第二金屬層和複數個電晶體之間的第一介電層；其中，第一介電層的厚度實質上介於單一層分子厚度至10奈米之間。
本說明書的又另一實施例是提供一種靜態隨機存取記憶體單元結構，此靜態隨機存取記憶體單元結構包括複數個電晶體: 其中複數個電晶體包括n個電晶體，n是小於6的正整數。複數個電晶體中的第一電晶體包括閘極結構、通道區、第一導電區和第一接觸孔。第一導電區電性連接至通道區。第一接觸孔位於第一導電區上方。其中，第一接觸孔的周邊(periphery)獨立於用來形成靜態隨機存取記憶體單元結構的微影製程(photolithography process)。
在本發明的一個面向中，第一接觸孔的周邊被第一導電區所包圍。
在本發明的另一個面向中，靜態隨機存取記憶體單元結構還包括高電壓VDD接觸線和第一介電層。高電壓VDD接觸線電性連接至一對交叉耦合電晶體。第一介電層設置在高電壓VDD接觸線與複數個電晶體之間。其中，第一介電層的厚度實質上介於單一層分子厚度至10奈米之間。
本說明書的再另一實施例是提供一種靜態隨機存取記憶體單元結構，此靜態隨機存取記憶體單元結構包括一組靜態隨機存取記憶體單元，包括具有第一介電層的第一靜態隨機存取記憶體單元、具有第二介電層的第二靜態隨機存取記憶體單元。第一靜態隨機存取記憶體單元包括第一對交叉耦合電晶體、第一高電壓VDD接觸線和第一低電壓VSS接觸線。第一高電壓VDD接觸線電性連接至第一對交叉耦合電晶體。第一低電壓VSS接觸線電性連接至第一對交叉耦合電晶體。第一介電層設置於第一高電壓VDD接觸線與第一對交叉耦合電晶體之間。其中，第一介電層的厚度實質上介於單一層分子厚度至10奈米之間。第二靜態隨機存取記憶體單元包括第二對交叉耦合的二個電晶體、第二高電壓VDD接觸線和第二低電壓VSS接觸線。第二高電壓VDD接觸線電性連接至第二對交叉耦合電晶體。第二低電壓VSS接觸線電性連接至第二對交叉耦合電晶體。第二介電層設置於第二高電壓VDD接觸線與第二對交叉耦合電晶體之間。其中，第二介電層的厚度實質上介於單一層分子厚度至10奈米之間。第一介電層的厚度與第二介電層的厚度相同或不同。
本說明書的又再一實施例是提供一種靜態隨機存取記憶體單元結構，此靜態隨機存取記憶體單元結構包括一組靜態隨機存取記憶體單元，此組靜態隨機存取記憶體單元包括具有第一穿隧結構的第一靜態隨機存取記憶體單元、具有第二穿隧結構的第二靜態隨機存取記憶體單元。第一靜態隨機存取記憶體單元包括第一對交叉耦合電晶體、第一高電壓VDD接觸線和第一低電壓VSS接觸線。第一高電壓VDD接觸線電性連接至第一對交叉耦合電晶體。第一低電壓VSS接觸線電性連接至第一對交叉耦合電晶體。 第一穿隧結構設置在第一高電壓VDD接觸線和第一對交叉耦合電晶體之間。第二靜態隨機存取記憶體單元包括第二對交叉耦合電晶體、第二高電壓VDD接觸線和第二低電壓VSS接觸線。第二高電壓VDD接觸線電性連接至第二對交叉耦合電晶體。第二低電壓VSS接觸線電性連接至第二對交叉耦合電晶體。第二穿隧結構設置在第二高電壓VDD接觸線與第二對交叉耦合電晶體之間。
在本發明的一個面向中，第一穿隧結構包括第一介電層，第二穿隧結構包括第二介電層，第一介電層和第二介電層係由氮化硼、氟化鈣、二氧化矽、氧化鋡、五氧化二鉭或3, 4, 9, 10-苝四甲酸二酐等所製成，且第一介電層的厚度與第二介電層的厚度不同。
在本發明的另一個面向中，第一穿隧結構包括第一超晶格結構，其具有夾在阻障層之間的井層；第二穿隧結構包括第二超晶格結構，其具有夾在阻障層之間的井層。
在本發明的又一個面向中，第一超晶格結構的厚度不同於第二超晶格結構的厚度。
在本發明的再一個面向中，第一超晶格結構中井層或阻障層的厚度變化，不同於第二超晶格結構中井層或阻障層的厚度變化。
在本發明的又另一個面向中，第一超晶格結構中井層的材料成分變化，不同於第二超晶格結構中井層的材料成分變化。
在本發明的再另一個面向中，第一超晶格結構中井層的摻雜濃度變化，不同於第二超晶格結構中井層的摻雜濃度變化。
在傳統的六電晶體靜態隨機存取記憶體單元中，即使製程的技術節點(所謂的「最小特徵尺寸」、「λ」或「F」)微縮至28奈米或更小，電晶體的尺寸也不能按比例縮小。本發明公開了一種新型的四電晶體靜態隨機存取記憶體單元結構，其係將傳統六電晶體靜態隨機存取記憶體單元(如第1A圖所繪示的六電晶體靜態隨機存取記憶體單元)中原有的兩個PMOS上拉電晶體PU-1和PU-2替換成兩個負載電阻金屬-絕緣體-金屬(MIM)結構(如第1E圖中所繪示的M AIM B結構)。用負載電阻MIM結構(也稱為可變MIM)或M AIM B來替換 2 個 PMOS電晶體，可以減少傳統六電晶體靜態隨機存取記憶體單元在X軸和 Y軸二個維度方向的佈局面積。負載電阻MIM或M AIM B分別插入於高電壓VDD接觸線與多個電晶體Q3和Q4之間(或插入於高電壓VDD接觸線與多個電晶體Q1和Q2之間，如第1E圖所繪示)。
第2圖是根據本發明一實施例所繪示，具有特定尺寸的新型四電晶體靜態隨機存取記憶體(4T SRAM)單元的佈局棒狀圖。本文所述四電晶體靜態隨機存取記憶體單元結構的設計示佈局樣式，可以實現使靜態隨機存取記憶體結構的位元單元面積實質上為51λ 2的緊湊設計。(其中λ(Lambda)是技術節點尺寸的最小特徵尺寸；WL：為字元線；BL：為位元線；BL_bar：為反位元線；VDD：為高電壓；VSS：為低電壓或接地；M2：為第二內連線金屬層；M：為第三內連線金屬層)。
在第2圖中，縮寫符號的含義如下：
Bit cell boundary位元單元的邊界 單一個靜態隨機存取記憶體單元面積的邊界。
M3 第三內連線金屬層
VIA2 用於連接第二內連線金屬層和第三內連線金屬層之插塞罩幕層(VIA Mask layer)。
M2 第二內連線金屬層。
VIA1 用於連接第一內連線金屬層和第二內連線金屬層之插塞罩幕層。
M1 第一內連線金屬層。
CT_A 形成在插塞罩幕層開口中的接觸結構，用於將主動區(或Poly)連接至第一內連線金屬層，其中「AA」表示主動區(源極區或汲極區)，「Poly」表示閘極區。
CT_B 形成在插塞罩幕層形成開口中的接觸結構，將主動區(或Poly)連接至第二內連線金屬層。
Poly 多晶矽閘極或金屬閘極的罩幕層。
AA 主動區(例如，源極或汲極)的罩幕層 。
WL 字元線
BL/BLB 位元線/反位元線。
Vdd 高電位電壓源。
Vss 低電位電壓源。
特別的是，形成多個接觸結構CT_A(一種形成在插塞罩幕層VIA Mask的開口之中，用於將主動區AA(或Poly)連接到第一內連線金屬層M1的接觸結構)和CT_B(一種形成在插塞罩幕層VIA Mask的開口之中，用於將主動區AA(或Poly)連接到第二內連線金屬層Metal-2的接觸結構)。其中，形成第一內連線金屬層 M1，使其連接至多個接觸結構CT_A，但多個接觸結構CT_B不與第一內連線金屬層M1連接。形成第二內連線金屬層M2，使其至少連接至多個接觸結構CT_B。其中一部分的第二內連線金屬層M2用來作為連接高電位電壓源Vdd的金屬線(高電壓VDD接觸線)，另外二部分的第二內連線金屬層M2層用來作為位元線BL和反位元線BLB。其中一部分的第三內連線金屬層M3層用來作為作字元線WL，另外兩部分的第三內連線金屬層M3用來作為連接低電位電壓源Vss的金屬線(低電壓VSS接觸線)。
在本實施例中，負載電阻M AIM B設置在電晶體Q3和Q4之間的第一內連線金屬層M1和和用來連接高電位電壓源Vdd之金屬線(高電壓VDD接觸線)的第二內連線金屬層M2之間。詳言之，每個負載電阻M AIM B包含設置在第一內連線金屬層 M1和第二內連線金屬層M2之間的介電層。且在一個實施例中，第一內連線金屬層 M1或第二內連線金屬層M2可以有一部分與介電層接觸。在另一實施例中，介電層與插塞(罩幕層)VIA1重疊，用於在z方向上連接第一內連線金屬層 M1或第二內連線金屬層M2(如第2圖橢圓形虛線所標記的部分)。
由負載電阻MIM製成的介電層，可以由能隙材料(band gap material)所形成，介電層會基於穿隧效應，藉由此能隙材料來傳導電流。在本說明書的一些實施例中，構成負載電阻MIM的介電層可以包括選自於由六方氮化硼(hBN)、氟化鈣、二氧化矽、氧化鋡、五氧化二鉭、氧化鋁(Al 2O 3)、3, 4, 9, 10-苝四甲酸二酐及其任意組合所組成的一族群。在本實施例中，用於形成負載電阻MIM的介電層，係由六方氮化硼所製成。其中六方氮化硼、氟化鈣、二氧化矽、氧化鋡、氧化鋁SiO2、五氧化二鉭和3, 4, 9, 10-苝四甲酸二酐的等效氧化物厚度分別為1.28、2.15、1、6.41、2.31、15.5和6-15。
第3(a)圖係繪示與其他半導體材料相比，不同層數的六方氮化硼的能帶(Ev)階層。第3(b)圖係繪示使用不同層數的六方氮化硼的石墨/六方氮化硼/石墨元件的對數尺度的特性I-V曲線圖。可以藉由改變MIM結構中的六方氮化硼堆疊層數，來實現調變電阻範圍的目的，以滿足形成如第3(b)圖所繪示之高性能或低漏電的靜態隨機存取記憶體單元的要求。可以使用傳統的半導體製程技術來沉積六方氮化硼。這種寬能隙材料的電學行為是利用電子穿隧機制來傳導電流。六方氮化硼材料的穿隧機制使其自身對溫度變化的敏感性遠低於多晶矽材質的負載電阻。六方氮化硼是一種雙向導電絕緣體(bi-directional conductive insulator)。
此外，在本發明中使用的介電材料的厚度，可以介於一層(「單一個分子層」)到多層之間，例如可以介於單一分子層到10奈米之間。當然，在一組靜態隨機存取記憶體單元之中，不同的靜態隨機存取記憶體單元可以具有使不同厚度介電材料的負載電阻MIM。因此，不同的靜態隨機存取記憶體單元可能具有不同的性能。
第4(a)圖係根據本說明書的一實施例，繪示第2圖中所示之負載電阻MIM或M AIM B的結構透視圖。第4(b)圖係繪示第4(a)圖中所示之負載電阻MIM或M AIM B的結構剖面圖。負載電阻MIM的形成包括以下步驟：
在本實施例中，在形成第二內連線金屬層M2之前，可以先在第一內連線金屬層M1上形成介電層401。然後，形成穿過介電層401的通孔401a以暴露一部分的第一內連線金屬層M1。接下來，可以形成至少一層六方氮化硼材料402以覆蓋通孔401a的側壁和第一內連線金屬層M1暴露於外的表面。
隨後，藉由在通孔401中填充諸如鎢(W)的導電材料，並使其與六方氮化硼材料402接觸，在通孔401中形成導電插塞403。在對介電層401和導電插塞403執行平坦化製程之後，在其上形成第二內連線金屬層M2，並使其與導電插塞403電接觸。在本說明書的一些實施例中，導電插塞403的形成，還包括在填充導電材料之前，在六方氮化硼材料402上塗覆一層氮化鈦(TiN)層404。
第5(a)圖係根據本說明書的另一實施例，繪示第2圖中所示之負載電阻MIM或M AIM B的結構透視圖。第5(b)圖係繪示第5(a)圖中所示之負載電阻MIM或M AIM B的結構剖面圖。負載電阻MIM的形成包括以下步驟：
在本實施例中，在形成第二內連線金屬層M2之前，可以先在第一內連線金屬層M1上形成介電層501。並在介電層501中形成導電插塞503。導電插塞503包括氮化鈦層504、鎢質插塞503a和銅銲墊503b。其中，氮化鈦層504覆蓋於介電層501中之通孔501a的側壁以及被通孔501a暴露於外的一部分第一內連線金屬層M1上。鎢質插塞503a由導電材料如鎢(W)形成，並且填充在通孔501a中。
在移除一部分鎢質插塞503a後；在通孔501a和鎢質插塞503a的頂部形成銅銲墊503b。在對銅銲墊503b和介電層501進行平坦化製程之後，在銅銲墊503b上形成至少一層六方氮化硼材料502並且使其與銅銲墊503b電接觸。隨後，在六方氮化硼材料502上形成第二內連線金屬層M2，並使其與六方氮化硼材料502電接觸。
研究具有兩個負載電阻MIM或M AIM B(也稱為兩個負載電阻RL1和RL2)的新型四電晶體靜態隨機存取記憶體單元的操作性能。可以發現，新型四電晶體靜態隨機存取記憶體單元在不同字元線WL電壓下，兩個負載電阻RL1和RL2的合理靜態裕度(reasonable static margin，SNM)可以保持在相當大的範圍內，例如介於20kΩ至400 kΩ之間。並且在平衡負載條件(balance load condition)下，每一個單元的反應時間(response time)是以奈秒(nano-seconds)為單位。在本說明書的一些實施例中，可以藉由調整負載電阻MIM或M AIM B中的六方氮化硼材料502的接觸面積(λ×λ)和/或厚度(或層數)，來改變其動態讀取和寫入特性。例如，在400K範圍內的電阻可以用一層580K歐姆的六方氮化硼材料502來實現。如果需要更高的電阻來降低漏電流，則可以通過堆疊4層六方氮化硼材料502來實現29G歐姆(根據第3(b)圖的電流-電壓(I-V)特性曲線來加以計算)。
基於MIM結構中的穿隧效應，MIM結構中的六方氮化硼材料402(或上述段落中的其他合適的介電材料)可以被量子井/阻障層(或超晶格結構，SPSL)所替代，形成所謂「MQM」結構。這些量子井/阻障層或超晶格結構包括多個井層，這些井層係由夾在高能隙阻障層中的低能隙半導體材料薄層所構成。特別的是，由於量子井層非常薄，以至於使量子井中的能階(energy levels)呈現離散現象。因此，與塊體材料相比，量子井在最低允許(離散)能階處，表現出相當大的能態密度(density of states)。當電壓施加在超晶格結構的兩側，電流將根據穿隧效應從一側流向另一側。 因此，這種量子井/阻障層或超晶格結構可以替代MIM結構中的六方氮化硼材料502。
如第5(c)圖所示，量子井/阻障層或超晶格結構53可以包括多層的週期性重複結構(periodically repeating structure)530，其包括井層531和位於井層531上方的阻障層532。週期性重複結構530可以有3至5個。特別地，阻障層532可以位於井層531之間，並且每個井層531可以位於一對阻障層532之間。例如，井層531的材質可以是矽鍺(Si xGe 1-x) (例如，Si 0.75Ge 0.25，直接能隙~= 3.1eV；Si 0.5Ge 0.5，直接能隙~=2.5eV； Si 0.25Ge 0.75，直接能隙~=1.6eV)，阻障層532的材質可以是矽 (Si，直接能隙~= 3.4eV)。因此，改變井層中的材料成分，可以改變量子井/阻障層或超晶格結構53的能隙。例如，使矽鍺(Si xGe 1-x) 的材料成分從X軸的一側到另一側逐漸增加或減少，或調變厚度，使其厚度從X軸的一側到另一側逐漸增加或減少。這種材料成分的改變可能會影響MQM結構的電流-電壓(I-V)特性曲線。
井層的厚度可以非常小，例如實質上小於2奈米。然而，可以通過控制井層的生長時間來精確控制井層的厚度。因此，本發明的量子井/阻障層結構或超晶格結構，井層可以具有不同的厚度。例如，從一側到另一側逐漸增加或減少的厚度，或從一側到另一側以其他方式調變(例如，周期性變化)的不同厚度，如第5(d)圖至第5(f)所繪示。當然，阻障層的厚度也可以很小，例如實質上小於約3奈米至4奈米，並且根據本發明，量子井/阻障層結構或超晶格結構的阻障層，可以具有不同的厚度。例如，從一側到另一側逐漸增加或減少的厚度，或從一側到另一側以其他方式調變(例如，周期性變化)的不同厚度。這厚度的改變可能會影響MQM結構的電流-電壓(I-V)特性曲線。
此外，可以改變井層或阻障層中的摻雜濃度，使得井層(或阻障層)中的摻雜濃度從一側到另一側逐漸增加或減少，或從一側到另一側以其他方式調變(例如，周期性變化)的不同摻雜濃度。 這種摻雜濃度的改變可能會影響MQM結構的電流-電壓(I-V)特性曲線。
無論是MIM結構還是MQM結構，都是本發明所述的穿隧結構。這裡的穿隧結構具有兩個端子，可以在其上施加電壓，然後藉由穿隧效應，使電流從一側流向另一側，反之亦然。 因此，穿隧結構具有雙向電流方向(bilateral current directions)。
第5(g)圖和第5(h)圖係繪示適用於本發明的靜態隨機存取記憶體單元結構中的兩種不同MQM結構，其中每一個MQM結構包括一個超晶格結構53，此超晶格結構53具有兩個阻障層532和位於兩個阻障層532之間的井層531。
此外，本發明公開了一種新的四電晶體靜態隨機存取記憶體單元結構，其中靜態隨機存取記憶體單元中電晶體的源極、汲極和閘極的線性尺寸可以被精確控制，線性尺寸可以微縮到最小特徵尺寸為Lambda(λ)。在傳統的六電晶體靜態隨機存取記憶體單元中，即使製程節點(所謂的「最小特徵尺寸」、「Lambda (λ)」或「F」)微縮到 28奈米或更小，電晶體的尺寸也無法按比例縮小。然而，在本實施例中，當兩個相鄰的電晶體藉由汲極/源極連接在一起時，兩個相鄰電晶體的閘極邊緣之間的距離可以小到2λ(如藍色橢圓形虛線所標記的部分)，如第6圖所繪示。另外，源極、汲極和閘極接觸孔的線性尺寸可以小於λ，例如介於0.6λ至0.8λ之間。這個尺寸可以在汲極區內實現(在源極區和閘極區內也是如此)。
如第6圖所繪示，可以在主動區上方形成源/汲接觸結構(用於連接到第一內連線金屬層M)。本發明是利用形成在閘極層罩幕(Gate-Level Mask)上的臨時虛擬遮蔽閘極，藉由避使用微影錯位容差(Photolithographic Misalignment Tolerances，MTP)的方式，使從閘極至源極區和隔離區之間的邊界邊緣(Gate Edge to the Boundary Edge between the Source Region and the Isolation Region，GEBESI)的距離能被更加明顯地區隔出來。
第7(a)圖係根據說明書的一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體600的結構上視圖。如第7(a)圖所繪示。微縮化-金屬-氧化物半導體場效應電晶體600包括：(1)閘極結構601，具有閘極長度G(L)和閘極寬度G(W)，(2)位於閘極結構601左側的源極603，具有從閘極結構601的邊緣到隔離區605邊緣的源極長度S(L)(其為線性尺寸)以及 源極寬度S(W)，(3) 位於閘極結構601右側的汲極607，具有從閘極結構601的邊緣到隔離區605邊緣的汲極長度D(L)(其為線性尺寸)以及汲極寬度D(W)，(4)位於源極603的中心處，藉由自對準技術所形成的接觸孔609，其具有分別被標記為C-S(L)和C-S(W)的開口長度和開口寬度，以及(5)同樣位於汲極607中心處，藉由自對準技術所形成的接觸孔611，其具有分別被標記為C-D(L)和C-D(W)的開口長度和開口寬度。其中，閘極長度G(L)、汲極長度D(L)和源極長度S(L)可以被精確控製到最小特徵尺寸λ。此外，被標記為C-S(L)和C-S(W)的開口長度和開口寬度可以小於λ，例如實質上介於0.6λ至0.8λ之間。
下面簡要描述用於製作本發明的靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體600的製造過程。微縮化-金屬-氧化物半導體場效應電晶體600的結構及其製程的詳細描述，可見於 2020 年 12 月 31 日提交的美國專利申請案，編號 17/138,918，名稱為:「MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD」。且此編號為17/138,918的美國專利申請案，其全部內容通過引用併入本說明書之中。
如第7(b)圖所繪示。形成墊氧化矽層602，並且在基材601上沉積墊氮化矽層604。微縮化-金屬-氧化物半導體場效應電晶體600的主動區，係藉由移除主動區外部的一部分矽質材料以產生溝槽結構來加以定義。第一矽氧化物層被沉積在溝槽結構中並被回蝕，藉以在矽質基材的原始水平表面(horizontal surface of the silicon substrate，HSS)下方形成第一淺溝隔離-矽氧化物層606。
移除墊氧化矽層602和墊氮化矽層604，並在矽質基材的原始水平表面HSS上方形成介電絕緣體612。然後，在矽質基材的原始水平表面HSS上方沉積閘極層610和氮化矽層614，並蝕刻閘極層610和氮化矽層614以形成微縮化-金屬-氧化物半導體場效應電晶體600的真實閘極TG和虛擬遮蔽閘極DSG，與真實閘極之間具有特定的直線距離，如第7(b)圖所繪示。如圖如第7(c)圖所繪示所示，真實閘極TG的長度為λ，虛擬遮蔽閘極DSG的長度也為λ，真實閘極TG和虛擬遮蔽閘極DSG之間的距離也是λ。
然後，沉積一層旋塗電介電材料702，再對旋塗電介電材料702進行回蝕。藉由微影罩幕技術形成設計良好的閘極罩幕層902，如第7(d)圖所繪示。之後，利用非等向性蝕刻技術移除位於虛擬遮蔽閘極DSG上方的氮化矽層614，並移除虛擬遮蔽閘極DSG、對應於虛擬遮蔽閘極DSG的一部分介電絕緣體612以及對應於虛擬遮蔽閘極DSG的一部分p型基材601，如第7(e)圖所繪示。
此外，還移除閘極罩幕層902，蝕刻旋塗電介電材料702，然後沉積並回蝕第二淺溝隔離-矽氧化物層1002，如第7(f)圖所繪示。接著，沉積並回蝕第三矽氧化物層以形成第三矽氧化物間隙壁1502；在p型基材601中形成輕摻雜汲極1504；沉積並回蝕氮化矽層以形成氮化矽間隙壁1506；並移除未被氮化矽間隙壁1506、第三矽氧化物間隙壁1502和真實閘極TG所覆蓋的一部分介電絕緣體612，如第7(g)圖所繪示。
此外，利用選擇性磊晶生長技術來生長本徵矽質電極1602，如第7(h)圖所繪示。然後沉積並回蝕第三淺溝隔離-矽氧化物層(CVD-STI-oxide3)1702，移除本徵矽質電極1602，形成微縮化-金屬-氧化物半導體場效應電晶體600的源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706，如第7(i)圖所繪示。由於源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706形成在真實閘極TG和第三淺溝隔離-矽氧化物層1702之間，其位置最初是被虛擬遮蔽閘極DSG所佔據，因此源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706的長度和寬度與λ一樣小。源極區(n+源極摻雜區)1704(或汲極區(n+汲極摻雜區)1706)的開口可以小於λ，例如0.8λ。如果進一步形成矽氧化物間隙壁1802，則開口可以再被縮小，如第7(j)圖所繪示。
此外，新型的四電晶體靜態隨機存取記憶體單元結構可以使第一內連線金屬層M1通過微縮化的自對準觸結構直接連至閘極、源極區和/或汲極區，而無需使用傳統的接觸開口罩幕和/或與第一內連線金屬層M1連接的第零金屬轉換層(Metal-0 translation layer)。在第7(k)圖的步驟之後，沉積一層旋塗電介電材料1901以填充基材上的空位，包括位於源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706中的開口1804。然後，用化學機械研磨使表面平整，如第7(k)圖所繪示。第7(l)圖係根據第7(k)圖所繪示的結構上視圖，其係繪示水平方向上的多個指狀結構。
此外，使用預先設計好的罩幕(例如，光阻層1902)進行蝕刻形成沿第7(l)圖中X軸方向延伸的一些條紋圖案，其具有長度為GROC(L)的間距，以暴露出閘極沿著Y軸延伸的延伸區。其結果繪示於第7(m)圖的頂視圖中。如第7(m)所繪示，最激進的設計規則為GROC(L)=λ。然後，使用非等向性蝕刻技術移除位於暴露於外的閘極延伸區內的氮化矽覆蓋層，從而將導電的金屬閘極層暴露出來(如第7(n)圖所繪示)。
此後，移除光阻層1902，然後移除旋塗電介電材料1901，使源極區1704和汲極區1706頂部的開口再次暴露於外。再沉積一層具有預設厚度的矽氧化物1904，並使用非等向性蝕刻技術在源極區1704和汲極區1706頂部的開口以及暴露於外的閘極延伸區的四個側壁上形成間隙壁。因此，可以分別在暴露於外的閘極延伸區、源極區1704和汲極區1706中形成自然形成的接觸開口。第7(o)圖係繪示這種電晶體的結構剖面圖。第7(p)圖係根據第7(o)圖所繪示的結構上視圖。其中，位於暴露於外之閘極延伸區中的開口，其垂直長度CRMG(L)小於長度可能為λ的GROC(L)。
最後，形成一層具有預設厚度的第一內連線金屬層(M1)1905，以填充所有接觸開口，並根據晶片表面的形貌形成光滑的平面表面。然後，使用微影罩幕蝕刻技術分別在這些接觸開口之間形成所有連接結構，以實現第一內連線金屬層M1必要的內連線網絡，如第7(q)圖所繪示。第7(r)圖係根據第7(q)圖所繪示的微縮化-金屬-氧化物半導體場效應電晶體600結構上視圖。因此，第一內連線金屬層M1可以實現接觸填充(contact-filling)和作為插塞連接(plug-connection)至閘極和源極/汲極，以及直接連接至所有電晶體的內連線的功能。無需使用昂貴且非常嚴格控制的常規接觸開口罩幕，也無需進行後續非常困難的接觸開口鑽孔製程。尤其是在進一步微縮數十億個電晶體的水平幾何尺寸時，這變成是最困難的挑戰。此外，也免除了在接觸開口中製作金屬插塞，並進行化學機械研磨製程，以形成金屬栓柱(Metal stud)所需要的復雜積體電路加工步驟(例如，為形成第零層金屬結構所需要的某些先進技術)。
因此，無論技術節點(或最小特徵尺寸) 如何，源極/汲極接觸結構(CT_A罩幕，在第6圖底部以紅色圓圈標記的部分)的尺寸可以小到λ×λ。同理，可以形成在閘極或多晶矽閘極線Poly上方的閘極接觸結構(用於直接連接第二內連線金屬層M2，後面會解釋) 上。閘極接觸結構(CT_A罩幕，在第6圖底部以紅色虛線圓圈標記的部分)的尺寸也是λ×λ。如此即可使電晶體的源極、汲極、閘極及其接觸結構的線性尺寸得到精確控制，使線性尺寸可以小到最小特徵尺寸λ(λ)。在本實施例中，兩條閘極線或多晶矽閘極線Poly之間的間隙小至2λ(在第6圖底部以藍色虛線圓圈標記的部分)。
此外，如前所述，傳統的六電晶體靜態隨機存取記憶體單元可能不允許閘極(Gate)或擴散區(Diffusion)在不繞過第一內連線金屬層M1結構的情況下，直接連接到第二內連線金屬層M2。本發明公開了一種新的四電晶體靜態隨機存取記憶體單元結構，其中閘極(Gate)或擴散區(Diffusion)(源極區/汲極區)可以通過一個由接觸結構Contact-A和插塞Via1-A組成的垂直導電插塞，以自對準方式直接連接到第二內連線金屬層M2，而沒有通過第一內連線金屬層M1進行轉接。其中，組成垂直導電插塞的接觸觸結構Contact-A 和插塞Via1-A，係分別與在同一個晶粒上的不同位置建構其他接觸結構Contact 和插塞 Via1的製程階段(construction phases)一起形成。藉此，可以縮小一部分第一內連線金屬層M1與另一部分第一內連線金屬層M1之間的必要間隔，而且也會減少內連線結構之間的佈線阻礙。
下面根據本發明另一實施例，簡要描一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體 800。其中微縮化-金屬-氧化物半導體場效應電晶體 800的閘極(Gate)或擴散區(Diffusion)(源極區/汲極區)係藉由自對準的方式，直接連接到第二內連線金屬層M2，而沒有通過第一內連線金屬層M1進行轉接。關於直接連接到第二內連線金屬層M2的閘極區/主動區的詳細描述，可見於2021 年 3 月 10 日提交，編號為63/158,896的美國臨時申請案，標題為「Self-Aligned Interconnection From Terminals of Devices to Any Level of Metal Layer Over the Devices」。此編號為63/158,896的美國臨時申請案，其全部內容通過引用併入本說明書之中。
第8(a)圖係根據說明書的另一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體800的結構上視圖。第8(b)圖和第8(c)圖係沿著第8(a)圖中的切線C8A1和C8A2所分別繪示的兩個構成電晶體的結構剖面圖。如第8(b)圖和第8(c)圖所繪示，微縮化-金屬-氧化物半導體場效應電晶體800是由淺溝隔離結構805來加以定義。微縮化-金屬-氧化物半導體場效應電晶體800具有閘極端子802、位於閘極端子802下方的電晶體通道區803和源極/汲極區804。閘極端子802包括閘極介電層802a、形成位於閘極介電層802a上方的閘極導電層802b以及形成位於閘極導電層802b上方的矽質區(或晶種區(seed region))802c。矽質區802c可以由多晶矽或非晶矽所構成。閘極端子80還包括位於矽質區802c頂部上方的覆蓋層802d(例如氮化矽層)，並且進一步包括位於閘極介電層802a、閘極導電層802b、矽質區802c和覆蓋層802d的側壁上方的至少一個間隙壁(例如，包括氮化矽間隙壁802sl和熱氧化矽間隙壁802s2)。第一介電層820形成在半導體基材801上，至少覆蓋微縮化-金屬-氧化物半導體場效應電晶體800的主動區，包括覆蓋閘極端子802、源極/汲極區804以及淺溝隔離結構805。
多個開孔(例如開孔807a和807b形成在第一介電層820中，藉以將矽質區802c的頂部81和源極/汲極區804的頂部82暴露於外。在一些實施例中，開孔807a和807b係藉由微影蝕刻製程除一部分第一介電層820所形成，可用以暴露出一部分的矽質區802c和源極/汲極區804的矽質區。在一些實施例中，每一個開孔807a 和 807b 的尺寸可以等於最小特徵尺寸(例如，微縮化-金屬-氧化物半導體場效應電晶體800 的臨界尺寸(critical size))。當然，開孔807a和807b的尺寸也可以大於最小特徵尺寸。開孔807a和807b的底部(即矽質區802c暴露在外的頂部81和源極/汲極區804暴露在外的頂部82)，分別由具有多晶矽/非晶矽或具有高導電率的重摻雜濃度的矽晶體材料所構成。閘極端子中暴露於外的矽質區802c和源極/汲極端子中暴露於外的矽質區，可以在後續所進行的選擇性磊晶生長製程中作為晶種區，並基於此晶種區生長出柱狀體(pillars)。
然後，如第8(d)圖至第8(f)圖所繪示。通過選擇性磊晶生長技術，於矽質區802c暴露在外的頂部81和源極/汲極區804暴露在外的頂部82上生長重摻雜導電矽質插塞(或導電柱)，形成第一導體柱部分831a和第三導體柱部分831b。然後在第一介電層820上方形成第一介電子層840以使第一介電子層840的頂表面840s與第一導體柱部分831a和第三導體柱部分831b的頂表面基本共面。而第一導體柱部分831a和第三導體柱部分831b的那些「暴露於外的頭部」(或暴露於外的頂部表面)可以用來作為後續進行選擇性磊晶生長製程的晶種區。再者，由於第一導體柱部分831a及第三導體柱部分831b的上方具有晶種區或晶種柱，而該晶種區或晶種柱可用於後續選擇性磊晶生長。隨後，可以藉由第二次選擇性磊晶生長，在第一導體柱部分831a上方形成第二導體柱部分832a；並在第三導體柱部分831b上方形成第四導體柱部分832b。第8(d)圖係根據說明書的一實施例，繪示在第一導體柱部分831a和第三導體柱部分831b上方分別形成第二導體柱部分832a和第四導體柱部分832b之後的結構的俯視圖。 第8(e)圖係沿著第8(d)圖中的切線C8D1所繪示的結構剖面圖。
此外，如第8(g)圖至第8(i)圖所繪示，可以在第一介電子層840的頂面840s上，以例如銅(Cu)、鋁(Al)、鎢(W)或其他合適的導電材料，沉積第一導電層850。然後在第一導電層850上沉積第二介電子層860。圖案化第一導電層850和第二介電子層860以定義出開口809，其中第一導體柱830A穿過開口809而不與第一導電層850和第二介電子層860接觸。第8(g)圖係根據說明書的一實施例，繪示在第一介電層840上方形成於第一導電層850與第二介電子層860之後的結構俯視圖。第8(h)圖係沿著第8(g)圖中的切線C8G1所繪示的結構剖面圖。第8(i)圖係沿著第8(g)圖中的切線C8G2所繪示的結構剖面圖。
此外，如第8(j)圖至第8(l) 圖所繪示，沉積一個上層介電層870以覆蓋第二介電子層860和第一介電子層840並填充開口809。上層介電層870的頂面870s低於第一導體柱830A(包括第一導體柱部分831a和第二導體柱部分832a)和第二導體柱830B(包括第三導體柱部分831b和第四導體柱部分832b)的頂面830t。然後，在上層介電層870上形成上方導電層880。其中，第一導體柱830A連接到上方導電層880但與第一導電層850斷開。第8(j)圖係根據說明書的一實施例，繪示在上層介電層870上形成上方導電層880之後的結構俯視圖。第8(k)圖係沿著第8(j)圖中的切線C8J1所繪示的結構剖面圖。第8(l)圖係沿著第8(j)圖中的切線C8J2所繪示的結構剖面圖。
如上所述，閘極端子暴露於外的矽質區802c和源極/汲極端子暴露於外的矽質區中的每一者，都具有晶種區，可以在後續進行的選擇性磊晶生長製程中，基於晶種區而生長出柱狀體。此外，第一導體柱部分831a和第三導體柱部分831b的上部還可以具有晶種區或晶種柱，該晶種區或晶種柱也可用於後續的選擇性磊晶生長製程。在本實施例中，只要在導電端子的上部具有晶種子部分或晶種柱，且這些晶種子部分或晶種柱可被應用於後續所進行的選擇性磊晶生長製程中；即可以通過一個垂直導電或導體插塞，以自對準方式，使第一內連線金屬層M1或導電層直接連接至第X內連線金屬層MX(而不連接到其他的內連線金屬層導電層M2、M3、..MX-1)。其中，這些晶種子部分或晶種柱的材質不限於矽質，任何一種可以在後續進行的選擇性磊晶生長製程中，被用作晶種的材料都未脫離本說明書的發明精神。
導體柱可以是金屬導體柱，也可以是金屬導體柱與位於其上部的晶種子部分或晶種柱組合而成的複合導體柱。例如，如第9(a)圖至第9(c)圖所繪示，可以移除第8(j)圖至第8(k)圖所繪示的高摻雜N+多晶矽質導體柱部分831a、832a、831b、832b，並以鎢質柱狀體930w、氮化鈦層930n和高摻雜的矽質柱狀體來替代。如第9(b)圖和第9(c)圖所繪示，第一導體柱包括金屬柱部分930A(其包括鎢質柱狀體930w和氮化鈦層930n)和高摻雜的矽質柱狀體910a，第二導體柱包括金屬柱部分930B(其包括鎢質柱狀體930w和氮化鈦層930n)和高摻雜的矽質柱狀體910b。高摻雜的矽質柱狀體910a和910b是被配置來作為與導體柱的金屬柱部分連接的晶種區域或晶種柱。如第9(b)圖和第9(c)圖所繪示，第一導電層950形成在第一介電子層940上方並且電性連接到高摻雜的矽質柱狀體910a和910b。此外，高摻雜的矽質柱狀體910a和910b是導體柱的晶種區域或晶種柱種，配置來在後續進行的選擇性磊晶生長製程中用於在其上生長另一個矽質柱狀體。第9(b)圖係沿著第9(a)圖中的切線C9A1所繪示的結構剖面圖。第9(c)圖係沿著第9(a)圖中的切線C9A2所繪示的結構剖面圖。藉此，導體柱可以包括鎢質柱狀體和高摻雜的矽質柱狀體，即導體柱在其上部具有晶種區或晶種柱。
導體柱可以在其上部具有晶種區或晶種柱。由於高摻雜的矽質柱狀體910a和910b是被配置來在後續進行的選擇性磊晶生長製程中，用於在其上生長另一個矽質柱狀體的晶種區或晶種柱。因此，可以實現了無限延長的接觸結構。如第9(d)圖至第9(f)圖所繪示，即使金屬導電層(例如，第一金屬子層950a或第二金屬子層950b)的寬度與位於其下方的接觸插塞的寬度相同(可以被微縮到最小特徵尺寸)，微影罩幕的錯位容差仍會導致金屬導電層950(例如，第一金屬子層950a或第二金屬子層950b)不能完全覆蓋接觸結構(如第9(e)圖和第9(f)圖所繪示)，但儘管如此，仍不必擔心導電層和接觸結構之間因為接觸面積不足而產生電阻過高的問題。本發明進一步使用選擇性磊晶生長製程生長高摻雜的矽材料(側柱920)，附著於第一/第二金屬導電子層950a和950b的垂直壁上。在第9(d)圖的這個實施例中，其係根據說明書的再一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體800的結構上視圖。第9(e)圖係沿著第9(d)圖中的切線C9D1所繪示的結構剖面圖。第9(f)圖係沿著第9(d)圖中的切線C9D2所繪示的結構剖面圖。
此外，本發明還揭示了一種用於新型四電晶體靜態隨機存取記憶體單元結構中的金屬-氧化物半導體電晶體。在金屬-氧化物半導體電晶體中，源極區和汲極區被絕緣體完全隔離，這樣的絕緣體不僅可以增加其對栓鎖問題的抵抗力，且可以增加基材中的隔離距離，藉以將相鄰電晶體的接面加以分隔，從而可以減小個個接面之間的表面距離(例如，縮小至3.5λ)，使其與靜態隨機存取記憶體單元的尺寸相同。下面簡要介紹一種新型互補式金屬-氧化物半導體電晶體結構，其中NMOS電晶體的源極/汲極區的n+摻雜區被絕緣體完全隔離。此種新結構的NMOS電晶體詳細描述於 2021 年 5 月 12 日提交，編號為 17/318,097的美國專利申請案，標題為「COMPLEMENTARY MOSFET STRUCTURE WITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENT LATCH-UP」。此編號為17/318,097的美國專利申請案，其全部內容通過引用併入本說明書之中。
請參照第10圖，第10圖係根據說明書的又再一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的NMOS電晶體52的結構剖面圖。其閘極結構33包括有閘極介電層331和閘極導電層332(例如閘極金屬)，形成於半導體基材(例如矽質基材)的水平表面或原始表面之上。介電覆蓋層333(例如矽氧化物層和氮化矽層的複合物)位於閘極導電層332上方。此外，可以包括由矽氧化物層341和氮化矽層342的複合物所構成的間隙壁34，用於覆蓋在閘極結構33的側壁上。在矽質基材中形成溝槽，源極區55和汲極區56的全部或至少一部分分別位於對應的溝槽之中。NMOS電晶體52中的源極區55(或汲極區56)可以包括N+摻雜區552(或汲極區56的N+摻雜區562)或其他合適的摻雜分佈區(例如，摻雜濃度從P-摻雜區至P+摻雜區漸層或逐步改變的摻雜區)。此外，包括一個)位於溝槽之中且位於源極區下方(例如，氮化矽或其他高介電係數介電材料所構成)的局部隔離結構(localized isolation)48，以及位於另一溝槽之中，並位於汲極區下方的另一局部隔離結構48。這種局部隔離結構48位於在矽質基材的原始水平表面HSS的下方，並且可以稱為矽基材中的局部隔離結構(localized isolation into silicon substrate ，LISS)48。此矽基材中的局部隔離結構48可以是厚氮化矽層或介電層的複合物所構成。例如，局部隔離結構或矽基材中的局部隔離結構48可以包括複合局部隔離結構，其包括覆蓋溝槽的至少一部分側壁上的矽氧化物層(第三矽氧化物側壁(Oxide-3V)層481)和覆蓋在溝槽的至少一部分底壁上的另一個矽氧化物層(第三矽氧化物底壁(Oxide-3B)層482)。第三矽氧化物側壁層481和第三矽氧化物底壁層482可以藉由熱氧化製程來形成。複合局部隔離結構48還包括第三氮化矽層483(Nitride-3)，其位於第三矽氧化物底壁層上方並與第三矽氧化物側壁層接觸。值得注意的是，只要第三矽氧化物側壁層481保持最佳狀態並且設計得當，第三氮化矽層483或第三氮化矽層(Nitride-3)可以用任何合適的絕緣材料來加以代替。此外，第10圖中的淺溝隔離結構可以包括一種複合的淺溝隔離結構49，其包括第一淺溝隔離(STI-1)層491和第二淺溝隔離(STI-2)層492。其中，第一淺溝隔離層491和第二淺溝隔離層492可以分別由不同製程所形成的厚矽氧化物材料來構成。
此外，第10圖中的源極(或汲極)區可以包括複合的源極區55和/或汲極區56。例如，在NMOS電晶體52中，複合源極區55(或汲極區56)至少包括輕摻雜汲極551和位於溝槽中的N+重摻雜區552。值得注意的是，輕摻雜汲極551是以均勻的(110)晶格緊靠於暴露於外的矽質表面。暴露於外的矽質表面具有合適的凹陷厚度，其垂直邊界可以對應閘極結構的邊緣。在第10圖中凹陷厚度被標示為TEC(即電晶體本體被蝕刻掉的厚度，可明確定義為有效通道長度的銳邊(Sharp Edge of Effective Channel Length))。暴露於外的矽質表面基本上與閘極結構對齊。暴露於外的矽質表面可以是電晶體通道的端面(terminal face)。
輕摻雜汲極551和N+重摻雜區552可以是基於選擇性磊晶生長製程(或原子層沉積(Atomic Layer Deposition，ALD)或其他合適選擇性生長製程)從用作晶種區暴露於外的TEC區中所生長出來的矽質區。其是在局部隔離結構 LISS上形成具有組織良好的(110)晶格區，這對於改變在複合源極區55或汲極區56中新形成的(110)晶格結構不起晶種作用(seeding effect)。這種新形成的晶體(包括輕摻雜汲極551和N+重摻雜區552)可以被命名為TEC-Si，如第10圖所繪示。在一實施例中，TEC與閘極結構33的邊緣對齊或大致對齊，輕摻雜汲極551的長度可以調整，輕摻雜汲極551與TEC相對的側壁，與間隙壁34的側壁對齊或大致對齊。複合源極區55(或複合汲極區56)還可以包括一些鎢質(或其他合適的金屬材料)插塞553(或複合汲極區56的鎢質插塞563)，與一部分TEC-Si形成水平連接，以完成整個源極/汲極區，如第10圖所繪示。流向金屬內連線（例如第一內連線金屬層M1）的主動通道電流，通過輕摻雜汲極551和N+重摻雜導電區552 到達鎢質(或其他金屬材料)插塞553。其中，鎢質插塞553係藉由一些良好的金屬對金屬歐姆接觸結構(Metal-to-Metal Ohmic contact)直接連接到第一內連線金屬層M1。金屬對金屬歐姆接觸結構的電阻比傳統的矽對接觸結構(Silicon-to-Metal contact)低很多。
此外，在現有的靜態隨機存取記憶體單元中，用於高電壓VDD金屬線和低電壓VSS金屬線(或接地金屬線)是分佈在矽基材的原始矽表面之上，如果這些金屬線之間沒有足夠的空間，這樣的分佈會干擾字元線WL、位元線BL或反位元線BL Bar等其他金屬連接線。在本發明的另一個實施例中，新型靜態隨機存取記憶體單元結構的高電壓VDD金屬線和/或低電壓VSS金屬線，可以分佈在矽基材的原始矽表面之下，因此，即使是縮小靜態隨機存取記憶體單元的尺寸，仍可避免造成接觸結構之間，以及連接字元線WL、位元線BL或反位元線BL Bar、高電壓VDD金屬線和/或低電壓VSS金屬線等的金屬線佈局之間的相互干擾。
以第10圖為例，在一實施例中，第10圖中的第三矽氧化物底壁層482可以被移除，使位於NMOS電晶體52汲極區中的鎢質(或其他金屬材料)插塞553，可以電性連接至與高電壓VDD金屬線電性連接的P型井區P-well。在另一個實施例中，位於NMOS電晶體52源極區中的鎢質(或其他金屬材料)插塞563，可以電性連接至接地的P型井或P型-基材。因此，新型靜態隨機存取記憶體單元，可以省略在習知靜態隨機存取記憶體單元中，用來將源極/汲極區與第二內連線金屬層M2或第三內連線金屬層M3電性連接，以作為高電壓VDD金屬線或接地連接線的源極/汲極區開口。上述結構的及其製造方法的詳細描述可參見2020年8月12日提交，編號為16/991,044的美國專利申請案，標題為「TRANSISTOR STRUCTURE AND RELATED INVERTER」。此編號為16/991,044的美國專利申請案，其全部內容通過引用併入本說明書之中。
綜上所述，新型的四電晶體靜態隨機存取記憶體單元至少具有以下優點： (1) 靜態隨機存取記憶體單元中電晶體的源極、汲極和閘極的線性尺寸可以被精確控制，線性尺寸可以微縮到最小特徵尺寸Lamda(λ)。因此，當兩個相鄰電晶體通過汲極/源極連接在一起時，電晶體的長度尺寸將可以微縮至3λ，而相鄰兩個電晶體的閘極邊緣之間的距離可以微縮至2λ。當然，若考慮公差，電晶體的長度尺寸會介於3λ至6λ之間或更大，兩個相鄰電晶體的閘極邊緣之間的距離可以介於3λ至5λ之間或更大。 (2) 第一內連線金屬層M1可以通過自對準的微型接觸結構直接連接至閘極、源極和/或汲極區，而無需使用傳統的接觸開口罩幕和/或使用連接第一內連線金屬層M1的第零內連線金屬轉換層M0。 (3) 閘極(Gate)和/或擴散區(Diffusion)可以直接連接到第二內連線金屬層M2，而無需以自對準方式連接第一內連線金屬層M1。因此，可以縮小一部分第一內連線金屬層M1與另一部分第一內連線金屬層M1之間的必要間隔，而且也會減少內連線結構之間的佈線阻礙。此外，同樣的結構可以應用於藉由導體柱將下方金屬層直接連接到位於其上方的上方金屬層，但導體柱不會與位於下方金屬層和上方金屬層之間的任何中間金屬層電連接。 (4) 新型四電晶體靜態隨機存取記憶體單元中用於高電壓VDD金屬線和/或低電壓VSS金屬線可以被分佈在矽基材的原始矽表面下方，因此，即使微縮新型四電晶體靜態隨機存取記憶體單元的尺寸，仍可避免造成接觸結構之間，以及連接字元線WL、位元線BL或反位元線BL Bar、高電壓VDD金屬線和/或低電壓VSS金屬線等的金屬線佈局之間的相互干擾。此外，在新型四電晶體靜態隨機存取記憶體單元中，最初用來將源極/汲極區與第二內連線金屬層M2或第三內連線金屬層M3電性連接，以作為高電壓VDD金屬線或接地連接線的源極/汲極區開口，也可以省略。
第11(a)圖至第11(h)圖係根據本發明的一實施例，繪示形成新型四電晶體靜態隨機存取記憶體單元的一連串製成結構的佈局俯視棒狀圖。在本實施例中，第11(a)圖是第1E圖所繪示之「棒狀圖」的翻版，繪示新型四電晶體靜態隨機存取記憶體單元中4個電晶體之間的佈局和連接。如第11(a)圖所繪示，電晶體的尺寸將微縮至3λ。此外，兩個相鄰電晶體的閘極邊緣之間的距離可以微縮至2λ；兩個相鄰電晶體的源極/汲極(或擴散區)邊緣之間的距離可以微縮至3.5λ。
如第11(a)圖所繪示，主動區(垂直線)的尺寸可以微縮至λ，閘極線(水平線)也是如此。此外，在第11(b)圖中，左上角的電晶體對應於第1E圖中的電晶體Q4。為避免稍後會被分別形成於主動區和閘極區中的兩個接觸孔之間的干擾，主動區的邊緣與靜態隨機存取記憶體單元或位元單元的邊界之間的水平距離為1.5λ。第11(a)圖右下角的電晶體也是如此，它對應於第1E圖中的另一個電晶體Q3。因此，在第11(a)圖所繪示的棒狀圖中，靜態隨機存取記憶體單元或位元單元的水平長度(X軸方向)為8.5λ，靜態隨機存取記憶體單元或位元單元的垂直長度(Y軸方向)為6λ。第11(b)圖中，靜態隨機存取記憶體單元或位元單元的的總面積為51λ 2。
如第11(b)圖所繪示，形成多個接觸結構CT_A(位於用於將主動區AA(或 Poly)連接到第一內連線金屬層M1的插塞罩幕層的開口之中)和CT_B(位於用於將主動區AA(或 Poly)連接到第二內連線金屬層M2的插塞罩幕層的開口之中)。如第11(c)圖所繪示，形成第一內連線金屬層M1(寬度：λ或更大)，(通過接觸結構CT_A)連接至多個源極/汲極，且使多個接觸結構CT_B不與第一內連線金屬層M1連接。如第11(d)圖所繪示，形成多個插塞VIA1(由虛線橢圓標記)用於將第一內連線金屬層M1連接到第二內連線金屬層M2。如第11(e)圖所繪示，在部分插塞VIA1上沉積介電層(例如，六方氮化硼(hBN))。
如第11(f)圖所繪示，形成第二內連線金屬層M2至少連接至多個接觸結構CT_B。其中，一部分的第二內連線金屬層M2被用來作為位元線BL和反位線BL-Bar。在本實施例中，沉積第二內連線金屬層M2，使其與介電層(例如hBN)接觸，藉以形成負載電阻MIM(如橙色橢圓虛線所標記，其立體結構如第4(a)圖至第4(b)圖或第5(a)圖至第5(b)圖所繪示)。其中，第二內連線金屬層M2將閘極接觸結構直接連接到輸入端(即用綠色圓圈所標記的CT_B至M2)。如第11(g)圖所繪示，形成多個插塞VIA2。如第11(h)圖所繪示，形成第三內連線金屬層M3連接多個插塞VIA2。其中，第三內連線金屬層M3可以用來為字元線WL。第11(a)圖至第11(h)圖中使用的縮寫符號的含義，可以參考第2圖。
傳統的靜態隨機存取記憶體單元可能不允許閘極或源極/汲極，不經過第一內連線金屬層M1，直接連接第二內連線金屬層M2。本發明公開了一種新型的靜態隨機存取記憶體單元結構，其中靜態隨機存取記憶體單元中的電晶體，其閘極或源極/汲極可以藉由一個垂直導電插塞(如第11(d)圖和第11(f)圖中綠色圓圈所示)，以自對準的方式，直接連接到第二內連線金屬層M2，而無需經過第一內連線金屬層M1。
本發明開發了一種密集的佈局樣式，並使用具有寬能隙材料(例如：六方氮化硼)和低溫變化與寬範圍調諧能力的負載電阻，來替代傳統的六電晶體靜態隨機存取記憶體單元設計中的兩個 PMOS電晶體。在本說明書的一些實施例中，新的四電晶體靜態隨機存取記憶體單元設計可以使靜態隨機存取記憶體單元實現51λ 2的位元單元面積，其可以獨立於技術節點λ的微縮技術(λ是技術節點的最小特徵尺寸)。
如第12圖所繪示，隨著向更小特徵尺寸技術的發展，可以在來自三個不同公司的不同技術節點上觀察到更大的靜態隨機存取記憶體單元位元單元尺寸(以λ 2計)(該數據係收集自已發表的文獻)。本發明所提供的靜態隨機存取記憶體單元結構，橫跨不同技術節點的位元單元尺寸可以保持一致或對技術節點的微縮較不敏感。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
AA:主動區 CT_A:接觸結構 CT_B:接觸結構 Poly:閘極區 Q1:電晶體 Q2:電晶體 Q3:電晶體 Q4:電晶體 VDD:高電壓 VSS:低電壓 PG-1:導通-閘電晶體 PG-2:導通-閘電晶體 PU-1:上拉電晶體 PU-2:上拉電晶體 PD-1:下拉電晶體 PD-2:下拉電晶體 WL:字元線 BL:位元線 BL Bar:反位元線 Node-1:儲存節點 Node-2:儲存節點 P-substrate:p型基材 N-well:n型井區 P-well:p型井區 P+:p+摻雜區 N+:n+摻雜區 MIM:負載電阻 M AIM B:負載電阻 M1:第一內連線金屬層 M2:第二內連線金屬層 M3:第三內連線金屬層 C8A1:切線 C8A2:切線 C8D1:切線 C8D2:切線 C8G1:切線 C8G2:切線 C8J1:切線 C8J2:切線 C9A1:切線 C9A2:切線 C9D1:切線 C9D2:切線 VIA1:插塞罩幕層 VIA2:插塞罩幕層 Vdd:高電位電壓源 Vss:低電位電壓源 C-D(L):開口長度 C-D(W):開口寬度 C-S(L):開口長度 C-S(W):開口寬度 D(L):汲極長度 D(W):汲極寬度 G(L):閘極長度 G(W):閘極寬度 S(L):源極長度 S(W): 源極寬度 GROC(L):間距 HSS:基材的原始水平表面 TG:實閘極 DSG:擬遮蔽閘極 TEC:凹陷厚度 11:NMOS電晶體 12:PMOS電晶體 33:閘極結構 34:間隙壁 48:局部隔離結構 49:淺溝隔離結構 52:NMOS電晶體 53:超晶格結構 55:源極區 56:汲極區 81:矽質區暴露在外的頂部 82:源極/汲極區暴露在外的頂部 331:閘極介電層 332:閘極導電層 341:矽氧化物層 342:氮化矽層 401:介電層 401a:通孔 402:六方氮化硼材料 403:導電插塞 481:第三矽氧化物側壁層 482:第三矽氧化物底壁層 483:第三氮化矽層 491:第一淺溝隔離層 492:第二淺溝隔離層 501:介電層 501a:通孔 503:導電插塞 504:氮化鈦層 503a:鎢質插塞 503b:銅銲墊 530:週期性重複結構 531:井層 532:阻障層 551:輕摻雜汲極 552:N+摻雜區 553:鎢質插塞 562:N+摻雜區 563:鎢質插塞 600:微縮化-金屬-氧化物半導體場效應電晶體 601:閘極結構 602:墊氧化矽層 604:墊氮化矽層 605:隔離區 606:第一淺溝隔離-矽氧化物層 607:汲極 609:接觸孔 610:閘極層 611:接觸孔 612:介電絕緣體 614:氮化矽層 702:旋塗電介電材料 800:微縮化-金屬-氧化物半導體場效應電晶體 801:半導體基材 802:閘極端子 802a:閘極介電層 802b:閘極導電層 802c:矽質區 802d:覆蓋層 802sl:氮化矽間隙壁 802s2:熱氧化矽間隙壁 803:電晶體通道區 804:源極/汲極區 805:淺溝隔離結構 807a:開孔 807b:開孔 809:開口 820:第一介電層 830A:第一導體柱 830B:第二導體柱 830t:第一導體柱和第二導體柱的頂面 831a:第一導體柱部分 831b:第三導體柱部分 832a:第二導體柱部分 832b:第四導體柱部分 840:第一介電子層 840s:第一介電子層的頂表面 850:第一導電層 860:第二介電子層 870:上層介電層 870s:上層介電層的頂面 880:上方導電層 902:閘極罩幕層 910a:高摻雜的矽質柱狀體 910b:高摻雜的矽質柱狀體 920:側柱 930A:金屬柱部分 930B:金屬柱部分 930w:鎢質柱狀體 930n:氮化鈦層 950:第一導電層 950a:第一金屬子層 950b:第二金屬子層 940:第一介電子層 1002:第二淺溝隔離-矽氧化物層 1502:第三矽氧化物間隙壁 1504:輕摻雜汲極 1506:氮化矽間隙壁 1602:本徵矽質電極 1702:第三淺溝隔離-矽氧化物層 1704:源極區 1706:汲極區 1802:矽氧化物間隙壁 1804:開口 1901:旋塗電介電材料 1902:光阻層 1904:矽氧化物
本專利申請文件包含至少一幅以彩色繪製的圖式。呈請  鈞局根據申請，並收取必要費用提供並出版本專利申請案的副本以及所附彩色圖式。 為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下： 第1A圖係繪示習知的六電晶體靜態隨機存取記憶體單元的電路圖。 第1B圖係繪示，在不同製程尺寸λ(或F)下，使用目前可用的多種製程所製成的靜態隨機存取記憶體單元的總面積(以λ 2(或F 2)表示)示意圖。 第1C圖係繪示傳統NMOS電晶體和PMOS電晶體的剖面結構示意圖。 第1D圖係繪示習知的四電晶體靜態隨機存取記憶體單元的電路圖，其係採用兩個負載電阻來替代第1A圖所繪示之六電晶體靜態隨機存取記憶體單元中的兩個PMOS上拉電晶體PU-1和PU-2。 第1E圖係繪示習知的四電晶體靜態隨機存取記憶體單元的電路圖，其係採用兩個金屬-介電(絕緣)層-金屬結構(以下簡稱「負載電阻 MIM」)來替代第1A圖所繪示之六電晶體靜態隨機存取記憶體單元中的兩個PMOS上拉電晶體PU-1和PU-2。 第2圖是根據本發明一實施例所繪示，具有特定尺寸的新型四電晶體靜態隨機存取記憶體(4T SRAM)單元的佈局棒狀圖(stick diagram)。 第3(a)圖係繪示與其他半導體材料相比，不同層數六方氮化硼(hBN)的能帶(band energy，Ev)階層。 第3(b)圖係繪示使用不同層數的六方氮化硼的石墨/六方氮化硼/石墨(graphite/hBN/graphite)元件的對數尺度的特性I-V曲線圖。 第4(a)圖係根據本說明書的一實施例，繪示第2圖中所示之負載電阻MIM的結構透視圖。 第4(b)圖係繪示第4(a)圖中所示之負載電阻MIM的結構剖面圖。 第5(a)圖係根據本說明書的另一實施例，繪示第2圖中所示之負載電阻MIM的結構透視圖。 第5(b)圖係繪示第5(a)圖中所示之負載電阻MIM的結構剖面圖。 第5(c)圖係根據本說明書的一實施例，繪示本發明的穿隧結構的量子井/阻障或超晶格結構(quantum wells/barrier or superlattice structure)。 第5(d)圖至第5(f)圖係根據本說明書的一實施例，繪示穿隧結構的超晶格結構中井層厚度的變化。 第5(g)圖和第5(h)圖係繪示一種MQM結構，其中每個MQM結構包括一個超晶格結構，此超晶格結構具有兩個阻障層和位於兩個阻障層之間的井層。 第6圖係根據說明書的一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體(miniaturized metal oxide semiconductor field effect transistor，mMOSFET)的佈局棒狀圖。 第7(a)圖係根據說明書的一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體的結構上視圖。 第7(b)圖係繪示位於基材上方的墊氧化矽層和墊氮化矽層，以及形成在基材中的第一淺溝隔離-矽氧化物層的結構剖面圖。 第7(c)圖係繪示在主動區上方形成真實閘極(true gate，TG)和虛擬遮蔽閘極(dummy shield gate，DSG)之後的結構剖面圖。 第7(d)圖係繪示在形成旋塗電介電材料(spin-on dielectrics，SOD)以及沉積並蝕刻閘極罩幕層之後的結構剖面圖。 第7(e)圖係繪示在移除位於虛擬遮蔽閘極上方的氮化矽層、虛擬遮蔽閘極、對應於虛擬遮蔽閘極的一部分介電絕緣材料以及對應於虛擬遮蔽閘極的p型基材之後的結構剖面圖。 第7(f)圖係繪示移除閘極罩幕層、蝕刻旋塗電介電材料以及沉積第二矽氧化物層，以形成第二淺溝隔離-矽氧化物層之後的結構剖面圖。 第7(g)圖係繪示沉積並蝕刻第三矽氧化物層以形成第三矽氧化物間隙壁(spacer)，在p型基材中形成輕摻雜汲極(lightly Doped drains，LDD)，沉積並回蝕氮化矽層以形成氮化矽間隙壁，並移除介電絕緣材料之後的結構剖面圖。 第7(h)圖係繪示藉由選擇性磊晶生長(selective epitaxy growth，SEG)技術生長本徵矽質電極(intrinsic silicon electrode)之後的結構剖面圖。 第7(i)圖係繪示沉積並回蝕第三淺溝隔離-矽氧化物層(CVD-STI-oxide3)層、移除本徵矽電極，並且形成微縮化-金屬-氧化物半導體場效應電晶體的源極(n+源極)和汲極(n+汲極)之後的結構剖面圖。 第7(j)圖係繪示沉積並蝕刻矽氧化物間隙壁以形成接觸開口之後的結構剖面圖。 第7(k)圖係繪示沉積一層旋塗電介電材料以填充基材上的空位，並使用化學機械研磨(CMP)進行平坦化之後的結構剖面圖。 第7(l)圖係根據第7(k)圖所繪示的結構上視圖。 第7(m)圖係繪示在第7(l)圖的結構上形成光阻層之後的結構上視圖。 第7(n)圖係繪示以非等向性蝕刻(anisotropic etching)技術移除位於暴露於外的閘極延伸區內的氮化矽覆蓋層，以露出導電金屬閘極層之後的結構上視圖。 第7(o)圖係繪示移除光阻層和旋塗電介電材料層，藉以在源極區和汲極區的頂部形成開口，以及形成間隙壁間之後的結構剖面圖。 第7(p)圖係根據第7(o)圖所繪示的結構上視圖。 第7(q)圖係繪示形成第一金屬(Metal-1，M1)內連線層之後的結構剖面圖。 第7(r)圖係根據第7(q)圖所繪示的結構上視圖，其中閘極通過第一金屬內連線層連接到源極區。 第8(a)圖係根據說明書的另一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體的結構上視圖。 第8(b)圖和第8(c)圖係沿著第8(a)圖中的切線C8A1和C8A2所分別繪示的兩個構成電晶體的結構剖面圖。 第8(d)圖係根據說明書的一實施例，繪示在第一導體柱部分和第三導體柱部分的上方，分別形成第二導體柱部分和第四導體柱部分之後的結構的俯視圖。 第8(e)圖係沿著第8(d)圖中的切線C8D1所繪示的結構剖面圖。 第8(f)圖係沿著第8(d)圖中的切線C8D2所繪示的結構剖面圖。 第8(g)圖係根據說明書的一實施例，繪示在第一介電層上方，形成於第一導電層與第二介電子層之後的結構俯視圖。 第8(h)圖係沿著第8(g)圖中的切線C8G1所繪示的結構剖面圖。 第8(i)圖係沿著第8(g)圖中的切線C8G2所繪示的結構剖面圖。 第8(j)圖係根據說明書的一實施例，繪示在上層介電層(upper dielectric layer)上，形成上方導電層之後的結構俯視圖。 第8(k)圖係沿著第8(j)圖中的切線C8J1所繪示的結構剖面圖。 第8(l)圖係沿著第8(j)圖中的切線C8J2所繪示的結構剖面圖。 第9(a)圖係根據說明書的又一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體的結構上視圖。 第9(b)圖係沿著第9(a)圖中的切線C9A1所繪示的結構剖面圖。 第9(c)圖係沿著第9(a)圖中的切線C9A2所繪示的結構剖面圖。 第9(d)圖係根據說明書的再一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的微縮化-金屬-氧化物半導體場效應電晶體的結構上視圖。 第9(e)圖係沿著第9(d)圖中的切線C9D1所繪示的結構剖面圖。 第9(f)圖係沿著第9(d)圖中的切線C9D2所繪示的結構剖面圖。 第10圖係根據說明書的又再一實施例，繪示一種用於新型四電晶體靜態隨機存取記憶體單元中的NMOS電晶體的結構剖面圖。 第11(a)圖至第11(h)圖係根據本發明的一實施例，繪示形成新型四電晶體靜態隨機存取記憶體單元的一連串製程結構的佈局俯視棒狀圖。 第12圖係繪示來自三個不同公司及本發明所提供的不同靜態隨機存取記憶體單元，在不同技術節點上所觀察到的位元單元(bit cell)尺寸大小(以λ 2為單位)。
無。
AA:主動區
CT_A:接觸結構
CT_B:接觸結構
Poly:閘極區
WL:字元線
BL:位元線
BL Bar:反位元線
M1:第一內連線金屬層
M2:第二內連線金屬層
M3:第三內連線金屬層
VIA1:插塞罩幕層
VIA2:插塞罩幕層
Vdd:高電位電壓源
Vss:低電位電壓源

Claims (27)

  1. 一種靜態隨機存取記憶體單元(SRAM cell)結構，包括： 複數個電晶體，包括n個電晶體，其中n是小於6的一正整數； 一第一導電層，位於該第一電介質層的上方； 一組接觸結構(contacts)，連接到該複數個電晶體； 一字元線，電性連接到該複數個電晶體； 一位元線，電性連接到該複數個電晶體； 一高電壓VDD接觸線，電性連接到該複數個電晶體；以及 一低電壓VSS接觸線，電性連接到該複數個電晶體； 其中，隨著該靜態隨機存取記憶體單元結構的一最小特徵尺寸(λ)從28奈米(nm)逐漸微縮，由最小特徵尺寸的平方表示之該靜態隨機存取記憶體單元結構的一面積尺寸仍維持相同或基本相同。
  2. 如請求項1所述之靜態隨機存取記憶體單元結構，其中當該最小特徵尺寸從28奈米微縮到5奈米時，該靜態隨機存取記憶體單元結構的該面積尺寸介於51λ 2至102λ 2之間。
  3. 如請求項2所述之靜態隨機存取記憶體單元結構，其中該複數個電晶體中的一第一電晶體的一長度介於3λ至5λ之間。
  4. 如請求項1所述之靜態隨機存取記憶體單元結構，更包括: 一第一介電層，設置在該高電壓VDD接觸線和該複數個電晶體之間； 其中，該第一介電層的一厚度介於單一層分子厚度(monolayer)至10奈米之間。
  5. 如請求項4所述之靜態隨機存取記憶體單元結構， 其中該第一介電層位於該高電壓VDD接觸線與另一金屬層之間，藉以形成一金屬-絕緣層-金屬 (metal-insulator-metal，MIM)結構。
  6. 一種靜態隨機存取記憶體單元結構，包括： 一對交叉耦合電晶體； 一高電壓VDD接觸線，電性連接至該對交叉耦合電晶體； 一低電壓VSS接觸線，電性連接至該對交叉耦合電晶體；以及 一穿隧結構(tunneling structure)，設置於該高電壓VDD接觸線與該對交叉耦合電晶體電晶之間； 其中，該穿隧結構為具有雙向電流方向(bilateral current directions)的一兩端子元件(two-terminals device)。
  7. 如請求項6所述之靜態隨機存取記憶體單元結構，其中該高電壓VDD接觸線係藉由該穿隧結構基於一穿隧效應(tunneling effect)，電性連接至該對交叉耦合電晶體電晶。
  8. 如請求項6所述之靜態隨機存取記憶體單元結構，其中該穿隧結構包括一第一介電層，該第一介電層係由氮化硼(boron nitride)、氟化鈣(CaF 2)、二氧化矽(SiO 2)、氧化鋡(HfO 2)或五氧化二鉭(Ta 2O 5)或3, 4, 9, 10-苝四甲酸二酐(Perylene-3,4,9,10-tetracarboxylic dianhydride，PTCDA)所製成；該第一介電層具有一厚度介於單一層分子厚度至10奈米之間。
  9. 如請求項6所述之靜態隨機存取記憶體單元結構，其中該穿隧結構包括一超晶格結構(superlattice structure)，具有夾在至少二阻障層(barrier layers)之間的至少一井層(well layers)。
  10. 如請求項9所述之靜態隨機存取記憶體單元結構，其中該至少二阻障層和該至少一井層之一者的一厚度，從該穿隧結構的一側到該穿隧結構的另一側，是可以被調整或逐漸改變的。
  11. 如請求項9所述之靜態隨機存取記憶體單元結構，其中該超晶格結構具有小於20奈米的一厚度。
  12. 如請求項9所述之靜態隨機存取記憶體單元結構，其中該至少一井層的一材料成分，從該穿隧結構的一側到該穿隧結構的另一側，是可以被調整或逐漸改變的。
  13. 如請求項9所述之靜態隨機存取記憶體單元結構，其中該至少一井層的一摻雜濃度，從該穿隧結構的一側到該穿隧結構的另一側，是可以被調整或逐漸改變的。
  14. 如請求項6所述之靜態隨機存取記憶體單元結構，更包括: 一第一導通電晶體(passing transistor)； 一第二導通電晶體； 一字元線，電性連接至該第一導通電晶體和該第二導通電晶體； 一位元線，電性連接至第一導通電晶體；以及 一反位元線(bit line bar)，電性連接至第二導通電晶體。
  15. 一種靜態隨機存取記憶體單元結構，包括： 複數個電晶體，包括n個電晶體，其中n是小於6的一正整數； 複數個接觸結構，電性連接至該複數個電晶體; 一組第一金屬層，設置在該複數個電晶體的上方，並且電性連接至該複數個電晶體; 一組第二金屬層，設置在該組第一金屬層上方，並且電性連接至該複數個電晶體； 其中，該複數個接觸結構包括一組第一接觸結構和一組第二接觸結構，該組第一接觸結構連接至該組第一金屬層，該組第二接觸結構連接至該組第二金屬層，但不與該組第一金屬層連接。
  16. 如請求項15所述之靜態隨機存取記憶體單元結構，其中該複數個電晶體中的一第一電晶體的一n+摻雜區的一底面被一第一絕緣體完全隔離。
  17. 如請求項15所述之靜態隨機存取記憶體單元結構，更包括: 一第一介電層，設置在該組第二金屬層和該複數個電晶體之間； 其中，該第一介電層的一厚度介於單一層分子厚度至10奈米之間。
  18. 一種靜態隨機存取記憶體單元結構，包括： 複數個電晶體，包括n個電晶體，其中n是小於6的一正整數；其中該複數個電晶體中的一第一電晶體包括: 一閘極結構，具有一長度； 一通道區； 一第一導電區，電性連接至該通道區；以及 一第一接觸孔，位於該第一導電區上方； 其中，該第一接觸孔的一周邊(periphery)獨立於用來形成該靜態隨機存取記憶體單元結構的一微影製程(photolithography process)。
  19. 如請求項18所述之靜態隨機存取記憶體單元結構，其中該第一接觸孔的該周邊被該第一導電區所包圍。
  20. 如請求項18所述之靜態隨機存取記憶體單元結構，更包括： 一高電壓VDD接觸線，電性連接至該複數個電晶體；以及 一穿隧結構(tunneling structure)，設置於該高電壓VDD接觸線與該複數個電晶體之間； 其中，該穿隧結構為具有雙向電流方向的一兩端子元件。
  21. 一種靜態隨機存取記憶體單元結構，包括： 一組靜態隨機存取記憶體單元，包括: 一第一靜態隨機存取記憶體單元，包括: 一第一對交叉耦合電晶體； 一第一高電壓VDD接觸線，電性連接至該第一對交叉耦合電晶體； 一第一低電壓VSS接觸線，電性連接至該第一對交叉耦合電晶體；以及 一第一穿隧結構，設置在該第一高電壓VDD接觸線和該第一對交叉耦合電晶體之間；以及 一第二靜態隨機存取記憶體單元， 一第二對交叉耦合電晶體； 一第二高電壓VDD接觸線，電性連接至該第二對交叉耦合電晶體； 一第二低電壓VSS接觸線，電性連接至該第二對交叉耦合電晶體；以及 一第二穿隧結構，設置在該第二高電壓VDD接觸線和該第二對交叉耦合電晶體之間。
  22. 如請求項21所述之靜態隨機存取記憶體單元結構，其中該第一穿隧結構包括一第一介電層，該第一介電層係由氮化硼、氟化鈣、二氧化矽、氧化鋡或五氧化二鉭或3, 4, 9, 10-苝四甲酸二酐所製成；該第一介電層具有一厚度介於單一層分子厚度至10奈米之間。
  23. 如請求項21所述之靜態隨機存取記憶體單元結構，其中該第一穿隧結構包括一第一超晶格結構，具有夾在至少二阻障層之間的至少一井層；該第二穿隧結構包括一第二超晶格結構，具有夾在至少二阻障層之間的至少一井層。
  24. 如請求項23所述之靜態隨機存取記憶體單元結構，其中該第一超晶格結構具有與該第二超晶格結構不同的一厚度。
  25. 如請求項23所述之靜態隨機存取記憶體單元結構，其中該第一超晶格結構中的該至少一井層或該至少二阻障層的厚度變化，不同於該第二超晶格結構中的該至少一井層或該至少二阻障層的厚度變化。
  26. 如請求項23所述之靜態隨機存取記憶體單元結構，其中該第一超晶格結構中的該至少一井層的材料成分變化，不同於該第二超晶格結構中的該至少一井層的材料成分變化。
  27. 如請求項23所述之靜態隨機存取記憶體單元結構，其中該第一超晶格結構中的該至少一井層的摻雜濃度變化，不同於該第二超晶格結構中的該至少一井層的摻雜濃度變化。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220302129A1 (en) * 2021-03-10 2022-09-22 Invention And Collaboration Laboratory Pte. Ltd. SRAM Cell Structures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249578A (ja) 2001-09-29 2003-09-05 Toshiba Corp 半導体集積回路装置
US6925008B2 (en) 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
WO2009031231A1 (ja) * 2007-09-07 2009-03-12 Renesas Technology Corp. 半導体装置
US8624293B2 (en) 2009-12-16 2014-01-07 Sandisk 3D Llc Carbon/tunneling-barrier/carbon diode
JP5733575B2 (ja) 2011-09-12 2015-06-10 国立大学法人東北大学 半導体記憶装置
KR102017623B1 (ko) * 2012-08-30 2019-09-03 삼성전자주식회사 자기 메모리 소자
JP6199670B2 (ja) * 2013-09-17 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2015083754A1 (ja) * 2013-12-05 2015-06-11 国立大学法人東北大学 Ｓｔｔ－ｍｒａｍを使用した半導体記憶装置
KR20150103527A (ko) * 2014-03-03 2015-09-11 에스케이하이닉스 주식회사 전자 장치
US11404424B2 (en) * 2020-04-28 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Static random access memory with magnetic tunnel junction cells
TWI770950B (zh) * 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法

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