TW202418951A - 半導體記憶體裝置 - Google Patents

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Abstract

本發明提供一種半導體記憶體裝置，包含基底，包含單元區及圍繞單元區之連接區；單元主動區，由單元區中之單元元件隔離層界定；連接元件隔離層，位於連接區中；字線結構，在第一水平方向上延伸；以及虛設主動區，安置於單元元件隔離層與連接元件隔離層之間。字線結構包含閘極電極及閘極罩蓋層。閘極電極包含：不在第一水平方向上與閘極罩蓋層交疊的第一部分及在第一水平方向上與閘極罩蓋層交疊的第二部分。第二部分在豎直方向上與虛設主動區交疊。

Description

半導體記憶體裝置
本揭露是關於一種半導體記憶體裝置。
隨著半導體元件變得愈來愈高度整合，個別電路圖案進一步微型化以在相同區域中實施更多半導體元件。亦即，隨著半導體元件的整合程度提高，半導體元件的組件的設計規則減小。
另一方面，在高度縮放半導體元件中，形成多個閘極電極及連接至多個閘極電極的觸點的製程變得愈來愈複雜且困難。
本揭露的態樣提供一種具有改良的可靠性的半導體記憶體裝置。
然而，本揭露的態樣不受本文中闡述的態樣限制。本揭露的上述及其他態樣對於藉由參考下文給出的本揭露的實施方式的本揭露涉及的領域中具通常知識者而言將變得更顯而易見。
根據本揭露的態樣，一種半導體記憶體裝置包含：基底，包含單元區及圍繞單元區的連接區；單元主動區，由單元區中的單元元件隔離層界定；連接元件隔離層，置放於連接區中；字線結構，內埋於單元區及連接區中且在第一水平方向上延伸；位元線結構，安置於基底上且在與第一水平方向相交的第二水平方向上延伸；電容器結構，安置於單元區上且連接至單元主動區；以及虛設主動區，安置於單元元件隔離層與連接元件隔離層之間。字線結構包含閘極電極及閘極罩蓋層。閘極電極包含：不在第一水平方向上與閘極罩蓋層交疊的第一部分，及安置於第一部分上且在第一水平方向上與閘極罩蓋層交疊的第二部分。第二部分在與第一水平方向及第二水平方向相交的豎直方向上與虛設主動區交疊。
根據本揭露的態樣，一種半導體記憶體裝置包含：基底，包含邊緣區及由邊緣區界定的中心區；單元主動區，安置於中心區上且由單元元件隔離層界定；多個字線結構，內埋於基底中、在第一水平方向上延伸且在與第一水平方向相交的第二水平方向上間隔開；多個位元線結構，安置於基底上、在第二水平方向上延伸且在第一水平方向上間隔開；電容器結構，安置於基底上且連接至單元主動區；以及虛設主動區，安置於邊緣區上。多個字線結構中的每一字線結構包含：閘極電極，包含安置於中心區上的第一區及安置於邊緣區上的第二區；及閘極罩蓋層，安置於閘極電極的第一區上。閘極電極的第二區的上部表面與閘極罩蓋層的上部表面共面。閘極電極的第二區在與第一水平方向及第二水平方向相交的豎直方向上與虛設主動區交疊。
根據本揭露的態樣，一種半導體記憶體裝置包含：基底，包含單元區、圍繞單元區界定的核心區以及在單元區與核心區之間的連接區，單元區包含邊緣區及由邊緣區界定的中心區；單元元件隔離層，安置於單元區的中心區上；連接元件隔離層，位於連接區中；字線結構，內埋於單元區及連接區中且在第一水平方向上延伸，字線結構包含閘極電極、閘極罩蓋導電層以及閘極罩蓋絕緣層，閘極電極包含不在第一水平方向上與閘極罩蓋導電層及閘極罩蓋絕緣層交疊的第一部分及在第一水平方向上與閘極罩蓋導電層及閘極罩蓋絕緣層交疊的第二部分；位元線結構，安置於基底上且在與第一水平方向相交的第二水平方向上延伸；電容器結構，連接至主動區且安置於單元區上；周邊電路元件，安置於核心區上；字線觸點，連接至閘極電極的第二部分及連接區上的周邊電路元件，且不在第一水平方向上與閘極罩蓋導電層完全交疊；以及虛設主動區，在邊緣區上安置於單元元件隔離層與連接元件隔離層之間；以及在中心區上除虛設主動區外的單元主動區。閘極罩蓋導電層及閘極罩蓋絕緣層並不安置於邊緣區中。第二部分在與第一水平方向及第二水平方向相交的豎直方向上與虛設主動區交疊。
在下文中，將參考隨附圖式描述根據本揭露的技術概念的實施例。
儘管與根據一些實施例的半導體記憶體裝置有關的圖展示動態隨機存取記憶體（dynamic random access memory；DRAM）作為實例，但實施例不限於此。下文將參考圖1至圖5描述根據本揭露的若干實施例的半導體記憶體裝置。
圖1為根據本揭露的一些實施例的半導體記憶體裝置的平面圖。
參看圖1，根據一些實施例的半導體記憶體裝置可包含單元區CAR。單元區CAR可為包含多個記憶體單元的區。多個單元區CAR中的每一者可構成一個單位單元區塊。單元區CAR可在第一方向D1（亦即，第一水平方向）及第二方向D2（亦即，第二水平方向）上彼此間隔開，且核心區COR可設置於單元區CAR之間。核心區COR可為其中設置有感測放大器及寫入驅動器的區。周邊電路區POR可設置於單元區CAR的一側上。周邊電路區POR可包含列解碼器、行解碼器以及類似物。儘管周邊電路區POR展示於單元區CAR的一側上，但周邊電路區POR可設置於單元區CAR的另一側上。
圖2為根據本揭露的一些實施例的半導體記憶體裝置的平面圖。圖3為沿圖2的線A-A截取的橫截面圖。圖4為沿圖2的線B-B截取的橫截面圖。圖5為沿圖2的線C-C截取的橫截面視圖。
參看圖2到圖5，可提供包含單元區CAR、連接區BR以及核心區COR的基底100。
單元區CAR可為其中設置有多個記憶體單元的區。連接區BR可圍繞單元區CAR而設置。特定言之，連接區BR可設置於核心區COR與單元區CAR之間。連接區BR可為用於使置放於單元區CAR中的結構與核心區COR的結構彼此連接的區。單元區CAR可包含邊緣區ER及中心區CR。中心區CR可由邊緣區ER界定。稍後將描述的閘極電極112的第二區112_2可置放於邊緣區ER的基底100中。稍後將描述的閘極電極112的第一區112_1可置放於中心區CR的基底100中。
基底100可為例如矽單晶基底或絕緣體上矽（Silicon on Insulator；SOI）基底。本發明不限於此。在一些實施例中，基底100可包含矽鍺、絕緣體上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵或可由其形成。
單元元件隔離層103可設置於單元區CAR的基底100內部。單元元件隔離層103可包含第一單元襯裡103a、第二單元襯裡103b以及單元內埋絕緣層103c。第一單元襯裡103a可保形地形成於在單元區CAR的基底100中形成的單元溝槽103t的內側壁及底部表面上。單元內埋絕緣層103c可填充單元溝槽103t。第二單元襯裡103b可插入於第一單元襯裡103a與單元內埋絕緣層103c之間。
連接元件隔離層105可設置於連接區BR之基底100內部。連接元件隔離層105可包含第一連接襯裡105a、第二連接襯裡105b以及連接內埋絕緣層105c。第一連接襯裡105a可保形地形成於在連接區BR的基底100內部形成的連接溝槽105t的內側壁及底部表面上。連接內埋絕緣層105c可填充連接溝槽105t。第二連接襯裡105b可插入於第一連接襯裡105a與連接內埋絕緣層105c之間。
第一單元襯裡103a及第一連接襯裡105a可包含相同材料或可由相同材料形成。舉例而言，第一單元襯裡103a及第一連接襯裡105a可各自包含氧化矽或可由氧化矽形成。第二單元襯裡103b及第二連接襯裡105b可包含相同材料或可由相同材料形成。舉例而言，第二單元襯裡103b及第二連接襯裡105b可各自包含氮化矽或可由氮化矽形成。單元內埋絕緣層103c及連接內埋絕緣層105c可包含相同材料或可由相同材料形成。舉例而言，單元內埋絕緣層103c及連接內埋絕緣層105c可各自包含氧化矽或可由氧化矽形成。
單元區CAR可包含多個主動區ACTC及ACTD。多個主動區ACTC及ACTD可由單元元件隔離層103及/或連接元件隔離層105界定。如圖2中所展示，隨著半導體記憶體裝置的設計規則減小，多個主動區ACTC及ACTD可各自以對角線或斜線之條形狀而置放。舉例而言，主動區ACTC及主動區ACTD可在第四方向D4上延伸。
多個主動區ACTC及ACTD可在第一方向D1上彼此平行配置。一個主動區ACTC及ACTD的末端可經配置以鄰近於另一鄰接主動區ACTC及ACTD的中心。在本說明書中，第一方向D1、第二方向D2、第三方向D3以及第四方向D4可彼此相交。第一方向D1、第二方向D2以及第三方向D3可實質上彼此垂直。第四方向D4可置放於與第一方向D1及第二方向D2相同的平面上。亦即，第四方向D4可為在第一方向D1與第二方向D2之間的任何方向。在一些實施例中，第一方向D1及第二方向D2以及第四方向D4可平行於基底100的上部表面或基底100的下部表面。第三方向D3（亦即，豎直方向）可垂直於基底100的上部或下部表面。
在一些實施例中，主動區ACTC及主動區ACTD可包含單元主動區ACTC及虛設主動區ACTD。單元主動區ACTC可置放於單元區CAR的中心區CR中。單元主動區ACTC可由單元元件隔離層103界定。虛設主動區ACTD可置放於單元區CAR的邊緣區ER中。虛設主動區ACTD可由單元元件隔離層103及連接元件隔離層105界定。虛設主動區ACTD可設置於（但不限於）單元元件隔離層103與連接元件隔離層105之間。在一些實施例中，虛設主動區ACTD可指單元區CAR的邊緣區ER中的主動區。虛設主動區ACTD可具有單元主動區ACTC的部分主動區的形狀而不連接至電容器。
根據一些實施例的半導體記憶體裝置可包含形成於主動區ACTC及主動區ACTD上的各種觸點配置。各種觸點配置可包含例如直接觸點（DC）、內埋觸點（BC）、著陸墊（LP）以及類似物。
此處，直接觸點DC可指將單元主動區ACTC電連接至位元線BL的觸點。內埋觸點BC可指將單元主動區ACTC連接至電容器下部電極191的觸點。歸因於配置結構，內埋觸點BC與單元主動區ACTC之間的接觸面積可能較小。因此，導電著陸墊LP可用以擴展與單元主動區ACTC的接觸面積且擴展與電容器下部電極191的接觸面積。在一些實施例中，電容器下部電極191可經由導電著陸墊LP及內埋觸點BC連接至單元主動區ACTC。在一些實施例中，電容器下部電極191可不連接至虛設主動區ACTD。
著陸墊LP可置放於單元主動區ACTC與內埋觸點BC之間，或可置放於內埋觸點BC與電容器下部電極191之間。在根據一些實施例的半導體記憶體裝置中，著陸墊LP可置放於內埋觸點BC與電容器下部電極191之間。藉由經由著陸墊LP的引入來增大接觸面積，單元主動區ACTC與電容器下部電極191之間的接觸電阻可減小。
字線WL可內埋於單元區CAR的基底100及連接區BR內部。字線WL可與多個主動區ACTC及ACTD交叉。字線WL可在第一方向D1上延伸。字線WL可在第二方向D2上彼此間隔開。字線WL可內埋於基底100中且在第一方向D1上延伸。儘管未圖示，但摻雜區可形成於字線WL之間的單元主動區ACTC中。摻雜區可摻雜有N型雜質。
根據一些實施例的半導體記憶體裝置可包含多個字線結構110。多個字線結構110中的每一者可內埋於基底100內部且在第一方向D1上延伸。多個字線結構110可在第二方向D2上彼此間隔開。
多個字線結構110中的每一者可包含閘極絕緣層111、閘極電極112以及閘極罩蓋層113及閘極罩蓋層114。字線結構110的閘極電極112可對應於根據一些實施例的半導體記憶體裝置的字線WL。多個字線結構110中的每一者可設置於形成於基底100內部的閘極溝槽110t內部。
閘極絕緣層111沿閘極溝槽110t的內側壁及底部表面延伸。閘極絕緣層111可沿著閘極溝槽110t的至少一部分的輪廓延伸。舉例而言，閘極絕緣層111可保形地形成於閘極溝槽110t的至少一部分中。閘極絕緣層111可包含或可由例如以下中的至少一者形成：氧化矽、氮化矽、氮氧化矽以及具有比氧化矽的介電常數高的介電常數的高介電常數材料。高介電常數材料可包含例如以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合。
閘極電極112可置放於閘極絕緣層111上。閘極電極112可填充閘極溝槽110t的一部分。閘極罩蓋層113及閘極罩蓋層114可置放於閘極電極112上。閘極罩蓋層113及閘極罩蓋層114可填充在閘極電極112形成之後保留的閘極溝槽110t。
在一些實施例中，閘極罩蓋層113及閘極罩蓋層114可包含閘極罩蓋導電層113及閘極罩蓋絕緣層114。閘極罩蓋導電層113及閘極罩蓋絕緣層114可依序堆疊。亦即，閘極罩蓋絕緣層114置放於閘極罩蓋導電層113上。閘極罩蓋導電層113可包含例如但不限於多晶矽或多晶矽鍺或可由多晶矽或多晶矽鍺形成。閘極罩蓋絕緣層114可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）中的至少一者或其組合，或可由其形成。
在圖3中，閘極電極112可包含第一部分112a及第二部分112b。
閘極電極112的第一部分112a不在第一方向D1上與閘極罩蓋層113及閘極罩蓋層114交疊。閘極電極112的第二部分112b在第一方向D1上與閘極罩蓋層113及閘極罩蓋層114交疊。閘極電極112的第二部分112b可設置於閘極電極112的第一部分112a上。閘極電極112的第二部分112b的上部表面可位於與閘極罩蓋層113及閘極罩蓋層114的上部表面相同的平面中。閘極電極112的第二部分112b的上部表面可位於與閘極罩蓋絕緣層114的上部表面相同的平面中。然而，本揭露的技術想法不限於此。
閘極電極112的第二部分112b的一部分可設置於連接區BR中。閘極電極112的第二部分112b的另一部分可置放於單元區CAR中。具體言之，閘極電極112的第二部分112b的部分置放於連接區BR中，且閘極電極112的第二部分112b的另一部分可置放於邊緣區ER中。
閘極電極112的第二部分112b在第三方向D3上與虛設主動區ACTD交疊。就橫截面而言，閘極電極112的第二部分112b可覆蓋虛設主動區ACTD。虛設主動區ACTD不在第三方向D3上與閘極罩蓋層113及閘極罩蓋層114完全交疊。閘極電極112的第二部分112b不在第一方向D1上與虛設主動區ACTD交疊。此外，虛設主動區ACTD可不在第一方向D1上與閘極罩蓋層113及閘極罩蓋層114交疊。在一些實施例中，閘極電極112的第二部分112b可在第三方向D3上與單元主動區ACTC的一部分交疊，但不限於此。
在一些實施例中，閘極電極112可包含第一區112_1及第二區112_2。閘極電極112的第一區112_1及第二區112_2可各自置放於單元區CAR的基底100中。
閘極電極112的第一區112_1及第二區112_2可在第一方向D1上彼此對準。具體言之，閘極電極112的第一區112_1置放於中心區CR的基底100內部。閘極電極112的第二區112_2置放於邊緣區ER中。閘極電極112的第一區112_1在第三方向D3上與閘極罩蓋層113及閘極罩蓋層114完全交疊。亦即，閘極罩蓋層113及閘極罩蓋層114置放於閘極電極112的第一區112_1上。閘極電極112的第二區112_2不在第三方向D3上與閘極罩蓋層113及閘極罩蓋層114完全交疊。閘極電極112的第二區112_2在第三方向D3上與虛設主動區ACTD交疊。閘極電極112的第二區112_2在第一方向D1上與虛設主動區ACTD的一部分交疊。閘極電極112的第二區112_2的上部表面可置放於與閘極罩蓋層113及閘極罩蓋層114的上部表面相同的平面上（亦即，可與其共面）。亦即，閘極電極112的第二區112_2的上部表面可置放於與閘極罩蓋絕緣層114的上部表面相同的平面上。
閘極電極112可包含或可由以下中的至少一者形成：金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物以及導電金屬氧化物。閘極電極112可包含或可由以下中的至少一者形成：例如但不限於TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx以及其組合。閘極電極112的第一部分112a及第二部分112b可由相同材料形成。
在一些實施例中，虛設主動區ACTD的大小可大於單元主動區ACTC的大小。作為實例，置放於閘極電極112中的虛設主動區ACTD在第三方向D3上的第一高度d1大於置放於閘極電極112中的單元主動區ACTC在第三方向D3上的第二高度d2。在高度縮放的半導體記憶體裝置中，置放於邊緣區ER中的虛設主動區ACTD可與另一鄰近虛設主動區ACTD合併。亦即，虛設主動區ACTD的大小可大於單元主動區ACTC的大小。當形成閘極溝槽110t時，虛設主動區ACTD的凹陷程度可低於單元主動區ACTC。因此，第一高度d1可大於第二高度d2。此外，儘管未圖示，但自平面視角來看，虛設主動區ACTD的寬度可大於單元主動區ACTC的寬度。舉例而言，虛設主動區ACTD的第一上部部分的第一高度d1可高於單元主動區ACTC的第二上部部分的第二高度d2。虛設主動區ACTD的第一上部部分及單元主動區ACTC的第二上部部分可由閘極電極112包圍。第一高度d1及第二高度d2可相對於閘極電極112的底部表面在第三方向D3上量測，所述底部表面可接觸或可鄰近於單元內埋絕緣層103c的上部表面及連接內埋絕緣層105c的上部表面。然而，本揭露的技術想法不限於此。
單元緩衝層120可設置於單元區CAR的基底100上。儘管未圖示，但單元緩衝層120可包含依序堆疊的第一絕緣層至第三絕緣層。第二絕緣層可包含相對於第一絕緣層及第三絕緣層具有蝕刻選擇性的材料或可由所述材料形成。舉例而言，第二絕緣層可包含氮化矽或可由氮化矽形成，且第一絕緣層及第三絕緣層可包含氧化矽或可由氧化矽形成。
位元線BL可置放於基底100上。位元線BL可置放於單元緩衝層120上。位元線BL可與字線WL交叉。位元線BL可在第二方向D2上延伸。此外，位元線BL可在第一方向D1上彼此間隔開。位元線BL可對應於位元線結構130。
位元線結構130可包含依序堆疊的位元線下部電極131、位元線中間電極132以及位元線上部電極133。位元線下部電極131可包含摻雜有雜質多晶矽或可由雜質摻雜多晶矽形成。位元線中間電極132可包含TiSiN或可由TiSiN形成。位元線上部電極133可包含鎢（W）或可由鎢（W）形成。然而，本揭露的技術想法不限於此。位元線罩蓋圖案140可置放於位元線結構130上。位元線罩蓋圖案140可包含氮化矽或可由氮化矽形成。
位元線間隔件140可置放於位元線結構130的側壁及位元線罩蓋圖案150的側壁上。在圖5中，安置於直接觸點DC的側壁上的位元線間隔件140可置放於基底100及單元元件隔離層103上。然而，未安置於直接觸點DC的側壁上的位元線間隔件140可置放於單元緩衝層120上。
如所展示，儘管位元線間隔件150可為單層，但本揭露的技術想法不限於此。當然，位元線間隔件150可為多層。位元線間隔件150可包含或可由以下中的一者形成：例如但不限於氧化矽層、氮化矽層、氮氧化矽層（SiON）、碳氮氧化矽層（SiOCN）、空氣以及其組合。
單元緩衝層120可插入於位元線結構130與單元元件隔離層103之間及位元線間隔件150與基底100之間。
位元線BL可藉由直接觸點DC電連接至單元主動區ACTC的摻雜區。直接觸點DC可由例如摻雜有雜質的多晶矽形成。
內埋觸點BC可置放於一對鄰近位元線BL之間。內埋觸點BC可彼此間隔開。內埋觸點BC可包含摻雜有雜質多晶矽、導電矽化物化合物、導電金屬氮化物以及金屬中的至少一者或可由其形成。內埋觸點BC可具有在平面圖中彼此間隔開的島狀物形狀。內埋觸點BC可穿透單元緩衝層120且鄰接單元主動區ACTC的摻雜區。
著陸墊LP可形成於內埋觸點BC上。著陸墊LP可電連接至內埋觸點BC。著陸墊LP可與位元線BL的上部表面的一部分交疊。著陸墊LP可包含或可由以下中的至少一者形成：例如摻雜有雜質半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬以及金屬合金。
柵欄圖案170可置放於基底100、單元元件隔離層103以及連接元件隔離層105上。柵欄圖案170可置放於字線結構110上。此外，柵欄圖案170可置放於核心區COR的基底100上。柵欄圖案170可經形成以與形成於基底100內部的字線結構110交疊。柵欄圖案170可置放於在第二方向D2上延伸的位元線結構130之間。柵欄圖案170可包含例如氧化矽、氮化矽、氮氧化矽以及其組合中的至少一者或可由其形成。
墊隔離絕緣層180可形成於著陸墊LP及位元線結構130上。舉例而言，墊隔離絕緣層180可置放於位元線罩蓋圖案140上。墊隔離絕緣層180可界定形成多個隔離區的著陸墊LP的區。此外，墊隔離絕緣層180可不覆蓋著陸墊LP的上部表面。墊隔離絕緣層180可延伸至連接區BR及核心區COR。墊隔離絕緣層180可置放於閘極電極112的第二部分112b上。墊隔離絕緣層180可置放於周邊電路元件PT上。
墊隔離絕緣層180可包含絕緣材料或可由絕緣材料形成，且使多個著陸墊LP彼此電隔離。舉例而言，墊隔離絕緣層180可包含或可為以下中的至少一者：氧化矽層、氮化矽層、氮氧化矽層、碳氮氧化矽層以及碳氮化矽層。
蝕刻終止層185可置放於墊隔離絕緣層180及著陸墊LP上。蝕刻終止層185可包含或可為以下中的至少一者：氮化矽層、碳氮化矽層、氮化矽硼層（SiBN）、氮氧化矽層以及碳氧化矽層。
電容器結構190可置放於著陸墊LP上。電容器結構190可電連接至著陸墊LP。電容器結構190的一部分可置放於蝕刻終止層185內部。電容器結構190包含電容器下部電極191、電容器介電層192以及電容器上部電極193。
電容器下部電極191可置放於著陸墊LP上。電容器下部電極191繪示為具有柱形狀，但不限於此。電容器下部電極191可具有圓柱形狀。電容器介電層192形成於電容器下部電極191上。電容器介電層192可沿著電容器下部電極191的輪廓形成。電容器上部電極193形成於電容器介電層192上。電容器上部電極193可覆蓋電容器下部電極191的外側壁。
作為實例，電容器介電層192可置放於與電容器上部電極193豎直地交疊的部分中。作為另一實例，不同於所展示實例，電容器介電層192可包含與電容器上部電極193豎直地交疊的部分及不與電容器上部電極193豎直地交疊的部分。亦即，電容器介電層192的不與電容器上部電極193豎直地交疊的部分為未用電容器上部電極193覆蓋的部分。
電容器下部電極191及電容器上部電極193可包含例如但不限於摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢等）、金屬（例如，釕、銥、鈦或鉭等）或導電金屬氧化物（例如，氧化銥或氧化鈮等）或可由其形成。
電容器介電層192可包含或可由以下中的一者形成：例如但不限於氧化矽、氮化矽、氮氧化矽、高介電常數材料以及其組合。在根據一些實施例的半導體記憶體裝置中，電容器介電層192可包含依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊層結構。在根據一些實施例的半導體記憶體裝置中，電容器介電層192可包含包含鉿（Hf）的介電層或可由所述介電層形成。在根據一些實施例的半導體記憶體裝置中，電容器介電層192可具有鐵電材料層及順電材料層的堆疊層結構。
在一些實施例中，周邊電路元件PT可設置於核心區COR的基底100上。
儘管未圖示，但可在核心區COR的基底100內部提供核心元件隔離層。核心元件隔離層可界定核心主動區。周邊電路元件PT可設置於核心主動區上。
周邊電路元件PT可包含核心閘極絕緣層220、核心閘極結構230、核心閘極罩蓋圖案240以及核心閘極間隔件250。核心閘極結構230的組件可各自置放於與位元線結構130的組件實質上相同的水平處。核心閘極絕緣層220可置放於與單元緩衝層120實質上相同的水平處。核心閘極罩蓋圖案240可置放於與位元線罩蓋圖案140實質上相同的水平處。
核心閘極絕緣層220可沿核心區COR的基底100延伸。核心閘極絕緣層220可包含例如氧化矽、氮化矽、氮氧化矽或具有比氧化矽高的介電常數的高介電常數材料或可由其形成。
核心閘極結構230可包含依序堆疊的第一導電層231、第二導電層232以及第三導電層233。第一導電層231可置放於核心閘極絕緣層220上。第二導電層232可置放於第一導電層231上。第三導電層233可置放於第二導電層232上。第一導電層231可藉由與位元線下部電極131的製程相同的製程形成。第二導電層232可藉由與位元線中間電極132的製程相同的製程形成。第三導電層233可藉由與位元線上部電極133的製程相同的製程形成。因此，第一導電層231在第三方向D3上的厚度可與位元線下部電極131在第三方向D3上的厚度實質上相同。類似地，第二導電層232在第三方向D3上的厚度可與位元線中間電極132在第三方向D3上的厚度實質上相同。第三導電層233在第三方向D3上的厚度可與位元線上部電極133在第三方向D3上的厚度實質上相同。
第一導電層231可包含摻雜有雜質的多晶矽或可由所述多晶矽形成。第二導電層232可包含TiSiN或可由TiSiN形成。第三導電層233可包含鎢（W）或可由鎢（W）形成。然而，本揭露的技術想法不限於此。
核心閘極罩蓋圖案240置放於核心閘極結構230上。核心閘極罩蓋圖案240可藉由與位元線罩蓋圖案140的製程實質上相同的製程形成。因此，核心閘極罩蓋圖案240在第三方向D3上的厚度可與位元線罩蓋圖案140在第三方向D3上的厚度實質上相同。核心閘極罩蓋圖案240可包含例如氮化矽或可由氮化矽形成。
核心閘極間隔件250可置放於核心閘極結構230的側壁及核心閘極罩蓋圖案240的側壁上。核心閘極間隔件250可包含或可由以下中的一者形成：例如但不限於氧化矽層、氮化矽層、氮氧化矽層（SiON）、碳氮氧化矽層（SiOCN）、空氣以及其組合。
根據一些實施例的半導體記憶體裝置可更包含字線觸點WCT。
字線觸點WCT可形成於連接區BR的基底100上。字線觸點WCT的一端可連接至閘極電極112。字線觸點WCT的另一端可連接至周邊電路元件PT。
在一些實施例中，字線觸點WCT可連接至閘極電極112的第二部分120b。字線觸點WCT可連接至閘極電極112的第二部分120b的上部表面。舉例而言，字線觸點WCT可接觸閘極電極112的第二部分120b的上部表面。在一些實施例中，字線觸點WCT可不在第一方向D1上與閘極罩蓋層113及閘極罩蓋層114交疊。字線觸點WCT可不在第一方向D1上與閘極罩蓋絕緣層114及閘極罩蓋導電層113交疊。字線觸點WCT的一部分可在第一方向D1上與閘極罩蓋絕緣層114交疊。亦在此情況下，字線觸點WCT可不在第一方向D1上與閘極罩蓋導電層113交疊。
層間絕緣層195可置放於蝕刻終止層185上。層間絕緣層195可覆蓋上部電極193的側壁。層間絕緣層195可包含絕緣材料或可由絕緣材料形成。舉例而言，層間絕緣層195可包含氧化矽或可由氧化矽形成，但不限於此。
將在下文參考圖6至圖12描述根據本揭露的一些實施例的半導體記憶體裝置。
圖6至圖12為根據一些實施例的半導體記憶體裝置的例示性圖。為了參考，圖6至圖12可各自為沿圖2的線A-A截取的橫截面之例示性圖。出於解釋方便起見，解釋將集中於與使用圖1至圖5解釋的點不同的點。
參看圖6，置放於閘極電極112內部的虛設主動區ACTD在第三方向D3上的第一高度d1可與置放於閘極電極112內部的單元主動區ACTC在第三方向D3上的第二高度d2相同。
在一些實施例中，置放於邊緣區ER中的虛設主動區ACTD可不與另一鄰近虛設主動區ACTD合併。因此，虛設主動區ACTD的大小可與單元主動區ACTC的大小相同。在此情況下，當形成閘極溝槽110t時，虛設主動區ACTD及單元主動區ACTC可以相同水平凹陷。因此，第一高度d1與第二高度d2可彼此相同。
參看圖7，虛設主動區ACTD的至少一部分可在第一方向D1上與閘極罩蓋層113及閘極罩蓋層114交疊。虛設主動區ACTD的至少一部分置放於閘極電極112的第二部分112b中。虛設主動區ACTD的至少一部分可在第一方向D1上與閘極電極112的第二部分112b交疊。
根據本揭露的一些實施例，閘極電極112的第二部分112b的上部表面的水平高於閘極電極112內部的虛設主動區ACTD的上部表面的水平。亦即，即使虛設主動區ACTD較少凹陷，閘極電極112的第一部分112a及第二部分112b亦彼此電連接。因此，閘極電極112的第一部分112a及第二部分112b並不電短接。因此，可製造具有經改良可靠性的半導體記憶體裝置。
參看圖8，根據一些實施例的閘極電極112可由多個層形成。
舉例而言，閘極電極112可包含閘極電極障壁層112BML及閘極電極填充層112FML。閘極電極障壁層112BML可置放於閘極絕緣層111上。閘極電極障壁層112BML可保形地形成。閘極電極填充層112FML可置放於閘極電極障壁層112BML上。閘極電極障壁層112BML可充當閘極電極填充層112FML的晶種層。
閘極電極障壁層112BML可包含例如以下中的至少一者：鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、氮化鈦矽（TiSiN）、鎳（Ni）、鎳硼（NiB）、氮化鎢（WN）、碳氮化鎢（WCN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）、鉑（Pt）、銥（Ir）、銠（Rh）以及二維材料（2D材料）。
閘極電極填充層112FML可包含例如鋁（Al）、銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、銀（Ag）、金（Au）、錳（Mn）以及鉬（Mo）中的至少一者。
參看圖9，閘極電極112的第一部分112a及第二部分112b可由彼此不同的材料形成。
在一些實施例中，在形成閘極電極112的第一部分112a之後，可形成第二部分112b。作為實例，當閘極電極112的第一部分112a及第二部分112b兩者均為單層時，閘極電極112的第一部分112a及第二部分112b可由彼此不同的材料形成。
參看圖10，閘極電極112的第一部分112a可由多個層形成，且閘極電極112的第二部分112b可由單個層形成。
舉例而言，閘極電極112的第一部分112a可包含第一障壁層112a_BML及第一填充層112a_FML。第一障壁層112a_BML置放於閘極絕緣層111上。第一填充層112a_FML置放於第一障壁層112a_BML上。第一填充層112a_FML可設置於第一障壁層112a_BML與閘極電極112的第二部分112b之間。
第一障壁層112a_BML可包含或可由例如以下中的至少一者形成：鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、氮化鈦矽（TiSiN）、鎳（Ni）、鎳硼（NiB）、氮化鎢（WN）、碳氮化鎢（WCN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）、鉑（Pt）、銥（Ir）、銠（Rh）以及二維材料（2D材料）。
第一填充層112a_FML可包含例如鋁（Al）、銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、銀（Ag）、金（Au）、錳（Mn）以及鉬（Mo）中的至少一者或可由其形成。
參看圖11，閘極電極112的第一部分112a可由單個層形成，且閘極電極112的第二部分112b可由多個層形成。
舉例而言，閘極電極112的第二部分112b可包含第二障壁層112b_BML及第二填充層112b_FML。第二障壁層112b_BML置放於閘極絕緣層111及閘極電極112的第一部分112a上。第二填充層112b_FML置放於第二障壁層112b_BML上。
第二障壁層112b_BML可包含或可由例如以下中的至少一者形成：鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、氮化鈦矽（TiSiN）、鎳（Ni）、鎳硼（NiB）、氮化鎢（WN）、碳氮化鎢（WCN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）、鉑（Pt）、銥（Ir）、銠（Rh）以及二維材料（2D材料）。
第二填充層112b_FML可包含例如鋁（Al）、銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、銀（Ag）、金（Au）、錳（Mn）以及鉬（Mo）中的至少一者或可由其形成。
儘管未圖示，但閘極電極112的第一部分112a及第二部分112b兩者可由多個層形成。在此情況下，閘極電極112的第一部分112a及閘極電極112的第二部分112b可各自包含障壁層及填充層。
參看圖12，根據一些實施例的半導體記憶體裝置可更包含源極/汲極觸點SDCT。
源極/汲極觸點SDCT可安置於核心區COR上。源極/汲極觸點SDCT可安置於核心區COR的基底100上。源極/汲極觸點SDCT可安置於周邊電路元件PT的至少一側上。在圖12中，將一對源極/汲極觸點SDCT示出為安置於周邊電路元件PT的相對側上，但本揭露的技術精神不限於此。不同於所展示，源極/汲極觸點SDCT可安置於周邊電路元件PT的僅一側上。
儘管未圖示，但源極/汲極區可在周邊電路元件PT的一側形成於基底100中。源極/汲極區可包含雜質或可摻雜有雜質。源極/汲極觸點SDCT可連接至源極/汲極區。
在一些實施例中，源極/汲極觸點SDCT的底部表面SDCT_BS可在與字線觸點WCT的底部表面WCT_BS相同的平面上。
將在下文參考圖13至圖20描述製造根據本揭露的一些實施例的半導體記憶體裝置的方法。
圖13至圖20為用於解釋製造根據一些實施例的半導體記憶體裝置的方法的中間階段圖。
參看圖13，可設置基底100。基底100可為例如矽單晶基底或絕緣體上矽（Silicon on Insulator；SOI）基底。本發明不限於此。在某一實施例中，基底100可包含矽鍺、絕緣體上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵或可由其形成。
單元溝槽103t及連接溝槽105t可形成於基底100內部。在一些實施例中，單元溝槽103t在第一方向D1上的寬度可小於連接溝槽105t在第一方向D1上的寬度，但不限於此。
單元元件隔離層103可形成於單元溝槽103t內部。單元元件隔離層103可包含第一單元襯裡103a、第二單元襯裡103b以及單元內埋絕緣層103c。第一單元襯裡103a可沿單元溝槽103t的側壁及底部表面形成。舉例而言，第一單元襯裡103a可保形地形成於單元溝槽103t的側壁及底部表面上。第二單元襯裡103b可形成於第一單元襯裡103a上。單元內埋絕緣層103c可形成於第二單元襯裡103b上。
連接元件隔離層105可形成於連接溝槽105t內部。連接元件隔離層105可包含第一連接襯裡105a、第二連接襯裡105b以及連接內埋絕緣層105c。第一連接襯裡105a可沿連接溝槽105t的側壁及底部表面形成。第二連接襯裡105b可形成於第一連接襯裡105a上。連接內埋絕緣層105c可形成於第二連接襯裡105b上。
第一單元襯裡103a及第一連接襯裡105a可經由相同製程形成。亦即，第一單元襯裡103a的厚度及第一連接襯裡105a的厚度可實質上彼此相同。類似地，第二單元襯裡103b及第二連接襯裡105b可經由相同製程形成。亦即，第二單元襯裡103b的厚度及第二連接襯裡105b的厚度可實質上彼此相同。單元內埋絕緣層103c及連接內埋絕緣層105c可經由相同製程形成。
在一些實施例中，連接元件隔離層105可界定連接區BR。連接區BR的一側可為單元區CAR，且連接區BR的另一側可為核心區COR。單元元件隔離層103可設置於單元區CAR中。
在一些實施例中，單元元件隔離層103可界定單元主動區ACTC。單元元件隔離層103及連接元件隔離層105可界定虛設主動區ACTD。虛設主動區ACTD可設置於單元元件隔離層103與連接元件隔離層105之間。
參看圖14，可形成閘極溝槽110t。閘極溝槽110t可形成於基底100內部。閘極溝槽110t可在第一方向D1上延伸。閘極溝槽110t可藉由蝕刻單元主動區ACTC、虛設主動區ACTD、單元元件隔離層103以及連接元件隔離層105而形成。
單元元件隔離層103及連接元件隔離層105各自具有相對於單元主動區ACTC及虛設主動區ACTD的蝕刻選擇性。因此，單元元件隔離層103及連接元件隔離層105的凹陷程度可高於單元主動區ACTC及虛設主動區ACTD。就橫截面而言，單元主動區ACTC可突出超出單元元件隔離層103的上部表面。類似地，就橫截面而言，虛設主動區ACTD可突出超出連接元件隔離層105的上部表面。
在一些實施例中，在第三方向D3上突出的虛設主動區ACTD的第一高度d1大於在第三方向D3上突出的單元主動區ACTC的第二高度d2。在一些實施例中，虛設主動區ACTD的大小可大於單元主動區ACTC的大小。亦即，虛設主動區ACTD的凹陷程度可低於單元主動區ACTC。因此，第一高度d1可大於第二高度d2。然而，本揭露的技術想法不限於此。
參看圖15，可形成預閘極絕緣層111p及預閘極電極112p。
預閘極絕緣層111p可沿閘極溝槽110t的內側壁、閘極溝槽110t的底部表面以及基底100的上部側形成。預閘極絕緣層111p可覆蓋單元主動區ACTC的上部表面及虛設主動區ACTD的上部表面。
預閘極絕緣層111p可包含或可由例如以下中的至少一者形成：氧化矽、氮化矽、氮氧化矽以及具有比氧化矽的介電常數高的介電常數的高介電常數材料。高介電常數材料可包含例如以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合。
預閘極電極112p可形成於預閘極絕緣層111p上。預閘極電極112p可形成於基底100的整個表面上。
預閘極電極112p可包含或可由以下中的至少一者形成：金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物以及導電金屬氧化物。閘極電極112可包含或可由以下中的至少一者形成：例如但不限於TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx以及其組合。
不同於所展示實例，預閘極電極112p可由多個層形成。當預閘極電極112p由多個層形成時，預閘極電極112p可包含障壁層及填充層。
參看圖16，可形成閘極絕緣層111及閘極電極112。閘極電極112可包含第一部分112a及第二部分112b。閘極絕緣層111可藉由蝕刻預閘極絕緣層111p而形成。閘極電極112可藉由蝕刻預閘極電極112p而形成。
首先，光阻圖案可形成於預閘極電極112p上。光阻圖案可沿稍後待形成的閘極電極112的第二部分112b以及核心區COR的基底形成。可使用光阻圖案作為蝕刻罩幕來移除預閘極電極112p的一部分。
此後，移除光阻圖案，且可經由回蝕製程移除預閘極電極112p及預閘極絕緣層111p。因此，可形成閘極絕緣層111及閘極電極112。
閘極電極112可包含第一區112_1及第二區112_2。閘極電極112的第一區112_1可設置於中心區CR中。閘極電極112的第二區112_2可設置於邊緣區ER中。
參看圖17，預閘極罩蓋導電層113p可形成於閘極電極112上。預閘極罩蓋導電層113p可覆蓋閘極電極112以及核心區COR的基底100。預閘極罩蓋導電層113p可包含例如但不限於多晶矽或多晶矽鍺或可由多晶矽或多晶矽鍺形成。
參看圖18，可形成閘極罩蓋層113及閘極罩蓋層114。閘極罩蓋層113及閘極罩蓋層114可包含閘極罩蓋導電層113及閘極罩蓋絕緣層114。
首先，預閘極罩蓋導電層113p可經由回蝕製程移除。閘極罩蓋導電層113可藉由移除預閘極罩蓋導電層113p而形成。閘極罩蓋導電層113形成於閘極電極112的第一部分112a上。閘極罩蓋導電層113不在第三方向D3上與閘極電極112的第二部分112b交疊。閘極罩蓋導電層113在第一方向D1上與閘極電極112的第二部分112b交疊。
隨後，閘極罩蓋絕緣層114可形成於閘極罩蓋導電層113上。閘極罩蓋絕緣層114不在第三方向D3上與閘極電極112的第二部分112b交疊。閘極罩蓋絕緣層114在第一方向D1上與閘極電極112的第二部分112b交疊。
閘極罩蓋導電層113及閘極罩蓋絕緣層114可形成於閘極電極112的第一區112_1上。閘極罩蓋絕緣層114的上部表面可位於與閘極電極112的第二區112_2的上部表面相同的平面中。閘極絕緣層111、閘極電極112、閘極罩蓋導電層113以及閘極罩蓋絕緣層114可構成字線結構110。
參看圖19，單元緩衝層120、位元線結構130、位元線罩蓋圖案140、位元線間隔件150以及周邊電路元件可形成於基底100上。位元線結構130可包含位元線下部電極131、位元線中間電極132以及位元線上部電極133。周邊電路元件PT可包含核心閘極絕緣層220、核心閘極結構230、核心閘極罩蓋圖案240以及核心閘極間隔件250。核心閘極結構230可包含第一導電層231、第二導電層232以及第三導電層233。
單元緩衝層120及核心閘極絕緣層220可經由相同製程形成。位元線下部電極131及第一導電層231可經由相同製程形成。位元線中間電極132及第二導電層232可經由相同製程形成。位元線上部電極133及第三導電層233可經由相同製程形成。位元線罩蓋圖案140及核心閘極罩蓋圖案240可經由相同製程形成。
因此，單元緩衝層120的厚度與核心閘極絕緣層220的厚度可實質上相同。位元線下部電極131的厚度與第一導電層231的厚度可實質上相同。位元線中間電極132的厚度與第二導電層232的厚度可實質上相同。位元線上部電極133的厚度與第三導電層233的厚度可實質上相同。位元線罩蓋圖案140的厚度與核心閘極罩蓋圖案240的厚度可實質上相同。
柵欄圖案170可形成於基底100上。柵欄圖案170可形成於單元元件隔離層103及連接元件隔離層105上。柵欄圖案170可形成於字線結構110上。柵欄圖案170可形成於位元線結構130之間。柵欄圖案170可形成於周邊電路元件PT的側壁上。
參看圖20，可形成字線觸點WCT。字線觸點WCT穿透柵欄圖案170，且可連接至閘極電極112。字線觸點WCT可形成於閘極電極112的第二部分112b上。舉例而言，字線觸點WCT可接觸閘極電極112的第二部分112b的上部表面。控制信號可經由字線觸點WCT供應至字線（圖2的字線WL）。字線觸點WCT不與閘極電極112的第一部分112a接觸。字線觸點WCT可不在第一方向D1上與閘極罩蓋層113及閘極罩蓋層114交疊。然而，本揭露的技術想法不限於此。應理解，當元件被稱為「連接」或「耦接」至另一元件時或「在」另一元件「上」時，所述元件可直接連接或耦接至另一元件或在另一元件上，或可存在介入元件。相比之下，當元件被稱為「直接連接」或「直接耦接」至另一元件，或被稱作「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。
在根據一些實施例的半導體記憶體裝置中，閘極電極112的第二部分112b在第三方向D3上與虛設主動區ACTD交疊。此外，閘極電極112的第二部分112b在第一方向D1上與閘極罩蓋層113及閘極罩蓋層114交疊。此外，閘極電極112的第二部分112b的上部表面位於與閘極罩蓋層113及閘極罩蓋層114的上部表面相同的平面上。由於閘極電極112具有如上文所描述的結構，因此閘極電極112可不藉由虛設主動區ACTD電短接。亦即，可實施具有改良可靠性的半導體記憶體裝置。
在下文中，將參考圖15及圖21至圖25描述製造根據本揭露的一些實施例的半導體記憶體裝置的方法。出於解釋方便起見，解釋將集中於與使用圖13至圖20解釋的點不同的點。圖21至圖25為用於解釋製造根據一些實施例的半導體記憶體裝置的方法的中間階段圖。
參看圖15，可形成預閘極絕緣層111p及預閘極電極112p。預閘極絕緣層111p可沿閘極溝槽110t的內側壁、閘極溝槽110t的底部表面以及基底100的上部表面形成。預閘極絕緣層111p可覆蓋單元主動區ACTC的上部表面及虛設主動區ACTD的上部表面。
接下來，參看圖21，閘極電極112的第一部分120a可經由回蝕製程形成。閘極絕緣層111可經由回蝕製程形成。閘極電極112的第一部分120a可覆蓋單元主動區ACTC的一部分及虛設主動區ACTD的一部分。
參看圖22，預閘極罩蓋導電層113p及預閘極罩蓋絕緣層114p可形成於閘極電極112的第一部分120a上。預閘極罩蓋導電層113p可形成於閘極電極112的第一部分120a上，且預閘極罩蓋絕緣層114p可形成於預閘極罩蓋導電層113p上。預閘極罩蓋絕緣層114p的上部表面可位於與基底100的上部表面相同的平面中。預閘極罩蓋絕緣層114p可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合中的至少一者，或可由其形成。
參看圖23，閘極罩蓋導電層113及閘極罩蓋絕緣層114可藉由移除預閘極罩蓋導電層113p及預閘極罩蓋絕緣層114p而形成。閘極罩蓋導電層113及閘極罩蓋絕緣層114可形成於閘極電極112的第一區112_1上。閘極電極112的第二區112_2的上部表面可藉由移除預閘極罩蓋導電層113p及預閘極罩蓋絕緣層114p而暴露。連接區BR上的閘極電極112的第一部分112a的上部表面可藉由暴露預閘極罩蓋導電層113p及預閘極罩蓋絕緣層114p而移除。
參看圖24，預閘極電極的第二部分112bp可形成於閘極電極112的第一部分112a、閘極罩蓋絕緣層114以及基底100上。預閘極電極的第二部分112bp可由與閘極電極112的第一部分112a相同的材料或不同的材料形成。
參看圖25，預閘極電極的第二部分112bp可經由回蝕製程移除。閘極電極112的第二部分112b可藉由移除預閘極電極的第二部分112bp而形成。閘極電極112的第二部分112b的上部表面可位於與閘極罩蓋絕緣層114的上部表面相同的平面中。閘極電極112的第二部分112b可在第三方向D3上與虛設主動區ACTD交疊。閘極電極112的第二部分112b可在第一方向D1上與閘極罩蓋導電層113及閘極罩蓋絕緣層114交疊。
此後，儘管未圖示，但可形成位元線結構130、周邊電路元件PT以及字線觸點WCT。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本揭露的原理的情況下，可對實施例進行許多變化及修改。因此，所揭露的本揭露的實施例僅用於一般及描述性意義，且並非出於限制性目的。
100:基底 103:單元元件隔離層 103a:第一單元襯裡 103b:第二單元襯裡 103c:單元內埋絕緣層 103t:單元溝槽 105:連接元件隔離層 105a:第一連接襯裡 105b:第二連接襯裡 105c:連接內埋絕緣層 105t:連接溝槽 110:字線結構 110t:閘極溝槽 111:閘極絕緣層 111p:預閘極絕緣層 112:閘極電極 112_2:第二區 112_1:第一區 112:閘極電極 112a、120a:第一部分 112b、112bp、120b:第二部分 112BML:閘極電極障壁層 112FML:閘極電極填充層 112a_BML:第一障壁層 112a_FML:第一填充層 112b_FML:第二填充層 112b_BML:第二障壁層 112p:預閘極電極 113、114:閘極罩蓋層 113p:預閘極罩蓋導電層 120:單元緩衝層 130:位元線結構 131:位元線下部電極 132:位元線中間電極 133:位元線上部電極 140:位元線罩蓋圖案 150:位元線間隔件 170:柵欄圖案 180:墊隔離絕緣層 185:蝕刻終止層 190:電容器結構 191:電容器下部電極 192:電容器介電層 193:電容器上部電極 195:層間絕緣層 220:核心閘極絕緣層 230:核心閘極結構 231:第一導電層 232:第二導電層 233:第三導電層 240:核心閘極罩蓋圖案 250:核心閘極間隔件 A-A、B-B、C-C:線 ACTC:單元主動區 ACTD:虛設主動區 BC:內埋觸點 BL:位元線 BR:連接區 CAR:單元區 COR:核心區 CR:中心區 D1:第一方向 d1:第一高度 D2:第二方向 d2:第二高度 D3:第三方向 D4:第四方向 DC:直接觸點 ER:邊緣區 LP:導電著陸墊 POR:周邊電路區 PT:周邊電路元件 SDCT:源極/汲極觸點 SDCT_BS、WCT_BS:底部表面 WCT:字線觸點
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更顯而易見，其中： 圖1為根據本揭露的一些實施例的半導體記憶體裝置的平面圖。 圖2為根據本揭露的一些實施例的半導體記憶體裝置的平面圖。 圖3為沿圖2的線A-A截取的橫截面圖。 圖4為沿圖2的線B-B截取的橫截面圖。 圖5為沿圖2的線C-C截取的橫截面視圖。 圖6至圖12為根據一些實施例的半導體記憶體裝置的例示性圖。 圖13至圖20為用於解釋製造根據一些實施例的半導體記憶體裝置的方法的中間階段圖。 圖21至圖25為用於解釋製造根據一些實施例的半導體記憶體裝置的方法的中間階段圖。
100:基底
103:單元元件隔離層
103a:第一單元襯裡
103b:第二單元襯裡
103c:單元內埋絕緣層
103t:單元溝槽
105:連接元件隔離層
105a:第一連接襯裡
105b:第二連接襯裡
105c:連接內埋絕緣層
105t:連接溝槽
110:字線結構
110t:閘極溝槽
111:閘極絕緣層
112:閘極電極
112_1:第一區
112_2:第二區
112:閘極電極
112a:第一部分
112b:第二部分
113、114:閘極罩蓋層
120:單元緩衝層
130:位元線結構
131:位元線下部電極
132:位元線中間電極
133:位元線上部電極
140:位元線罩蓋圖案
150:位元線間隔件
170:柵欄圖案
180:墊隔離絕緣層
185:蝕刻終止層
192:電容器介電層
193:電容器上部電極
195:層間絕緣層
220:核心閘極絕緣層
230:核心閘極結構
231:第一導電層
232:第二導電層
233:第三導電層
240:核心閘極罩蓋圖案
250:核心閘極間隔件
A-A:線
ACTC:單元主動區
ACTD:虛設主動區
BR:連接區
CAR:單元區
COR:核心區
CR:中心區
D1:第一方向
d1:第一高度
D2:第二方向
d2:第二高度
D3:第三方向
ER:邊緣區
PT:周邊電路元件
WCT:字線觸點

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底，包含單元區及圍繞所述單元區的連接區； 單元主動區，由所述單元區中的單元元件隔離層界定； 連接元件隔離層，置放於所述連接區中； 字線結構，內埋於所述單元區及所述連接區中且在第一水平方向上延伸； 位元線結構，安置於所述基底上且在與所述第一水平方向相交的第二水平方向上延伸； 電容器結構，安置於所述單元區上且連接至所述單元主動區；以及 虛設主動區，安置於所述單元元件隔離層與所述連接元件隔離層之間， 其中所述字線結構包含閘極電極及閘極罩蓋層， 其中所述閘極電極包含： 第一部分，不在所述第一水平方向上與所述閘極罩蓋層交疊，以及 第二部分，安置於所述第一部分上且在所述第一水平方向上與所述閘極罩蓋層交疊，以及 其中所述第二部分在與所述第一水平方向及所述第二水平方向相交的豎直方向上與所述虛設主動區交疊。
  2. 如請求項1所述的半導體記憶體裝置，其中所述虛設主動區的第一上部部分的第一高度高於所述單元主動區的第二上部部分的第二高度， 其中所述虛設主動區的所述第一上部部分及所述單元主動區的所述第二上部部分由所述閘極電極包圍，以及 其中所述第一高度及所述第二高度是在所述豎直方向上相對於所述閘極電極的底部表面量測。
  3. 如請求項1所述的半導體記憶體裝置，其中所述虛設主動區的至少一部分在所述第一水平方向上與所述閘極罩蓋層交疊。
  4. 如請求項1所述的半導體記憶體裝置，更包括： 字線觸點，安置於所述連接區上且接觸所述閘極電極的所述第二部分。
  5. 如請求項1所述的半導體記憶體裝置，其中所述閘極電極的所述第二部分的上部表面與所述閘極罩蓋層的上部表面共面。
  6. 一種半導體記憶體裝置，包括： 基底，包含邊緣區及由所述邊緣區界定的中心區； 單元主動區，安置於所述中心區上且由單元元件隔離層界定； 多個字線結構，內埋於所述基底中，在第一水平方向上延伸，且在與所述第一水平方向相交的第二水平方向上間隔開； 多個位元線結構，安置於所述基底上，在所述第二水平方向上延伸，且在所述第一水平方向上間隔開； 電容器結構，安置於所述基底上且連接至所述單元主動區；以及 虛設主動區，安置於所述邊緣區上， 其中所述多個字線結構中的每一字線結構包含： 閘極電極，包含安置於所述中心區上的第一區及安置於所述邊緣區上的第二區，以及 閘極罩蓋層，安置於所述閘極電極的所述第一區上， 其中所述閘極電極的所述第二區的上部表面與所述閘極罩蓋層的上部表面共面，以及 其中所述閘極電極的所述第二區在與所述第一水平方向及所述第二水平方向相交的豎直方向上與所述虛設主動區交疊。
  7. 如請求項6所述的半導體記憶體裝置，其中所述虛設主動區的至少一部分在所述第一水平方向上與所述閘極罩蓋層交疊。
  8. 一種半導體記憶體裝置，包括： 基底，包含單元區、圍繞所述單元區界定的核心區以及在所述單元區與所述核心區之間的連接區，所述單元區包含邊緣區及由所述邊緣區界定的中心區； 單元元件隔離層，安置於所述單元區的所述中心區上； 所述連接區中的連接元件隔離層； 字線結構，內埋於所述單元區及所述連接區中且在第一水平方向上延伸， 其中所述字線結構包含閘極電極、閘極罩蓋導電層以及閘極罩蓋絕緣層，以及 其中所述閘極電極包含： 第一部分，不在所述第一水平方向上與所述閘極罩蓋導電層及所述閘極罩蓋絕緣層交疊，以及 第二部分，在所述第一水平方向上與所述閘極罩蓋導電層及所述閘極罩蓋絕緣層交疊； 位元線結構，安置於所述基底上且在與所述第一水平方向相交的第二水平方向上延伸； 電容器結構，連接至所述主動區且安置於所述單元區上； 周邊電路元件，安置於所述核心區上； 字線觸點，接觸所述閘極電極的所述第二部分且連接至所述連接區上的所述周邊電路元件，且不在所述第一水平方向上與所述閘極罩蓋導電層完全交疊；以及 虛設主動區，在所述邊緣區上安置於所述單元元件隔離層與所述連接元件隔離層之間，以及除所述中心區上的所述虛設主動區外的單元主動區， 其中所述閘極罩蓋導電層及所述閘極罩蓋絕緣層並不安置於所述邊緣區中，以及 其中所述第二部分在與所述第一水平方向及所述第二水平方向相交的豎直方向上與所述虛設主動區交疊。
  9. 如請求項8所述的半導體記憶體裝置，其中所述閘極電極的所述第二部分的至少一部分內埋於所述連接區內部。
  10. 如請求項8所述的半導體記憶體裝置，其中所述閘極電極的所述第二部分的上部表面與所述閘極罩蓋絕緣層的上部表面共面。
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