JP2000174119A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 Ｆを含む低誘電率ＳｉＯ2 膜を層間絶縁膜と
して有する半導体装置において、膜の剥離を抑制する。 【解決手段】 前記Ｆを含む低誘電率ＳｉＯ2 膜の上下
少なくとも一方に、前記低誘電率ＳｉＯ2 膜よりも屈折
率の大きい高屈折率ＳｉＯ2 膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置お
よびその製造に関し、特に高速動作に適した誘電率の低
い層間絶縁膜を有する半導体装置およびその製造方法に
関する。多数の半導体装置を集積した半導体集積回路装
置では、単一の基板上に形成された多数の半導体装置の
間を電気的に接続して所望の動作を行う半導体集積回路
装置を形成するために、多層配線構造が使われる。多層
配線構造では、第１層を構成する配線パターンを層間絶
縁膜で覆い、かかる層間絶縁膜上に第２層の配線パター
ンを形成する。さらに、前記第２層目の配線パターン上
に第２層目の層間絶縁膜を形成し、その上に第３層目の
配線パターンを形成してもよい。
【０００２】このような多層配線構造を、特に高速動作
が要求される論理集積回路や高速記憶装置に適用する場
合、層間絶縁膜を構成する絶縁膜の誘電率は可能な限り
低いのが望ましい。特に０．３μｍルール以下の超微細
化半導体装置では４層以上の多層配線構造が使われるよ
うになってきているが、従来の多層配線構造では、層間
絶縁膜として平行平板プラズマＣＶＤ法あるいは熱ＣＶ
Ｄ法により形成された誘電率が４．１以上のＳｉＯ
2 膜、あるいはＳＯＧ膜が使われており、層間絶縁膜を
介した配線パターン間の静電誘導によりインピーダンス
の増大、およびこれに伴う応答速度の遅れや消費電力の
増大等の深刻な問題が生じていた。
【０００３】これに対し、従来よりＦをドープした低誘
電率ＳｉＯ2 膜を、高密度プラズマを使ったプラズマＣ
ＶＤ法により堆積し、これを必要に応じて化学機械研磨
（ＣＭＰ）することにより平坦な層間絶縁膜を形成する
ことにより、低誘電率多層配線構造を形成することが行
われている。実際、ＳｉＯ2 膜にＦ（フッ素）を添加す
ることにより、層間絶縁膜の誘電率を３．４〜３．５程
度まで低下させることが可能である。
【０００４】
【従来の技術】図１（Ａ）および（Ｂ）は、従来の典型
的な多層配線構造１０Ａおよび１０Ｂの例を示す。図１
（Ａ）を参照するに、多層配線構造１０Ａはトランジス
タ等の活性素子を含み層間絶縁膜（図示せず）で覆われ
た基板１上に形成され、前記基板１上に形成されたＡｌ
あるいはＡｌ合金よりなる配線パターン２と、前記基板
１上に典型的にはプラズマＣＶＤ法により、前記配線パ
ターン２に沿ってこれを覆うように形成されたＳｉＯ2
膜３と、前記ＳｉＯ2 膜３を覆うＳＯＧ等の平坦化層間
絶縁膜４と、前記平坦化膜４上にプラズマＣＶＤ法によ
り形成されたＳｉＯ2 膜５とを含む。
【０００５】一方、図１（Ｂ）の多層配線構造１０Ｂで
は、前記基板１上の配線パターン２が高密度プラズマＣ
ＶＤ法により形成されたＳｉＯ2 膜よりなる平坦化層間
絶縁膜６で覆われ、前記平坦化ＳｉＯ2 膜６がプラズマ
ＣＶＤ法により形成されたＳｉＯ2 膜７により覆われ
る。図１（Ａ），１（Ｂ）の多層配線構造１０Ａ，１０
Ｂのいずれにおいても、前記ＳｉＯ2 膜５あるいはＳｉ
Ｏ2 膜７はＳｉＮ等よりなるパッシベーション膜（図示
せず）により覆われる。
【０００６】
【発明が解決しようとする課題】一方、先に説明したよ
うに、これらの多層配線構造では、ＳｉＯ2 膜３，４あ
るいは６の誘電率の値が一般に４．１あるいはそれ以上
になり、そのため特にいわゆるサブミクロンデバイス等
の超微細化半導体装置では、層間絶縁膜３，４あるいは
６の寄生容量に起因する配線遅延の問題が顕著になる。
また、これらの超微細化された半導体装置ではクロック
速度を増大させることが困難である。
【０００７】これに対し、先にも説明したように層間絶
縁膜３，４あるいは６としてＦを添加したＳｉＯ2 膜を
使えば層間絶縁膜の誘電率が３．４〜３．５程度まで減
少し、超微細化半導体装置において動作速度を向上させ
ることができる。しかし、従来のＦ添加ＳｉＯ2 膜を使
った層間絶縁膜は一般に配線パターンに対する密着力が
劣り、このため剥がれを生じやすい問題があった。
【０００８】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、Ｆ添加ＳｉＯ2 膜よりなる低誘電率層間絶縁膜を含
む多層配線構造を備えた半導体装置において、前記多層
配線構造の密着性を向上させ、半導体装置の信頼性を向
上させることにある。
【０００９】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板と、前記基板上に
形成された多層配線構造とを備えた半導体装置におい
て、前記多層配線構造は、配線パターンと、前記配線パ
ターンを覆うように形成されたＦを含む層間絶縁膜とを
含み、さらに前記Ｆを含む層間絶縁膜の上または下の少
なくとも一方に、前記Ｆを含む層間絶縁膜よりも屈折率
の大きい高屈折率絶縁膜を含むことを特徴とする半導体
装置により、または請求項２に記載したように、前記高
屈折率絶縁膜はＳｉを過剰に含むＳｉＯ2 膜よりなるこ
とを特徴とする請求項１記載の半導体装置により、また
は請求項３に記載したように、前記層間絶縁膜は、さら
にパッシベーション膜で覆われていることを特徴とする
請求項１または２記載の半導体装置により、または請求
項４に記載したように、前記高屈折率絶縁膜に隣接し
て、屈折率がさらに高い別の絶縁膜を有することを特徴
とする請求項１〜３のうち、いずれか一項記載の半導体
装置により、または請求項５に記載したように、多層配
線構造を有する半導体装置の製造方法において、前記多
層配線構造を形成する工程は、配線パターンを、第１の
屈折率を有しＦを含む層間絶縁膜で覆う工程と、前記Ｆ
を含む層間絶縁膜上に、前記第１の屈折率よりも大きい
第２の屈折率を有する高屈折率絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法により、
または請求項６に記載したように、前記高屈折率絶縁膜
を形成する工程は、Ｓｉを過剰に含むＳｉＯ2 膜を形成
するプラズマＣＶＤ工程を特徴とする請求項５記載の半
導体装置の製造方法により解決する。 ［作用］本発明の発明者は、図２に示す多層膜構造を有
する試料２０Ａに対してＮ2 雰囲気中において様々な時
間加熱処理を行ない、多層膜構造中における膜の剥離の
発生状況を調べた。以下の表１は、かかる加熱処理実験
の結果を示す。
【００１０】
【表１】
【００１１】始めに図２を参照するに、試料２０ＡはＳ
ｉ基板１１上に高密度プラズマＣＶＤ法により約８００
ｎｍの厚さに形成された屈折率が約１．４６の非ドープ
ＳｉＯ2 膜１２を含み、前記非ドープＳｉＯ2 膜１２上
には、ＳｉＦ4 を原料として使い基板を高周波バイアス
することなく実行される高密度プラズマＣＶＤ法によ
り、誘電率が約３．４のＦ添加ＳｉＯ2 膜１３が約６５
０ｎｍの厚さに形成される。ただし、前記Ｆ添加ＳｉＯ
2 膜１３を通常行われている通りの高周波バイアスを印
加した高密度プラズマＣＶＤ法により形成した場合に
は、得られるＳｉＯ 2 膜の膜質が吸湿性により不安定に
なるため誘電率を３．６以下に低下させるのは困難であ
る。このため、前記ＳｉＯ2 膜１３の堆積は、先に説明
したように基板の高周波バイアスを行なうことなく実行
される。
【００１２】以下の表２には、後で説明するＩＣＰ型プ
ラズマＣＶＤ装置を使った場合の前記Ｆ添加低誘電率Ｓ
ｉＯ2 膜１３を形成する条件を示す。
【００１３】
【表２】
【００１４】さらに、前記Ｆ添加ＳｉＯ2 膜１３上には
様々な方法でキャップ層１４が形成され、前記キャップ
層１４上には前記非ドープＳｉＯ2 膜１２と同様な非ド
ープＳｉＯ2 膜１５が約６００ｎｍの厚さに形成され
る。また、前記非ドープＳｉＯ 2 膜１５上には約５００
ｎｍの厚さのＳｉＮ膜１６が形成される。さらに、この
ようにして得られた試料１０を４００°ＣのＮ2 雰囲気
中において様々な時間熱処理し、剥離の発生を調べた。
【００１５】先の表１中、実験Ａは、前記キャップ層１
４として、通常の平行平板プラズマＣＶＤ装置中におい
て厚さが１００ｎｍで屈折率が１．４６のＳｉＯ2 膜
を、ＳｉＨ4 ，Ｏ2 およびＮ2 Ｏを使って表３に示す条
件下で形成した場合の熱処理試験の結果を示すが、試料
作製直後には剥離は生じていなかったのに対し、１８０
分間の熱処理によりＳｉＮ膜１６の剥離が生じることが
確認された。
【００１６】
【表３】
【００１７】これに対し、表１中、実験Ｂは通常の平行
平板プラズマＣＶＤ装置中において、厚さが１００ｎｍ
で屈折率が１．４９のＳｉＯ2 膜を前記キャップ層１４
として、表４の条件で形成した場合の結果を示すが、こ
の場合には１８０分間の熱処理を行なっても剥離は生じ
ないことがわかる。
【００１８】
【表４】
【００１９】さらに、表１中、実験Ｃは通常の平行平板
プラズマＣＶＤ装置中において、厚さが１００ｎｍで屈
折率が１．５１のＳｉＯ2 膜を前記キャップ層１４とし
て、下の表５の条件で形成した場合の結果を示すが、こ
の場合にも１８０分間の熱処理を行なっても剥離は生じ
ないことがわかる。
【００２０】
【表５】
【００２１】一方、前記キャップ層１４をＴＥＯＳを原
料としたプラズマＣＶＤ法により、下の表６の条件下
で、屈折率が１．４６のＳｉＯ2 膜の形で形成した場合
には、表１の実験Ｄ〜Ｇに示すように、厚さが１００〜
４００ｎｍの範囲のいずれにおいても熱処理開始から３
０分後にはＳｉＮ膜１６の剥離が生じることが確認され
た。実験Ｄ〜Ｇのいずれにおいても、形成されるキャッ
プ層１４はＳｉＯ2 よりなり、１．４６の屈折率を有す
る。
【００２２】
【表６】
【００２３】さらに、表１の実験Ｈ〜Ｉに示したよう
に、前記キャップ層１４をＴＥＯＳ−ＳｉＯ2 膜と、プ
ラズマＣＶＤ法により下の表７の条件下で形成される屈
折率が１．５８のＳｉＯＮ膜との複合膜とした場合に
は、熱処理開始後９０分には前記ＳｉＮ膜１６において
剥離が生じることがわかる。
【００２４】
【表７】
【００２５】また表１の実験Ｊ〜Ｌに示したように、前
記キャップ層１４を、前記表３の条件で形成された屈折
率が１．４６で厚さが２００ｎｍのＳｉＯ2 膜、あるい
は前記表６の条件で形成された屈折率が１．４６で厚さ
が２００ｎｍのＴＥＯＳ−ＳｉＯ2 膜と、プラズマＣＶ
Ｄ法により下の表８の条件で形成された屈折率が１．６
５で厚さが５０あるいは１００ｎｍのＳｉＯＮ膜との複
合膜とした場合にも、熱処理開始から遅くとも１８０分
後には、前記ＳｉＮ膜１６の剥離が生じる。
【００２６】
【表８】
【００２７】さらに、本発明の発明者は、同様なＮ2 雰
囲気中における加熱処理実験を、図３に示す構成の試料
２０Ｂについても行なった。ただし、図３中、図２の構
造と対応する部分には同一の参照符号を付し、説明を省
略する。図３を参照するに、前記Ｓｉ基板１１上には図
２の非ドープＳｉＯ2 膜に対応する下地層１２を介して
Ｆ添加ＳｉＯ2 膜１３が、表２に示した条件下で約６０
０ｎｍの厚さに形成され、前記Ｆ添加ＳｉＯ2 膜１３上
にキャップ層１４が形成される。
【００２８】下の表９は図３の試料２０Ｂについて行な
ったＮ2 雰囲気中、４００°Ｃにおける加熱処理の結果
を示す。
【００２９】
【表９】
【００３０】表９中、実験Ｍでは前記下地層１２として
非ドープＳｉＯ2 膜をプラズマＣＶＤ法により、先に表
３で説明した条件下で約５００ｎｍの厚さに形成し、次
に前記Ｆ添加ＳｉＯ2 膜１３を先の表２の条件下で約６
００ｎｍの厚さに形成した後、前記キャップ層１４を、
屈折率が２．００のＳｉＮ膜をプラズマＣＶＤ法により
３０ｎｍの厚さに堆積することにより形成する。
【００３１】一方、実験Ｎでは、前記実験Ｍと同じ下地
層１２およびＦ添加ＳｉＯ2 膜１３上に、キャップ層１
４を、先に表４で説明した条件下で屈折率が１．４９の
ＳｉＯ2 膜を約１００ｎｍの厚さに堆積し、さらにその
上に実験Ｍと同様なＳｉＮ膜を約３０ｎｍの厚さに堆積
することにより形成する。また、実験Ｏでは、前記下地
層１２およびキャップ層１４を、ＳｉＮ膜をプラズマＣ
ＶＤ法により約３０ｎｍの厚さに堆積することにより形
成する。
【００３２】表９では、実験Ｍにおいて９０分の熱処理
で剥離が生じることが示されるが、実験Ｎおよび実験Ｏ
では剥離の発生は観察されなかった。図２の試料２０Ａ
に対して行なった表１の実験では、剥離はいずれも緻密
なＳｉＮ膜１６において生じているが、これは熱処理の
結果Ｆを含有するＳｉＯ2 膜１３からＦが放出され、こ
れが前記ＳｉＮ膜１６の下に蓄積することにより生じる
ものと解釈される。一方、表１の実験Ｂ，Ｃあるいは表
９の実験Ｎにおいては前記Ｆ添加ＳｉＯ2 膜１３に隣接
して高屈折率ＳｉＯ2 膜よりなるキャップ層１４を形成
することにより剥離の発生が回避されることがわかる
が、これはＦ添加ＳｉＯ2 膜１３から放出されたＦが、
かかる高屈折率ＳｉＯ2 キャップ層１４により捕獲され
ることを示唆している。
【００３３】図４は、このように前記キャップ層１４と
して形成した屈折率が１．４６のプラズマＣＶＤ−Ｓｉ
Ｏ2 膜と屈折率が１．５１のプラズマＣＶＤ−ＳｉＯ2
膜のＦＴＩＲ(Fourier Transform Infra-red) 吸収スペ
クトルを示す。図４を参照するに、いずれの膜でも１１
００ｃｍ-1前後の波数の位置においてＳｉ−Ｏ結合に対
応する強い吸収ピークが観測されるが、屈折率が１．５
１の膜では約２２００ｃｍ-1の波数の位置にＳｉ−Ｈ結
合に対応する吸収ピークが、また約３４００ｃｍ-1の波
数の位置にＳｉ−ＯＨ結合に対応する吸収ピークが観測
される。すなわち、図４の結果は、前記高屈折率ＳｉＯ
2 膜中には過剰のＳｉが含まれていることを示してお
り、このことから、前記表１の実験ＢあるいはＣの結
果、あるいは表９の実験Ｎの結果は、かかる高屈折率Ｓ
ｉＯ2 膜中の過剰のＳｉがＦ含有ＳｉＯ2 膜から放出さ
れたＦを捕獲する効果を示しているものと解釈される。
さらに、図４のスペクトルでは、屈折率が１．４６のプ
ラズマＣＶＤ−ＳｉＯ2 膜で観測される波数が約８００
ｃｍ-1のピークが、屈折率が１．５１の膜では約９００
ｃｍ-1の位置にシフトしていることがわかる。
【００３４】すなわち本発明によれば、Ｆを含むＳｉＯ
2 膜を有する半導体装置において、前記Ｆを含むＳｉＯ
2 膜の上または下に高い屈折率を有し過剰のＳｉを含む
高屈折率ＳｉＯ2 膜を配設することにより、仮に前記半
導体装置が加熱処理されても前記Ｆを含むＳｉＯ2 膜か
らＦが放出されても、放出されたＦが前記高屈折率Ｓｉ
Ｏ2 膜に捕獲され、多層配線構造を構成する層間絶縁膜
あるいはパッシベーション膜の剥離の問題を回避するこ
とができる。
【００３５】
【発明の実施の形態】［第１実施例］図５は、本発明の
第１実施例による多層配線構造を有する半導体装置３０
の構成を示す。図５を参照するに、半導体装置３０はＳ
ｉ基板３１と、前記Ｓｉ基板３１上にＭＯＳトランジス
タなどの活性素子を覆うように形成されたＣＶＤ−Ｓｉ
Ｏ2 膜３２とを含み、前記ＳｉＯ2 膜３２上にはＡｌあ
るいはＡｌ合金よりなる配線パターン３３が形成されて
いる。さらに前記配線パターン３３は、図６に示すＩＣ
Ｐ（誘導結合）型プラズマＣＶＤ装置４０により形成さ
れるＦをドープした、典型的には誘電率が３．４〜３．
５程度の低誘電率ＳｉＯ2 膜３４により覆われる。
【００３６】図６を参照するに、前記ＩＣＰ型プラズマ
ＣＶＤ装置４０はＳｉＨ4 ，ＳｉＦ 4 ，Ｏ2 などの気相
原料をＡｒなどのキャリアガスと共に導入される反応室
４１を有し、前記反応室４１中には試料台４２上に静電
チャック４３を介して堆積がなされる基板４４が保持さ
れる。そこで、前記反応室４１に前記ＳｉＨ4 ，ＳｉＦ
4 あるいはＯ2 などの気相原料を導入し、前記基板４４
を高周波電源４５により駆動し、同時に前記反応室４１
の外側に設けられたコイル４１Ａを別の高周波電源４６
により駆動することにより、前記反応室４１中に高密度
プラズマを形成することができる。また、前記試料台４
２中には冷却機構４２Ａが形成され、堆積時の基板温度
が制御される。
【００３７】本実施例では前記配線パターン３３が形成
された後、図６のＣＶＤ装置４０中において先に説明し
た表２の条件下でＳｉＯ2 膜の堆積を行ない、前記配線
パターン３３を覆うように、Ｆを約１２原子％程度含む
Ｆ添加ＳｉＯ2 膜３４Ａを、典型的には約１００ｎｍの
厚さに形成する。その際、前記プラズマＣＶＤ装置４０
において前記高周波電源４５による基板バイアスを使用
しないことにより、前記Ｆ添加ＳｉＯ2 膜３４Ａとし
て、Ｆ濃度が高く、誘電率が３．４程度と低く、しかも
吸湿性の低い好ましい特徴を有する膜が得られる。
【００３８】一方、前記Ｆ添加ＳｉＯ2 膜３４Ａは基板
バイアスなしで形成されるため、前記配線パターン３３
上におけるステップカバレッジは一般に不十分であり、
このため本実施例では、前記ＳｉＯ2 膜３４Ａ上に別の
Ｆ添加ＳｉＯ2 膜３４Ｂを、図６のＩＣＰ型プラズマＣ
ＶＤ装置を使い、ただし前記高周波電源４５を例えば１
２００Ｗで駆動することにより、基板バイアスを加えな
がら、典型的には約８００ｎｍの厚さに堆積する。その
際、ＳｉＦ4 原料の供給を多少抑えることにより、前記
ＳｉＯ2 膜３４Ｂを、Ｆを約８原子％程度含むようにす
る。ＳｉＯ2 膜３４Ｂ中のＦの含有量がこの程度なら
ば、膜３４Ｂは基板の高周波バイアスの存在下で形成し
た場合でも安定で吸湿性も低い。一方、膜３４Ｂ自体の
誘電率は、Ｆの含有量が低いため膜３４Ａの値よりはや
や高いが、配線パターン３３に直接に接することがない
ので、層間絶縁膜３４の実効的な寄生容量は効果的に抑
制される。
【００３９】さらに、図５の構造３０では、前記層間絶
縁膜３４Ｂ上に、平行平板型プラズマＣＶＤ装置中にお
いて先の表４の条件で形成された屈折率が１．４９以上
の、ＳｉＯ2 のストイキオメトリー組成に対してＳｉに
富んだ組成を有する高屈折率ＳｉＯ2 膜３５が、典型的
には１００ｎｍの厚さに形成され、さらに前記ＳｉＯ 2
膜３５上には屈折率が約２．０のＳｉＮ膜３６が、同じ
く平行平板型プラズマＣＶＤ装置により形成される。
【００４０】かかる構成の多層配線構造では、前記Ｆ含
有ＳｉＯ2 膜３４Ａあるいは３４Ｂから放出されたＦが
前記高屈折率ＳｉＯ2 膜３５により捕獲されるものと考
えられ、先に表１の実験例Ｂ，Ｃあるいは表９の実験例
Ｎに示したように多層配線構造、特にＳｉＮ膜３６の剥
離が効果的に抑制される。また、前記高屈折率ＳｉＯ 2
膜３５としては、屈折率が１．４８以上のものであれば
本発明の目的に使用可能である。 ［第２実施例］図７は、いわゆるデュアルダマシン法を
使った多層配線構造を有する、本発明の第２実施例によ
る半導体装置５０の構成を示す。
【００４１】図７を参照するに、前記半導体装置５０は
拡散領域５１Ａ，５１Ｂを有するＳｉ基板５１上に形成
されており、前記Ｓｉ基板５１は図２の構造２０Ａの前
記ＳｉＯ2 膜１２に対応する非ドープＳｉＯ2 よりなる
層間絶縁膜５２により覆われる。前記層間絶縁膜５２中
には前記拡散領域５１Ａおよび５１Ｂを露出するコンタ
クトホール５２Ａ，５２Ｂが形成され、前記層間絶縁膜
５２上には前記コンタクトホール５２Ａ，５２Ｂをそれ
ぞれ露出する配線溝５３Ａおよび５３Ｂを形成されたＦ
添加ＳｉＯ2 よりなる低誘電率層間絶縁膜５３が形成さ
れる。
【００４２】前記コンタクトホール５２Ａおよび５２Ｂ
はそれぞれＷプラグ５２ａおよび５２ｂにより埋めら
れ、一方前記配線溝５３Ａおよび５３ＢはそれぞれＣｕ
配線パターン５３Ｃおよび５３Ｄにより埋められる。ま
た、前記層間絶縁膜５３とその下の層間絶縁膜５２との
間にはエッチングストッパとして使われるＳｉＮ膜５３
ａが形成され、さらに前記層間絶縁膜５３上には先に説
明した屈折率が１．４８以上、好ましくは１．４９以上
の高屈折率ＳｉＯ2 膜３５に対応する高屈折率ＳｉＯ2
膜５３ｂが形成される。前記Ｗプラグ５２ａおよび５２
ｂは前記層間絶縁膜５２上にＷ層を前記コンタクトホー
ル５２Ａおよび５２Ｂを埋めるように堆積し、さらに層
間絶縁膜５２上に残留するＷ層を化学機械研磨（ＣＭ
Ｐ）法により除去することにより形成される。同様に、
前記Ｃｕ配線パターン５３Ｃおよび５３Ｄも、前記層間
絶縁膜５３上、より正確には前記高屈折率ＳｉＯ2 膜５
３ｂ上に前記配線溝５３Ａおよび５３Ｂを埋めるように
Ｃｕ層を堆積し、これを化学機械研磨により前記ＳｉＯ
2 膜５３ｂ上から除去することにより形成される。
【００４３】前記層間絶縁膜５３上、より正確には前記
高屈折率ＳｉＯ2 膜５３ｂ上にはさらにエッチングスト
ッパとなるＳｉＮ膜５４ａを介してＦを添加した低誘電
率ＳｉＯ2 よりなる層間絶縁膜５４が形成され、前記層
間絶縁膜５４上には前記ＳｉＯ2 膜５３ｂと同様な高屈
折率ＳｉＯ2 膜５４ｂが形成される。さらに層間絶縁膜
５４上には前記高屈折率ＳｉＯ2 膜５４ｂおよびエッチ
ングストッパとなるＳｉＮ膜５５ａを介してＦを添加し
た低誘電率ＳｉＯ2 よりなる層間絶縁膜５５が形成さ
れ、さらに前記層間絶縁膜５５上には前記高屈折率Ｓｉ
Ｏ2 膜５３ｂあるいは５４ｂと同様な高屈折率ＳｉＯ2
膜５５ｂが形成される。
【００４４】さらに、前記層間絶縁膜５５および５５ｂ
中には、前記ＳｉＮ膜５５ａをエッチングストッパ膜と
して配線溝５５Ａおよび５５Ｂが形成され、さらに前記
層間絶縁膜５４および５４ｂ中には前記ＳｉＮ膜５５ａ
をハードマスクとしたドライエッチング工程により、前
記ＳｉＮ膜５５ａ中に形成された開口部に対応してコン
タクトホール５４Ａ，５４Ｂが形成される。前記コンタ
クトホール５４Ａ，５４Ｂは前記ＳｉＮ膜５４ａを露出
するが、さらに前記ＳｉＮ膜５４ａをドライエッチング
することにより前記Ｃｕ配線パターン５３Ｃ，５３Ｄが
露出される。
【００４５】さらに、前記層間絶縁膜５５上、より正確
には前記高屈折率ＳｉＯ2 膜５５ｂ上にＣｕ層を前記配
線溝５５Ａ，５５Ｂおよびコンタクトホール５４Ａ，５
４Ｂを埋めるように堆積し、さらにＣＭＰ法により前記
ＳｉＯ2 膜５５ｂ上に残留するＣｕ層を除去することに
より、前記配線溝５５Ａ，５５Ｂを埋め、さらに前記コ
ンタクトホール５４Ａあるいは５４Ｂを介して前記配線
パターン５３Ａあるいは５３ＢにコンタクトするＣｕ配
線パターン５５Ｃおよび５５Ｄがそれぞれ形成される。
【００４６】本実施例においても、前記Ｆ添加低誘電率
ＳｉＯ2 膜５３，５４あるいは５５に隣接して高屈折率
ＳｉＯ2 膜５３ｂあるいは５４ｂを、前記高屈折率Ｓｉ
Ｏ2膜５３ｂあるいは５４ｂが対応するＳｉＮ膜５４ａ
あるいは５５ａとの間に介在するように形成することに
より、前記Ｆ添加ＳｉＯ2 膜５３あるいは５４から放出
されたＦが前記高屈折率ＳｉＯ2 膜５３ｂあるいは５４
ｂにより捕獲され、緻密なＳｉＮ膜５４ａあるいは５５
ａの直下に蓄積する問題が回避される。その結果、本実
施例の多層配線構造を有する半導体装置５０は優れた信
頼性を示す。前記半導体装置５０は論理集積回路であっ
ても、またＤＲＡＭ等のメモリであってもよい。 ［第３実施例］図８は、本発明の第３実施例によるＤＲ
ＡＭ６０の構成を示す。
【００４７】図８を参照するに、ＤＲＡＭ６０はｐ型ウ
ェル６２を形成されたＳｉ基板６１上に形成され、前記
基板６１上には活性領域を画成するフィールド酸化膜６
３が形成されている。また、前記Ｓｉ基板６１中には前
記活性領域に対応してｎ+ 型の拡散領域６１Ａ〜６１Ｃ
が形成され、さらに前記基板６１上には前記拡散領域６
１Ａと６１Ｂとの間のチャネル領域を覆うようにゲート
電極６４Ａが、基板６１との間に図示しないゲート絶縁
膜を介して形成される。同様に、前記基板６１上には前
記拡散領域６１Ｂと６１Ｃとの間のチャネル領域を覆う
ようにゲート電極６４Ｂが、基板６１との間に図示しな
いゲート絶縁膜を介して形成される。さらに、前記フィ
ールド酸化膜６３上には前記ゲート電極６４Ａ，６４Ｂ
と同様な構成のワード線ＷＬが延在する。
【００４８】前記ゲート電極６４Ａ，６４Ｂおよび前記
ワード線ＷＬはその両側壁面上に側壁絶縁膜を担持し、
さらにＳｉＮ等の薄い絶縁膜６４により覆われる。さら
に前記絶縁膜６４上にはＣＶＤ−ＳｉＯ2 等の平坦化絶
縁膜６５が形成され、前記平坦化絶縁膜６５中には前記
拡散領域６１Ｂを露出するコンタクトホール６５Ａが形
成される。また、前記平坦化絶縁膜６５上には、前記コ
ンタクトホール６５Ａにおいて前記拡散領域６１Ｂとコ
ンタクトするビット線電極ＢＬがＷあるいはポリシリコ
ン等により形成される。
【００４９】前記ビット線電極ＢＬはＳｉＮ等の薄い絶
縁膜６６により覆われ、さらにＣＶＤ−ＳｉＯ2 膜等の
平坦化絶縁膜６７が前記絶縁膜６６上に形成される。ま
た前記平坦化絶縁膜６７中には、前記拡散領域６１Ａお
よび６１Ｃを露出するコンタクトホール６７Ａ，６７Ｂ
が形成され、前記コンタクトホール６７Ａ，６７Ｂには
スタックドフィン型キャパシタＣ１，Ｃ２が形成され
る。
【００５０】前記スタックドフィン型キャパシタＣ１お
よびＣ２の各々は、前記コンタクトホール６７Ａあるい
は６７Ｂにおいて前記拡散領域６１Ａあるいは６１Ｃと
コンタクトするポリシリコン蓄積電極と、これを覆うキ
ャパシタ誘電体膜とを有し、さらにポリシリコン対向電
極膜６８により覆われる。また、前記ポリシリコン対向
電極膜６８上にはＳＯＧ等よりなる平坦化層間絶縁膜６
９が形成される。
【００５１】前記平坦化膜６９上にはＴｉＮ／Ｔｉ構造
を有するバリア膜７０ａと前記バリア膜７０ａ上に形成
されたＡｌあるいはＡｌ合金よりなる導体パターン７０
ｂと、前記導体パターン７０ｂ上に形成されたＳｉＯＮ
等の反射防止膜（ＡＲＣ）７０ｃとよりなる配線パター
ン７０が形成され、前記配線パターン７０は前記平坦化
層間絶縁膜６９上に形成されたＦ含有低誘電率ＳｉＯ2
膜よりなる層間絶縁膜７１により覆われる。先の例と同
様に、前記層間絶縁膜７１はＦを約１２原子％の割合で
含み、約３．４の誘電率を有する。
【００５２】さらに、図８のＤＲＡＭ６０では、前記層
間絶縁膜７１上に屈折率が１．４８以上、好ましくは
１．４９以上の高屈折率ＳｉＯ2 膜７２が形成され、前
記高屈折率ＳｉＯ2 膜７２上にはＳｉＮよりなるパッシ
ベーション膜７３が形成される。本実施例では、前記Ｆ
含有低誘電率層間絶縁膜７１と緻密なＳｉＮパッシベー
ション膜７３との間に高屈折率ＳｉＯ2 膜７２を介在さ
せることにより、前記層間絶縁膜７１で放出されたＦが
前記パッシベーション膜７３の下に蓄積することがな
く、パッシベーション膜７３の剥離が効果的に抑制され
る。
【００５３】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００５４】
【発明の効果】請求項１〜６記載の本発明の特徴によれ
ば、Ｆを含有する低誘電率ＳｉＯ2 膜を層間絶縁膜とし
て有する半導体装置において、前記Ｆ含有低誘電率Ｓｉ
Ｏ2 膜に隣接してＳｉを過剰に含む高屈折率ＳｉＯ2 膜
を形成することにより、前記低誘電率ＳｉＯ2 膜から放
出されたＦが前記高屈折率ＳｉＯ2 膜により吸収され、
多層配線構造を形成する層間絶縁膜の剥離の問題が抑制
され、半導体装置の信頼性が向上する。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は従来の多層配線構造を示す図
である。
【図２】本発明の原理を説明する図（その１）である。
【図３】本発明の原理を説明する図（その２）である。
【図４】本発明の原理を説明する図（その３）である。
【図５】本発明の第１実施例による半導体装置の構成を
示す図である。
【図６】本発明においてＦ含有低誘電率ＳｉＯ2 膜の形
成に使われるプラズマＣＶＤ装置の構成を示す図であ
る。
【図７】本発明の第２実施例による半導体装置の構成を
示す図である。
【図８】本発明の第３実施例によるＤＲＡＭの構成を示
す図である。
【符号の説明】
１，１１，３１，５１，６１ 基板 ２，３３ 配線パターン ３ 絶縁膜 ４ ＳＯＧ膜 ５ パッシベーション膜 ６ 高密度プラズマＣＶＤ−ＳｉＯ2 膜 ７ プラズマＣＶＤ−ＳｉＯ2 膜 １２，１５ 非ドープＳｉＯ2 膜、下地層 １３，３４Ａ，３４Ｂ，５３，５４，５５，７１ Ｆ含
有低誘電率ＳｉＯ2 膜 １４ キャップ層 １６．３６，７３ ＳｉＮパッシベーション膜 ３０，５０ 半導体装置 ３２ 絶縁膜 ３５ 高屈折率ＳｉＯ2 膜 ４０ 高密度プラズマＣＶＤ装置 ４１ 反応室 ４１Ａ コイル ４２ 試料保持台 ４３ 静電チャック ４４ 基板 ４５，４６ 高周波バイアス電源 ５１Ａ，５１Ｂ，６１Ａ，６１Ｂ，６１Ｃ 拡散領域 ５２，６５，６７，６９ 層間絶縁膜 ５２Ａ，５２Ｂ，５４Ａ，５４Ｂ，６５Ａ，６７Ａ，６
７Ｂ コンタクトホール ５２ａ，５２ｂ Ｗプラグ ５３ａ，５４ａ，５５ａ ＳｉＮエッチングストッパ層 ５３ｂ，５４ｂ，５５ｂ，７２ 高屈折率ＳｉＯ2 膜 ５３Ａ，５３Ｂ，５５Ａ，５５Ｂ 配線溝 ５３Ｃ，５３Ｄ，５５Ｃ，５５Ｄ Ｃｕ配線パターン ６０ ＤＲＡＭ ６２ ｐウェル ６３ フィールド酸化膜 ６４，６６ ＳｉＮ膜 ６４Ａ，６４Ｂ ゲート電極 ６８ 対向電極 ７０ 配線パターン ７０ａ ＴｉＮ／Ｔｉバリア膜 ７０ｂ 導体パターン ７０ｃ 反射防止膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH18 HH33 JJ04 JJ11 JJ19 KK01 KK04 KK08 KK19 MM02 MM05 MM28 MM29 NN37 QQ04 QQ09 QQ10 QQ11 QQ23 QQ37 QQ48 RR04 RR06 RR11 RR20 SS02 SS15 TT02 VV16 WW09 XX24 5F045 AA08 AB32 AB33 AC01 AC02 AC11 AD07 AD08 AE15 AE21 AF03 CB04 CB05 DC52 DC57 DC62 DP04 EH11 EH13 EJ02 EJ09 HA16 5F058 BA11 BA20 BD02 BD06 BD10 BF07 BF23 BF24 BF29 BF31 BH02 BJ02 BJ03

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板上に形成された多層配線構造とを備えた半導体
    装置において、 前記多層配線構造は、 配線パターンと、 前記配線パターンを覆うように形成されたＦを含む層間
    絶縁膜とを含み、 さらに前記Ｆを含む層間絶縁膜の上または下の少なくと
    も一方に、前記Ｆを含む層間絶縁膜よりも屈折率の大き
    い高屈折率絶縁膜を含むことを特徴とする半導体装置。
  2. 【請求項２】 前記高屈折率絶縁膜はＳｉを過剰に含む
    ＳｉＯ2 膜よりなることを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】 前記層間絶縁膜は、さらにパッシベーシ
    ョン膜で覆われていることを特徴とする請求項１または
    ２記載の半導体装置。
  4. 【請求項４】 前記高屈折率絶縁膜に隣接して、屈折率
    がさらに高い別の絶縁膜を有することを特徴とする請求
    項１〜３のうち、いずれか一項記載の半導体装置。
  5. 【請求項５】 多層配線構造を有する半導体装置の製造
    方法において、 前記多層配線構造を形成する工程は、 配線パターンを、第１の屈折率を有しＦを含む層間絶縁
    膜で覆う工程と、 前記Ｆを含む層間絶縁膜上に、前記第１の屈折率よりも
    大きい第２の屈折率を有する高屈折率絶縁膜を形成する
    工程とを含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記高屈折率絶縁膜を形成する工程は、
    Ｓｉを過剰に含むＳｉＯ2 膜を形成するプラズマＣＶＤ
    工程を特徴とする請求項５記載の半導体装置の製造方
    法。
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