JPH07193227A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07193227A JPH07193227A JP33197193A JP33197193A JPH07193227A JP H07193227 A JPH07193227 A JP H07193227A JP 33197193 A JP33197193 A JP 33197193A JP 33197193 A JP33197193 A JP 33197193A JP H07193227 A JPH07193227 A JP H07193227A
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- gate
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Abstract
(57)【要約】 （修正有）
【目的】 ゲート直下のチャンネルにのみ不純物のイオ
ン注入ができると共に、ゲート電極形成時に気相成長に
より金属膜を形成できるようにして、高集積化や高速動
作の可能なＭＯＳＦＥＴの製造方法を提供する。 【構成】 半導体基板１上に素子分離領域２を形成し、
その上にバッファ酸化膜３とＳｉ３Ｎ４窒化膜４を重ね
て形成する。次に窒化膜４にゲート電極用の溝を形成し
てこの溝を通じて基板１中にチャンネル不純物をイオン
注入した後、窒化膜４をマスクとして溝内の酸化膜３を
除去後、熱酸化でゲート酸化膜７を形成し、その上に十
分厚くＳｉ層８を堆積した。機械的研摩でＳｉ層表面を
エッチし、窒化膜４の溝中に埋込んだＳｉ層８にＷ１０
からなるゲート電極を形成した。その結果、ゲート領域
のチャンネル部のみに高濃度の不純物領域が形成され、
一方ソースやドレイン領域に形成すべき拡散層は不純物
濃度を低くでき、ゲートに金属ゲートを成長させ得る。
ン注入ができると共に、ゲート電極形成時に気相成長に
より金属膜を形成できるようにして、高集積化や高速動
作の可能なＭＯＳＦＥＴの製造方法を提供する。 【構成】 半導体基板１上に素子分離領域２を形成し、
その上にバッファ酸化膜３とＳｉ３Ｎ４窒化膜４を重ね
て形成する。次に窒化膜４にゲート電極用の溝を形成し
てこの溝を通じて基板１中にチャンネル不純物をイオン
注入した後、窒化膜４をマスクとして溝内の酸化膜３を
除去後、熱酸化でゲート酸化膜７を形成し、その上に十
分厚くＳｉ層８を堆積した。機械的研摩でＳｉ層表面を
エッチし、窒化膜４の溝中に埋込んだＳｉ層８にＷ１０
からなるゲート電極を形成した。その結果、ゲート領域
のチャンネル部のみに高濃度の不純物領域が形成され、
一方ソースやドレイン領域に形成すべき拡散層は不純物
濃度を低くでき、ゲートに金属ゲートを成長させ得る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＭＯＳＦＥＴの高集積化を行うためのゲート
電極の形成プロセスに関する。
係り、特にＭＯＳＦＥＴの高集積化を行うためのゲート
電極の形成プロセスに関する。
【０００２】
【従来の技術】ＬＳＩに使用されるＭＯＳＦＥＴは、そ
の集積度を上げるために、年々ゲート長が短くなってき
ており、現在は、０．１μｍに達しようとしている。こ
のため、ＭＯＳＦＥＴのチャンネル部の不純物濃度はシ
ョートチャネル効果を抑制するために、ゲート長の短縮
と共に増大している。しかし、チャンネル部の不純物濃
度の増大に伴い、ソースやドレイン部のジャンクション
容量の増大を招き、デバイスの応答速度の劣化を引き起
こしている。
の集積度を上げるために、年々ゲート長が短くなってき
ており、現在は、０．１μｍに達しようとしている。こ
のため、ＭＯＳＦＥＴのチャンネル部の不純物濃度はシ
ョートチャネル効果を抑制するために、ゲート長の短縮
と共に増大している。しかし、チャンネル部の不純物濃
度の増大に伴い、ソースやドレイン部のジャンクション
容量の増大を招き、デバイスの応答速度の劣化を引き起
こしている。
【０００３】このような不都合を防止するために、マス
クを使用して、ゲート直下のチャンネル部のみに不純物
をイオン注入し、ソースやドレイン直下には不純物が注
入されないようにする方法も提案されているが、ゲート
のマスクとの合わせずれがあるために、必ずしも良好な
結果を得るに至っていないのが現状である。
クを使用して、ゲート直下のチャンネル部のみに不純物
をイオン注入し、ソースやドレイン直下には不純物が注
入されないようにする方法も提案されているが、ゲート
のマスクとの合わせずれがあるために、必ずしも良好な
結果を得るに至っていないのが現状である。
【０００４】また、ゲート電極は、その抵抗が低いほ
ど、デバイスの応答速度が速くなるので、低抵抗な配線
材料の開発もおこなわれている。この材料としては、金
属を気相成長させたものが、抵抗が低くて良好であるこ
とが知られている。しかし、ゲート電極形成において、
ＲＩＥ（反応性イオンエッチング）では加工が難しく、
開発が進んでいないのが現状である。
ど、デバイスの応答速度が速くなるので、低抵抗な配線
材料の開発もおこなわれている。この材料としては、金
属を気相成長させたものが、抵抗が低くて良好であるこ
とが知られている。しかし、ゲート電極形成において、
ＲＩＥ（反応性イオンエッチング）では加工が難しく、
開発が進んでいないのが現状である。
【０００５】
【発明が解決しようとする課題】以上述べたように、従
来の半導体装置の製造方法では、高集積化に対して、良
好なゲートを製造するプロセスが確立されておらず、Ｍ
ＯＳＦＥＴの高密度化の障害になっていた。
来の半導体装置の製造方法では、高集積化に対して、良
好なゲートを製造するプロセスが確立されておらず、Ｍ
ＯＳＦＥＴの高密度化の障害になっていた。
【０００６】本発明は、上記のような従来技術の問題点
を解消し、ゲート直下のチャンネルのみに不純物をイオ
ン注入することを可能にすると共に、ゲート電極形成時
に、セルフアラインにより、気相成長で堆積させた金属
膜を形成できるようにして、高集積化に適した、且つ高
速動作のできる、ＭＯＳＦＥＴを製造することを可能に
した半導体装置の製造方法を提供することを目的とす
る。
を解消し、ゲート直下のチャンネルのみに不純物をイオ
ン注入することを可能にすると共に、ゲート電極形成時
に、セルフアラインにより、気相成長で堆積させた金属
膜を形成できるようにして、高集積化に適した、且つ高
速動作のできる、ＭＯＳＦＥＴを製造することを可能に
した半導体装置の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板表面が平坦な状態のままで半導体基
板上に素子分離領域を形成する第１の工程と、前記半導
体基板上にバッファ酸化膜とシリコン窒化膜を順次重ね
て形成する第２の工程と、前記シリコン窒化膜にゲート
電極を形成するための溝を形成する第３の工程と、前記
溝を通じて前記半導体基板中にチャンネル不純物をイオ
ン注入する第４の工程と、前記シリコン窒化膜をマスク
として前記溝内のバッファ酸化膜を除去し、その後に、
熱酸化によってゲート酸化膜を形成する第５の工程と、
シリコン窒化膜およびゲート酸化膜の上に、シリコン膜
を十分に厚く堆積する第６の工程と、機械的な研磨によ
って、前記シリコン膜の表面をエッチングし、前記シリ
コン窒化膜の溝の中にシリコン膜を埋め込み、このシリ
コン膜をゲートに形成させる第７の工程と、を備える半
導体装置の製造方法を提供するものである。
に、本発明は、基板表面が平坦な状態のままで半導体基
板上に素子分離領域を形成する第１の工程と、前記半導
体基板上にバッファ酸化膜とシリコン窒化膜を順次重ね
て形成する第２の工程と、前記シリコン窒化膜にゲート
電極を形成するための溝を形成する第３の工程と、前記
溝を通じて前記半導体基板中にチャンネル不純物をイオ
ン注入する第４の工程と、前記シリコン窒化膜をマスク
として前記溝内のバッファ酸化膜を除去し、その後に、
熱酸化によってゲート酸化膜を形成する第５の工程と、
シリコン窒化膜およびゲート酸化膜の上に、シリコン膜
を十分に厚く堆積する第６の工程と、機械的な研磨によ
って、前記シリコン膜の表面をエッチングし、前記シリ
コン窒化膜の溝の中にシリコン膜を埋め込み、このシリ
コン膜をゲートに形成させる第７の工程と、を備える半
導体装置の製造方法を提供するものである。
【０００８】
【作用】上記手段において、本発明の半導体装置の製造
方法は、第４の工程を通じて、ゲート領域のチャンネル
部のみ濃度の高い不純物領域を形成させ、一方、第７の
工程以降にソースやドレイン領域に形成すべき拡散層は
不純物濃度を低くでき、しかも、第７の工程で形成する
ゲートには金属ゲートを成長させることができるので、
ショートチャネルに強く、高速動作に適したＭＯＳＦＥ
Ｔを製造することができる。
方法は、第４の工程を通じて、ゲート領域のチャンネル
部のみ濃度の高い不純物領域を形成させ、一方、第７の
工程以降にソースやドレイン領域に形成すべき拡散層は
不純物濃度を低くでき、しかも、第７の工程で形成する
ゲートには金属ゲートを成長させることができるので、
ショートチャネルに強く、高速動作に適したＭＯＳＦＥ
Ｔを製造することができる。
【０００９】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００１０】図１〜図３は本発明の一実施例に係る半導
体装置の製造方法のプロセスを順を追って示す工程図で
ある。
体装置の製造方法のプロセスを順を追って示す工程図で
ある。
【００１１】まず、図１（Ａ）に示すように、半導体基
板１、例えば、抵抗が１〜２Ωｃｍ程度で、面方位（１
００）のＰ型のシリコン基板の表面に、ＳｉＯ２を半導
体基板１上の溝に埋め込む、いわゆる埋め込み素子分離
法を用いて、素子分離領域２を形成する。これは、後の
工程で、半導体基板１の表面の平坦性を必要とするため
である。
板１、例えば、抵抗が１〜２Ωｃｍ程度で、面方位（１
００）のＰ型のシリコン基板の表面に、ＳｉＯ２を半導
体基板１上の溝に埋め込む、いわゆる埋め込み素子分離
法を用いて、素子分離領域２を形成する。これは、後の
工程で、半導体基板１の表面の平坦性を必要とするため
である。
【００１２】したがって、他の方法、たとえば通常のＬ
ＯＣＯＳ法（選択酸化法）で素子分離領域２を形成した
としても、後に何らかの方法で基板表面を平坦にするこ
とができるのであれば、ＬＯＣＯＳ法でも、他の方法で
も、適用可能である。
ＯＣＯＳ法（選択酸化法）で素子分離領域２を形成した
としても、後に何らかの方法で基板表面を平坦にするこ
とができるのであれば、ＬＯＣＯＳ法でも、他の方法で
も、適用可能である。
【００１３】次に、図１（Ｂ）に示すように、半導体基
板１の表面を熱酸化法で薄く酸化して、バッファ酸化膜
３を形成する。
板１の表面を熱酸化法で薄く酸化して、バッファ酸化膜
３を形成する。
【００１４】次に、その上に、Ｓｉ３Ｎ４膜４をＬＰＣ
ＶＤ法（減圧ＣＶＤ法）を用いて、２０００〜５０００
オングストローム程度、堆積する。
ＶＤ法（減圧ＣＶＤ法）を用いて、２０００〜５０００
オングストローム程度、堆積する。
【００１５】そして、図１（Ｃ）に示すように、フォト
リソグラフィ法を用いて、フォトレジスト５でマスクを
パターンニングし、ＳｉＯ２に対する選択比が高いＲＩ
Ｅを用いて、Ｓｉ３Ｎ４をエッチングし、ゲート電極の
形にＳｉ３Ｎ４膜４に溝を形成する。
リソグラフィ法を用いて、フォトレジスト５でマスクを
パターンニングし、ＳｉＯ２に対する選択比が高いＲＩ
Ｅを用いて、Ｓｉ３Ｎ４をエッチングし、ゲート電極の
形にＳｉ３Ｎ４膜４に溝を形成する。
【００１６】次に、図１（Ｄ）に示すように、Ｓｉ３Ｎ
４膜４の溝を通じて、バッファ酸化膜３越しに、半導体
基板１中に、ＭＯＳＦＥＴのパンチスルーを抑制するに
十分な量のチャンネル不純物、例えばＢを、イオン注入
して、チャンネルストッパ層６を形成する。次に、Ｓｉ
３Ｎ４膜４をマスクにして、ＨＦまたはＮＨ４Ｆなどの
薬品でバッファ酸化膜３を除去する。
４膜４の溝を通じて、バッファ酸化膜３越しに、半導体
基板１中に、ＭＯＳＦＥＴのパンチスルーを抑制するに
十分な量のチャンネル不純物、例えばＢを、イオン注入
して、チャンネルストッパ層６を形成する。次に、Ｓｉ
３Ｎ４膜４をマスクにして、ＨＦまたはＮＨ４Ｆなどの
薬品でバッファ酸化膜３を除去する。
【００１７】次に、図２（Ａ）に示すように、この状態
のままで熱酸化により、ＭＯＳＦＥＴのゲートとなるゲ
ート酸化膜７を形成する。
のままで熱酸化により、ＭＯＳＦＥＴのゲートとなるゲ
ート酸化膜７を形成する。
【００１８】その後に、図２（Ｂ）に示すように、アモ
ルファスシリコンまたはポリシリコンによるシリコン膜
８を、Ｓｉ３Ｎ４膜４の溝が完全に埋まるように、十分
に厚く堆積する。ここで、シリコン膜８に導電性不純物
をイオン注入などを用いて導入して、低抵抗化を行い、
シリコン膜８がアモルファスシリコンなら、さらに再結
晶化も行っておく。
ルファスシリコンまたはポリシリコンによるシリコン膜
８を、Ｓｉ３Ｎ４膜４の溝が完全に埋まるように、十分
に厚く堆積する。ここで、シリコン膜８に導電性不純物
をイオン注入などを用いて導入して、低抵抗化を行い、
シリコン膜８がアモルファスシリコンなら、さらに再結
晶化も行っておく。
【００１９】そして、図２（Ｃ）に示すように、研磨剤
を用いた機械的なラッピングにより、シリコン膜８を研
磨し、Ｓｉ３Ｎ４膜４が完全に露出するところまでエッ
チバックする。この時、研磨剤を選んで、Ｓｉ３Ｎ４膜
４に対する選択比を高くしておくと、良好な形状が得ら
れる。
を用いた機械的なラッピングにより、シリコン膜８を研
磨し、Ｓｉ３Ｎ４膜４が完全に露出するところまでエッ
チバックする。この時、研磨剤を選んで、Ｓｉ３Ｎ４膜
４に対する選択比を高くしておくと、良好な形状が得ら
れる。
【００２０】次に、図３（Ａ）に示すように、Ｓｉ３Ｎ
４膜４に対する高い選択比を持ったポリシリコンのＲＩ
Ｅを行って、シリコン膜８を約１０００オングストロー
ム程度の厚さまでエッチングして、薄くする。この時、
シリコン膜８を酸化して、ＨＦまたはＮＨ４Ｆで、その
酸化膜を除去することによって、シリコン膜８を薄くす
るような方法を適用してもよい。
４膜４に対する高い選択比を持ったポリシリコンのＲＩ
Ｅを行って、シリコン膜８を約１０００オングストロー
ム程度の厚さまでエッチングして、薄くする。この時、
シリコン膜８を酸化して、ＨＦまたはＮＨ４Ｆで、その
酸化膜を除去することによって、シリコン膜８を薄くす
るような方法を適用してもよい。
【００２１】そして、図３（Ｂ）に示すように、シリコ
ンとシリサイド反応を起こす金属、例えば、Ｔｉを約５
００オングストローム程度、スパッタリング法を用いて
堆積し、アニールを行って、Ｔｉをシリサイド化した後
に、Ｓｉ３Ｎ４膜４の上の未反応のＴｉを、硫酸と過酸
化水素水の混合液に浸して除去し、Ｓｉ３Ｎ４膜４の上
にのみＴｉシリサイド９を形成する。
ンとシリサイド反応を起こす金属、例えば、Ｔｉを約５
００オングストローム程度、スパッタリング法を用いて
堆積し、アニールを行って、Ｔｉをシリサイド化した後
に、Ｓｉ３Ｎ４膜４の上の未反応のＴｉを、硫酸と過酸
化水素水の混合液に浸して除去し、Ｓｉ３Ｎ４膜４の上
にのみＴｉシリサイド９を形成する。
【００２２】この後、図３（Ｃ）に示すように、金属上
にのみ選択的に成長する、例えばタングステンを、選択
気相成長法を用いて、成長させ、Ｔｉシリサイド９の上
にタングステン１０の層を形成し、Ｓｉ３Ｎ４膜４の溝
を埋め込み、ゲート電極を形成する。
にのみ選択的に成長する、例えばタングステンを、選択
気相成長法を用いて、成長させ、Ｔｉシリサイド９の上
にタングステン１０の層を形成し、Ｓｉ３Ｎ４膜４の溝
を埋め込み、ゲート電極を形成する。
【００２３】次に、図４（Ｄ）に示すように、対タング
ステン１０と対ＳｉＯ２に高い選択比を持つＲＩＥで、
Ｓｉ３Ｎ４膜４を全面的に除去し、タングステン１０に
よって形成されたゲート電極をマスクにして、セルフア
ラインでソースとドレインの不純物、例えば、Ａｓをイ
オン注入し、活性化アニールを行って、拡散層１１を形
成し、ＭＯＳＦＥＴを完成させる。
ステン１０と対ＳｉＯ２に高い選択比を持つＲＩＥで、
Ｓｉ３Ｎ４膜４を全面的に除去し、タングステン１０に
よって形成されたゲート電極をマスクにして、セルフア
ラインでソースとドレインの不純物、例えば、Ａｓをイ
オン注入し、活性化アニールを行って、拡散層１１を形
成し、ＭＯＳＦＥＴを完成させる。
【００２４】以上述べたようなプロセスでＭＯＳＦＥＴ
を製造すると、ゲート直下のチャンネル部のみ、チャン
ネル不純物の濃度が高く、ソースやドレインの拡散層の
チャンネル濃度は薄くすることができるので、パンチス
ルーなど、ショートチャネル効果に強いＭＯＳＦＥＴを
得ることができる。
を製造すると、ゲート直下のチャンネル部のみ、チャン
ネル不純物の濃度が高く、ソースやドレインの拡散層の
チャンネル濃度は薄くすることができるので、パンチス
ルーなど、ショートチャネル効果に強いＭＯＳＦＥＴを
得ることができる。
【００２５】しかも、ソースおよびドレイン拡散層部の
ジャンクション容量を低くすることができ、また、ゲー
ト電極を気相成長させた金属で形成することができるの
で、ゲート電極を低抵抗化することができ、高速動作に
適した、ゲート長の短いＭＯＳＦＥＴを実現することが
できる。
ジャンクション容量を低くすることができ、また、ゲー
ト電極を気相成長させた金属で形成することができるの
で、ゲート電極を低抵抗化することができ、高速動作に
適した、ゲート長の短いＭＯＳＦＥＴを実現することが
できる。
【００２６】なお、上記実施例の方法は、Ｐ型ＦＥＴで
も、Ｎ型ＦＥＴでも同様に適用可能である。
も、Ｎ型ＦＥＴでも同様に適用可能である。
【００２７】
【発明の効果】以上述べたように、本発明の半導体装置
の製造方法では、ゲート直下のチャンネル部の濃度を高
くし、ソースやドレインのチャンネル濃度を低くし、更
にゲートを金属で形成するように構成したので、パンチ
スルーなどのショートチャネルに強く、大容量化に適し
た、また高速動作の可能な半導体装置の製造方法が得ら
れる効果がある。
の製造方法では、ゲート直下のチャンネル部の濃度を高
くし、ソースやドレインのチャンネル濃度を低くし、更
にゲートを金属で形成するように構成したので、パンチ
スルーなどのショートチャネルに強く、大容量化に適し
た、また高速動作の可能な半導体装置の製造方法が得ら
れる効果がある。
【図１】本発明の一実施例に係る半導体装置の製造方法
のプロセスを説明する工程図の一部である。
のプロセスを説明する工程図の一部である。
【図２】本発明の一実施例に係る半導体装置の製造方法
のプロセスを説明する工程図の一部である。
のプロセスを説明する工程図の一部である。
【図３】本発明の一実施例に係る半導体装置の製造方法
のプロセスを説明する工程図の一部である。
のプロセスを説明する工程図の一部である。
１ 半導体基板 ２ 素子分離領域 ３ バッファ酸化膜 ４ Ｓｉ３Ｎ４膜 ５ フォトレジスト ６ チャンネルストッパ層 ７ ゲート酸化膜 ８ シリコン膜 ９ Ｔｉシリサイド １０ タングステン １１ 拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次に、図３（Ｄ）に示すように、対タング
ステン１０と対ＳｉＯ２に高い選択比を持つＲＩＥで、
Ｓｉ３Ｎ４膜４を全面的に除去し、タングステン１０に
よって形成されたゲート電極をマスクにして、セルフア
ラインでソースとドレインの不純物、例えば、Ａｓをイ
オン注入し、活性化アニールを行って、拡散層１１を形
成し、ＭＯＳＦＥＴを完成させる。
ステン１０と対ＳｉＯ２に高い選択比を持つＲＩＥで、
Ｓｉ３Ｎ４膜４を全面的に除去し、タングステン１０に
よって形成されたゲート電極をマスクにして、セルフア
ラインでソースとドレインの不純物、例えば、Ａｓをイ
オン注入し、活性化アニールを行って、拡散層１１を形
成し、ＭＯＳＦＥＴを完成させる。
Claims (3)
- 【請求項１】基板表面が平坦な状態のままで半導体基板
上に素子分離領域を形成する第１の工程と、 前記半導体基板上にバッファ酸化膜とシリコン窒化膜を
順次重ねて形成する第２の工程と、 前記シリコン窒化膜にゲート電極を形成するための溝を
形成する第３の工程と、 前記溝を通じて前記半導体基板中にチャンネル不純物を
イオン注入する第４の工程と、 前記シリコン窒化膜をマスクとして前記溝内のバッファ
酸化膜を除去し、その後に、熱酸化によってゲート酸化
膜を形成する第５の工程と、 シリコン窒化膜およびゲート酸化膜の上に、シリコン膜
を十分に厚く堆積する第６の工程と、 機械的な研磨によって、前記シリコン膜の表面をエッチ
ングし、前記シリコン窒化膜の溝の中にシリコン膜を埋
め込み、このシリコン膜をゲートとする第７の工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第７の工程において、前記シリコン膜
を選択的にエッチングして、シリコン窒化膜よりも薄く
し、シリコンとシリサイド反応を起こす金属を堆積し、
次に熱を加えてシリサイド反応を起こさせ、金属上に選
択的に成長する気相成長法により、金属膜を成長させ
て、ゲートを形成するようにした、請求項１に記載の半
導体装置の製造方法。 - 【請求項３】前記第７の工程において、気相成長法によ
り、タングステンを成長させるようにした、請求項２に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33197193A JP3262434B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33197193A JP3262434B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193227A true JPH07193227A (ja) | 1995-07-28 |
| JP3262434B2 JP3262434B2 (ja) | 2002-03-04 |
Family
ID=18249701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33197193A Expired - Fee Related JP3262434B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262434B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143635A (en) * | 1998-02-19 | 2000-11-07 | International Business Machines Corporation | Field effect transistors with improved implants and method for making such transistors |
| JP2004502295A (ja) * | 2000-03-23 | 2004-01-22 | マイクロン テクノロジー インコーポレイテッド | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 |
| KR100742779B1 (ko) * | 2006-07-21 | 2007-07-26 | 고려대학교 산학협력단 | 다중 트렌치를 적용한 절연 게이트 바이폴라 트랜지스터 및그 제조 방법 |
| JP2009164612A (ja) * | 2008-01-07 | 2009-07-23 | Samsung Electronics Co Ltd | 半導体素子のリセスゲート及びその製造方法 |
| CN113643967A (zh) * | 2021-08-06 | 2021-11-12 | 苏州博研微纳科技有限公司 | 一种用于离子注入掩膜的加工工艺 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103208512B (zh) * | 2012-01-17 | 2016-11-16 | 上海华虹宏力半导体制造有限公司 | 低源漏结电容的nmos开关器件及其制造方法 |
-
1993
- 1993-12-27 JP JP33197193A patent/JP3262434B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143635A (en) * | 1998-02-19 | 2000-11-07 | International Business Machines Corporation | Field effect transistors with improved implants and method for making such transistors |
| JP2004502295A (ja) * | 2000-03-23 | 2004-01-22 | マイクロン テクノロジー インコーポレイテッド | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 |
| KR100742779B1 (ko) * | 2006-07-21 | 2007-07-26 | 고려대학교 산학협력단 | 다중 트렌치를 적용한 절연 게이트 바이폴라 트랜지스터 및그 제조 방법 |
| JP2009164612A (ja) * | 2008-01-07 | 2009-07-23 | Samsung Electronics Co Ltd | 半導体素子のリセスゲート及びその製造方法 |
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