JPS61120469A - 電極配線の製造方法 - Google Patents
電極配線の製造方法Info
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- JPS61120469A JPS61120469A JP24044984A JP24044984A JPS61120469A JP S61120469 A JPS61120469 A JP S61120469A JP 24044984 A JP24044984 A JP 24044984A JP 24044984 A JP24044984 A JP 24044984A JP S61120469 A JPS61120469 A JP S61120469A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は超ＬＳＩにおける電極・配線の製造方法に関
する。
する。
（従来の技術）
２５６ＫＤＲＡＭで代表される従来のＬＳＩの電極・配
線には拡散層深さが０．３μｍ以上と深いので、主とし
てＡＪ −Ｓｔが用いられてきた。
線には拡散層深さが０．３μｍ以上と深いので、主とし
てＡＪ −Ｓｔが用いられてきた。
しかしながらＩＭＤＲＡＭ以降の超ＬＳＩの場合、拡散
層深さが０．２μｍ以下と浅くなり、かつ段差も微細化
や反応性ドライエッチ（ＲＩＥ）の全面採用でますます
急峻となるのは必至である。
層深さが０．２μｍ以下と浅くなり、かつ段差も微細化
や反応性ドライエッチ（ＲＩＥ）の全面採用でますます
急峻となるのは必至である。
一方、Ｓ１拡散層から直接、ＡＪ−８ｔで電極を取り出
す方法は深い接合に対しては有効であったが、０．２μ
ｍ以下の浅い接合の場合、電極形成後の熱処理工程での
温度、時間やＡＪ−８ｉ配線の幅、厚さ、あるいはＡＩ
！−８ｔ中のＳｔ含有量によりＭスパイクが接合を破壊
することが指摘されている。したがって、浅い接合用電
極としてはＡＪ−８ｉは〜０．３μｍ接合がほぼ限界で
ＡＪ −Ｓｉに代わるメタルを使う必要がある。
す方法は深い接合に対しては有効であったが、０．２μ
ｍ以下の浅い接合の場合、電極形成後の熱処理工程での
温度、時間やＡＪ−８ｉ配線の幅、厚さ、あるいはＡＩ
！−８ｔ中のＳｔ含有量によりＭスパイクが接合を破壊
することが指摘されている。したがって、浅い接合用電
極としてはＡＪ−８ｉは〜０．３μｍ接合がほぼ限界で
ＡＪ −Ｓｉに代わるメタルを使う必要がある。
（発明が解決しようとする問題点）
一方、従来の蒸着法やスパッタ法は等方的にメタル粒子
が飛翔するので、１ＭＤＲＡＭ以降の急峻な段差を有し
、かつアスペクト比の大きい段差でのメタルのステップ
カバレージ性は非常に小さく、配線の段切れ、あるいは
エレクトロマイダレーシヨンを起こす可能性が高い。
が飛翔するので、１ＭＤＲＡＭ以降の急峻な段差を有し
、かつアスペクト比の大きい段差でのメタルのステップ
カバレージ性は非常に小さく、配線の段切れ、あるいは
エレクトロマイダレーシヨンを起こす可能性が高い。
このアスペクト比は第３図に示す窓幅（孔径）Ｗ（μｍ
）と高さＨの比、すなわちルＷで定義される。この比が
高いと孔径に対して高さが高いことを意味する。
）と高さＨの比、すなわちルＷで定義される。この比が
高いと孔径に対して高さが高いことを意味する。
このアスペクト比が大きいと、ステップカバレージ性の
一層の改善が不可欠となっている。
一層の改善が不可欠となっている。
この発明は前記従来技術がもっている問題点のうち、浅
い接合用電極に対するリーク電流の発生と急峻な段差で
のステップカバレージ性の悪化点について解決した電極
配線の製造方法を提供するものである。
い接合用電極に対するリーク電流の発生と急峻な段差で
のステップカバレージ性の悪化点について解決した電極
配線の製造方法を提供するものである。
（問題点を解決するための手段）
この発明は、電極配線の製造方法において、拡散層のコ
ンタクト孔上にバリヤメタルを形成する工程と、このバ
リヤメタル上ＫＡＩ！膜を形成する工程とを導入したも
のである。
ンタクト孔上にバリヤメタルを形成する工程と、このバ
リヤメタル上ＫＡＩ！膜を形成する工程とを導入したも
のである。
（作用）
この発明によれば、上記２工程を導入し九ので、バリヤ
メタルとして核生成密度の大きい単結晶３ｉ、非結晶Ｓ
ｉ 、 Ｔｉ 、Ｗは中間絶縁膜０８ｉＯｔやＰＳＧ！
り堆積速度が大きく、この堆積速度の差を利用しテハリ
ャメタルを形成してその上にＡ／膜をステップカバレー
ジ性が良好な電極配線として形成する。
メタルとして核生成密度の大きい単結晶３ｉ、非結晶Ｓ
ｉ 、 Ｔｉ 、Ｗは中間絶縁膜０８ｉＯｔやＰＳＧ！
り堆積速度が大きく、この堆積速度の差を利用しテハリ
ャメタルを形成してその上にＡ／膜をステップカバレー
ジ性が良好な電極配線として形成する。
（実施例）
以下、この発明の電極配線の製造方法の実施例について
説明する。
説明する。
浅い接合用電極としてはＴｉ 、 Ｔｉ Ｓｔ、 、
ＷＳｉ、、ポリ−８ｔ 、 ＰｔＳｉ 、 ＰｄＳｉな
どが知られてお５、Ｍ配線と組み合せて、Ｔｉ／ＡＩ！
、 Ｔｉ／Ｗ／Ａ／ 、 Ｐｔ／Ｔｉ／Ｗ／Ａｌなどが
超ＬＳＩ用電極配線として検討されている。
ＷＳｉ、、ポリ−８ｔ 、 ＰｔＳｉ 、 ＰｄＳｉな
どが知られてお５、Ｍ配線と組み合せて、Ｔｉ／ＡＩ！
、 Ｔｉ／Ｗ／Ａ／ 、 Ｐｔ／Ｔｉ／Ｗ／Ａｌなどが
超ＬＳＩ用電極配線として検討されている。
そこで、この発明はバリヤメタルとＭ配線の最適な組合
せでステップカバレージ性のすぐれ九浅接合用電極配線
を製造する方法であり、低圧ＣＶＤＭ法は基板材質によ
り核生成密度が異なフ、第２図（低圧ＣＶＤＡｔ膜の基
板材質依存性）の堆積時間対厚さ特性図に示すごとく、
核生成凹度の大きい単結晶Ｓｉ、非結晶Ｓｉ 、 Ｔｉ
、Ｗは核生成密度の小さい５ｉ０！、ＰＳＧより堆積速
度が大きい。したがって、堆積速度の差を利用して、ス
テップカバレージ性の良好な電極配線を形成できるよう
にしている。
せでステップカバレージ性のすぐれ九浅接合用電極配線
を製造する方法であり、低圧ＣＶＤＭ法は基板材質によ
り核生成密度が異なフ、第２図（低圧ＣＶＤＡｔ膜の基
板材質依存性）の堆積時間対厚さ特性図に示すごとく、
核生成凹度の大きい単結晶Ｓｉ、非結晶Ｓｉ 、 Ｔｉ
、Ｗは核生成密度の小さい５ｉ０！、ＰＳＧより堆積速
度が大きい。したがって、堆積速度の差を利用して、ス
テップカバレージ性の良好な電極配線を形成できるよう
にしている。
次に、この発明の電極配線の製造方法の実施例について
具体的に第１図（ＩＬ）、第１図（ｂ）により説明する
。まず、第１図（ａ）に示すように、Ｓｔ基板ｌ上にＬ
ＯＣＯ８工程によりフィールドＳｉへ膜２を形成した後
、アクティブ領域にゲート絶縁膜３およびゲート電極４
を形成する。
具体的に第１図（ＩＬ）、第１図（ｂ）により説明する
。まず、第１図（ａ）に示すように、Ｓｔ基板ｌ上にＬ
ＯＣＯ８工程によりフィールドＳｉへ膜２を形成した後
、アクティブ領域にゲート絶縁膜３およびゲート電極４
を形成する。
次いでｓ Ａｓ＋をイオン注入し、ソース・ドレイン拡
散層５を形成する。その１罠中間絶縁膜としてＰＳＧ膜
６を堆積し、ソース・ドレインコンタクト孔７を開ける
。
散層５を形成する。その１罠中間絶縁膜としてＰＳＧ膜
６を堆積し、ソース・ドレインコンタクト孔７を開ける
。
しかる後に、リフトオフ法、Ｓｌ上にのみメタルを堆積
させる選択ＣＶＤ法、あるいは３ｉ上のメタルシリサイ
ド層とＰＳＧ膜上のメタルのエッチレート差を利用した
選択エッチ法のいずれかの方法によりコンタクト孔７に
１０００λ程度のバリヤメタル８、たとえばＷを形成す
る。
させる選択ＣＶＤ法、あるいは３ｉ上のメタルシリサイ
ド層とＰＳＧ膜上のメタルのエッチレート差を利用した
選択エッチ法のいずれかの方法によりコンタクト孔７に
１０００λ程度のバリヤメタル８、たとえばＷを形成す
る。
次に、第１図（ｂ）に示すように、トリインブチルアル
ミニウム（ＴＩＢＡ）、ｆｆスをＡｒキャリヤガスで低
圧ＣＶＤ反応管内に導入し、ドープ温度２７０℃、反応
圧３ Ｔｏｒｒの条件でＣＶＤＡ！配線９を６０分堆積
させる。
ミニウム（ＴＩＢＡ）、ｆｆスをＡｒキャリヤガスで低
圧ＣＶＤ反応管内に導入し、ドープ温度２７０℃、反応
圧３ Ｔｏｒｒの条件でＣＶＤＡ！配線９を６０分堆積
させる。
この場合、第２図より明らかなようにＷの方がＳｉｎｇ
より堆積速度が大きいので、コンタクト孔７上には平担
部より厚くＭ配線９が堆積するので、ステップカバレー
ジの良い電極配線が形成される。
より堆積速度が大きいので、コンタクト孔７上には平担
部より厚くＭ配線９が堆積するので、ステップカバレー
ジの良い電極配線が形成される。
−例として、ＰＳＧ膜６内に設けたＳｉコンタクト孔７
をもつ段差でのステップカバレージ性を従来のスパッタ
法と比較して第３図に示す。
をもつ段差でのステップカバレージ性を従来のスパッタ
法と比較して第３図に示す。
この第３図より明らかなように、スパッタＭよりかなり
ステップカバレージがすぐれており、同じＣｖＤＡｌ膜
でもＭ膜厚が大きい方がコンタクト孔７上と平担部上で
のＡｉｄ厚差が大きくなるので、ステップカバレージは
一層良くなっている。
ステップカバレージがすぐれており、同じＣｖＤＡｌ膜
でもＭ膜厚が大きい方がコンタクト孔７上と平担部上で
のＡｉｄ厚差が大きくなるので、ステップカバレージは
一層良くなっている。
したがって、コンタクト孔材質と平担部材質を適切に選
び、これらの上に堆積するＭ膜厚差が段差高さに相当す
るだけドープさせれば、コンタクト孔７は完全にＭで埋
′ｔり、平担なＭ配線９が形成されることになる。これ
をバイア・ホール・フイＡ／ （Ｖｉａ ｈｏｌｅ ｆ
ｉｌｌ ）技術と言う。
び、これらの上に堆積するＭ膜厚差が段差高さに相当す
るだけドープさせれば、コンタクト孔７は完全にＭで埋
′ｔり、平担なＭ配線９が形成されることになる。これ
をバイア・ホール・フイＡ／ （Ｖｉａ ｈｏｌｅ ｆ
ｉｌｌ ）技術と言う。
たとえばＰＳＧ膜６上に高さ１ｔｔｍのＳｉコンタクト
孔を有する場合のバイア・ホール・フィル条件は堆積速
度差が第１図より０．３５μｍ１５０分であるから １．０／ｊｆｆｌ÷（０，３５μｆｆ１１５０分）＝ｘ
ｓｏ分１５０分ドープすればよいことになる。
孔を有する場合のバイア・ホール・フィル条件は堆積速
度差が第１図より０．３５μｍ１５０分であるから １．０／ｊｆｆｌ÷（０，３５μｆｆ１１５０分）＝ｘ
ｓｏ分１５０分ドープすればよいことになる。
（発明の効果）
以上詳細に説明したように、この発明によれば、拡散層
のコンタクト孔上にバリヤメタルを形成した後にＣＶＤ
Ａ／の堆積速度の基板材質依存性を利用してＭ配線を形
成するようにしたので、良好なステップカバレージを有
するＭ配線あるいはバイア・ホール・フィルを有する平
担なＭ配線が形成できる利点がわる。
のコンタクト孔上にバリヤメタルを形成した後にＣＶＤ
Ａ／の堆積速度の基板材質依存性を利用してＭ配線を形
成するようにしたので、良好なステップカバレージを有
するＭ配線あるいはバイア・ホール・フィルを有する平
担なＭ配線が形成できる利点がわる。
さらに、Ｓｔ、ａ−８ｔ、Ｔｉ ならびにＷは５ｉｏｔ
によシ堆積速度が大きい実験結果を得ているので、上記
材料を浅い接合に対する電極のバリヤメタルとして使用
し、その上にＣＶＤＡｌ！によジ配線を形成すれば急峻
な段差を有し、浅い接合をもつ超ＬＳＩの電極細線に利
用することができる。
によシ堆積速度が大きい実験結果を得ているので、上記
材料を浅い接合に対する電極のバリヤメタルとして使用
し、その上にＣＶＤＡｌ！によジ配線を形成すれば急峻
な段差を有し、浅い接合をもつ超ＬＳＩの電極細線に利
用することができる。
第１図（ａ）および第１図（ｂ）はそれぞれこの発明の
電極配線の製造方法の一実施例の工程説明図、第２図は
低圧ＣＶ Ｄ ）Ｊ！膜の基板材質依存性を示す図、第
３図は従来のスパッタＭ膜とＣＶ Ｄ Ａ／膜のステッ
プカバレージ性の比較を示す図である。 １・・・Ｓｉ基板、２・・・フィールドｓｔｏ、ｇ、
３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・ソース・ドレイン拡散層、６・・−ＰＳＧ膜、７・・
・コンタクト孔、８・・・バリヤメタル、９・・・ＣＶ
ＤＡｔ配置１１１［。 第１図 １・Ｓｔ基析 ｇ：／’５ｔ！騰 ２：）４−ル５ＳｉＯｚｌｌ喪 ７°コンタ
クト遺ノ３ グ°“−トを邑朱振ＩＩＩ
６：ｔτリイメタル４：勺−−）ＩＪｊａ
９：４ｅｓｈｃｖ９ＡＪ！、ｔＬＬ
ＳＩ１１−ス 陵レイン）μ似Ｓ 第２図 濱種時閏（而ｎ］
電極配線の製造方法の一実施例の工程説明図、第２図は
低圧ＣＶ Ｄ ）Ｊ！膜の基板材質依存性を示す図、第
３図は従来のスパッタＭ膜とＣＶ Ｄ Ａ／膜のステッ
プカバレージ性の比較を示す図である。 １・・・Ｓｉ基板、２・・・フィールドｓｔｏ、ｇ、
３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・ソース・ドレイン拡散層、６・・−ＰＳＧ膜、７・・
・コンタクト孔、８・・・バリヤメタル、９・・・ＣＶ
ＤＡｔ配置１１１［。 第１図 １・Ｓｔ基析 ｇ：／’５ｔ！騰 ２：）４−ル５ＳｉＯｚｌｌ喪 ７°コンタ
クト遺ノ３ グ°“−トを邑朱振ＩＩＩ
６：ｔτリイメタル４：勺−−）ＩＪｊａ
９：４ｅｓｈｃｖ９ＡＪ！、ｔＬＬ
ＳＩ１１−ス 陵レイン）μ似Ｓ 第２図 濱種時閏（而ｎ］
Claims (1)
- Ｓｉ基板上にゲート絶縁膜およびゲート電極を形成した
後にイオン注入によりソース・ドレイン拡散層を形成す
る工程と、全面に中間絶縁膜を形成するとともに上記ソ
ース・ドレイン拡散層上にコンタクト孔を形成した後単
結晶Ｓｉ、非晶質Ｓｉを多結晶Ｓｉ、Ｔｉ、Ｗのいずれ
かを堆積させてバリアメタルを形成する工程と、このバ
リアメタル形成後に低圧ＣＶＤ法でＡｌ配線を堆積させ
る工程とよりなる電極配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24044984A JPS61120469A (ja) | 1984-11-16 | 1984-11-16 | 電極配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24044984A JPS61120469A (ja) | 1984-11-16 | 1984-11-16 | 電極配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120469A true JPS61120469A (ja) | 1986-06-07 |
| JPH0580139B2 JPH0580139B2 (ja) | 1993-11-08 |
Family
ID=17059663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24044984A Granted JPS61120469A (ja) | 1984-11-16 | 1984-11-16 | 電極配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384154A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPH031545A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120370A (en) * | 1981-01-19 | 1982-07-27 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPS5847464A (ja) * | 1981-09-14 | 1983-03-19 | Yamaho:Kk | 調味料とその製造法 |
-
1984
- 1984-11-16 JP JP24044984A patent/JPS61120469A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120370A (en) * | 1981-01-19 | 1982-07-27 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPS5847464A (ja) * | 1981-09-14 | 1983-03-19 | Yamaho:Kk | 調味料とその製造法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384154A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPH031545A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580139B2 (ja) | 1993-11-08 |
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