JPS63126264A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔清明の目的〕 （産業上の利用分野） 本発明は半導体装置を形成しているキャパシタ素子の楊
成物質に関する。

（従来の技術） 近年ＩＢ−ｖ族半導体素子例えばＵａＡｓＭＥ８ＦＥＴ
はマイクロｖｉｌ！ｌ信用素子等に広く使用され、ざら
にこのＦＥＴ素子と抵抗素子、キャパシタ素子等の受動
Ａ子をｉＪ　ｊｊ！Ｉ（ｍ　”Ａ　４’Ｘしたモノリフ
ツクマイクロ波東横回路（ＭＭｆＣ，）の開発が１９、
速疋進められている。ＭＭＩＣの性能を向上させるため
にはＦＥＴ素子の高性能化が重要であるが、又ＭＭＩＣ
の集積度向上にはト“ＥＴ素子以外に抵抗素子、キャバ
ンタ素子等についての性能や染槓変の向上が大きな課題
となっている。

例えば、ＭＭＩＣのキャパシタ素子としてはＭＩＭ（金
稿／絶縁膜／金禎）構造が用いられているが、この場合
絶縁膜としては一般にＣＶＤ５ｉ０２膜やプラズマＣＶ
Ｄ５ｉＮ膜等が用いられる。ところで、キャパシタ素子
の容量及びｈｗ膜の膜４を一定とすればＭＭＩＣの集積
度に直接関係ブるキャパシタ素子の面積１丁、その絶縁
膜の比誘電率εの大きさに逆比例して減少１−る。した
がってキャパシタ素子については集積度を向上させるた
めの万策としては大きな比率電率εをもつ絶縁膜を使用
すればよい。

ところが、絶縁膜として５１０２膜あるいはＳｉＮ２膜
を使用してＭ　Ｍ　Ｉ　Ｃのキャパシタ素子を形成しつ た場合、ｂ　ｒ　０２５比誘電率ξ１及び５ＩＮ２＄の
比誘電率ε２はそれぞれ６１キ４．ε２キ７と小さいの
で、キャパシタ素子の面積がＭＭＩＣ全体の相当の面積
を占め、Ｍ　Ｍ　Ｉ　Ｃの集積度を上げることは困難で
あった。

（発明が解決しようとする問題点） 以上述べたように従来の半導体装置で１ま、半導体装置
を形成する素子の一つであるキャパシタ索子の絶縁膜の
比誘電率が小さいため、必要な容気のキャバンタ素子を
得るために１言キヤバ７タ素子の面積を大きくしなけれ
ばならず、そのためにＭ　Ｍ　Ｉ　Ｃの集積度を上げる
ことは困難であった。

〔発明の構成〕

（間融点を解決するための手段） 上記目的を達成するために本発明では、半導体装置を構
成するキャパシタ素子をＭＩＭ（金属／絶縁膜／金属）
構造にし、さらに絶縁膜をタングステンナイトライドの
酸化物としたことを特徴とする。

（作用） 本発明により構成されたキャパシタ素子の絶縁膜である
タングステンナイトライドの酸化物（ＴａＮＯ）の比誘
電率εｒを求める。ＧａＡｓ基板上ＫＴｓＮ膜を堆積し
く面積：　１．４Ｘ］　Ｏ，（ｍ）。

膜厚：９６０囚）、５００℃の温度でＯｏを供給して’
ｌ’ａＮ膜を教化させてＴａＮ０膜を形成してキャバ７
タ素子を構成した。このときの酸化時間とキギバ／り素
子の容量との関係を第２図に示す。

第２図より酸化時間が１５０分以降はキャパシタ素子の
容量は２５０（ＰＦ）となるので、この時間以降におい
てキャパシタ素子が構成されたことが推定される。そこ
で、この吠態におけるＴａＮ０膜の比誘電率ｔｆを求め
るとεｒ＝】９．４　となり、これは従来絶縁膜として
使用されてきたＣＶ　Ｄ　Ｓ　ｉ　Ｏｚ　Ｈ（比ｕ　１
１１．　率：　４　）　、　クラ、２’　マＣＶ　ＤＳ
ｉＮ２膜（比誘電率ニア）に比較して約３倍の大きさで
ある。したがってＴａＮ０膜を絶縁膜としたキギバンタ
素子で）：比誘電率が大きいため、午ヤバンタ素子の面
積を従来よりも小さく形成することができるので、半導
体装置の集積度を上げることができる。

（実施列） 以下本発明の一つの実施例を図面を参朋して説明する。

第１図ｔａ＞〜（ｈ）は本発明に係る自己整合的に形成
された（）ａＡｓＦＥＴ素子及びキャバンタ素子を有す
るＭＭＩＣの製造工程における断面図を示す。

第１図ｔａ＋に示すようにＧａＡｓ半絶縁性半導体基板
１上の所定の位置へ選択的イオン注入法（Ｓｉイオンを
注入エネルギ７０ＫｅＶ、注入量３．５　Ｘ　］　］０
−Ｉ２０−ｌ２によりＦ’ＥＴ動作層２を形成する。次
に、８００°Ｃ７１５分間の条件下で注入イオンの活性
化アニールを施した後、反応性スパッタ法によりＧａＡ
ｓ基板】の表面に厚さ約１５０ＯＡのタングステンナイ
トライド（ＷＮ）膜３．厚さ約５０ＯＡのタンタルナイ
トライド（ＴａＮ）膜４．厚さ約１１ｆ４次堆積する。

次に第１図（ｂｌに示すようにＩｌｌ　ｉ層６をバター
ニングしてマスクを形成し、このマスつてよりＦＥＴの
ｗｉ極影形成予定域Ａｕ１ｆｉ５のみ残すようにイオン
ミリング除去する。その後さらにキャバ／夕素子形成予
定域に再度Ｔｉ層６′椎秋する。

次に第１図（ｃｌに示すように反応性イ万ンエッチング
法を用いて、ゲート電極部のＡ　ｕ　、＃　５をマスク
にしてＴａＮ膜及びＷＮ膜を除去してゲート電極８を形
成する。その後、−Ｉ−ヤバンタ素子部′ｒｉ層６′を
マスクにしてＴ　ａ　Ｎ　＠　４及びＷＮ膜３を除去し
、さらにＴｉ層６′を除去する。

次に第１図（ｄ）に示すように、Ｆ’ＥＴ動作層２以外
の領域を被覆したレジストリフを形成する。

さらにこのレジスト層７及びＷＮ膜３．ＴａＮ１摸４、
Ａｕ層５から成るゲート電極８をマスクシてして、Ｓｉ
　イオンを注入エネルギー２５０　ＫｅＶ、注入量４Ｘ
１０１　によりイオン注入を行いゲート電極８の近傍に
面濃度ｎ＋型不純物層９を形成する。

次に第１図（ｅ）に示すようにレジスト層７を除去した
後、ゲート電極８．キャバンタ素子形成予定域を官むＧ
ａＡｓ基板】の全面に厚さ約５００ＯＡ。

リン濃度ｌＸｌ０　　　ｃｍ　　のＰＳＧ膜１０を堆積
する。その後このＰＳＧ［１０に約８００°Ｃのアニー
ルを施し、イオン注入原子の活性化を行う。

次に第１図ｉｆ）に示すようにキャバ７タ形成予定域上
のＰＳＧ膜１膜製０ングラフィ技術を用いて除去し、Ｔ
ａＮ膜４の表面を露出する。

次にＴａＮ膜４の酸化を行うために（）ａＡｓ基板１を
５００°Ｃの温度に設定した反応炉（図示せず）に配置
し、反応炉中にドライ０２を供給する。

このようにすることによりＴａＮ膜４は酸化し、第１図
ｉｇ）に示すようにＴａＮ０膜４′が形成し、キャパシ
タ素子１１が形成される。次にリングラフィ技術及びリ
フトオフ法を用いて、キャパシタ素子】１上部の配線電
極用ＰＳＧ膜１０’以外のＰＳＧ成学＊Ｌ　Ｆ　Ｅ　Ｔ
素子１４が形成される。

次に第２図１ｈ）に示すようにＦ’ＥＴ素子口やキャパ
シタ素子】】に配線電極１５をＴｉ層、Ｐｔ層、Ｔｉ層
を順次堆積してり７トオ７法により形成してＭＭＩＣが
形成される。

ところで上記ＭＭＩＣの製造工程におい℃、本発明者は
絶縁膜にタンタルナイトライドの酸化物（ＴａＮＯ）を
用いてＭＩＭ構造のキャパシタ素子を形成するにあたり
、七の実現性について種々の実験を行った。なお、上記
Ｍ　Ｍ　Ｉ　Ｃではゲート電極８をＷＮ膜３．ｉ’ａＮ
膜４．Ａｕ層５の構造であるが、ゲート抵抗の低減、特
性の均一性の問題からＷＮ膜３及び’１’　ａ　Ｎ膜４
の窒化率をそれぞれＸｌ。

Ｘ２とすると０．２５≦Ｘ１≦０．４５及び０．１５≦
Ｘ２≦０．２５にすることが最適である。（これは本発
明者が以前％軒出願した特願昭６１−５４６０８に述べ
ている）そこで以下のヤヤバンタ素子の実験ではキャパ
シタ素子の絶縁膜であるＴａＮ　層の窒化率Ｘ２をＸ２
＝０．２としている。

本発明者は最初キャパシタ素子の容量を測定した。これ
はＧａＡｓ基板上にＷＮｇ、ＴａＮ膜、Ａ１層を１１１
次堆積し、ＧａＡｓ基板を５００　’Ｏの温度に設定し
た反応炉に配置し、この反応炉中にドライＯ２を供給し
てＴａＮ膜を酸化させてキャパシタ素子を形成した。な
おキャパシタ素子の絶縁膜となるＴａＮ０膜１友面積Ｓ
を８＝１．４Ｘ１０　　（ｍ）、厚さｄをｄ＝９６０（
Ａ）に設定した。この条件の下で０２の供給量（時間）
と容量との関係を示したものが第２図である。第２図に
示すように０２の供給時間が１５０分を過き゛てからは
キャパシタ素子の容量は２５０　（Ｐ　Ｆ　）と一定に
なるので、この時間においてＴ　ａ　Ｎ　＠がほぼすべ
て酸化されてＴａＮ０に変化してキャパシタ素子が形成
されたことが推定される。そこで、キャパシタ素子の絶
縁膜であるＴａＮ０膜の比誘電率εｒを求めるとεｒ中
１９．４となる。したがって、この結果よりＴａＮを酸
化したＴａＮ０の比誘電率はＣＶＤ５ｉ０２膜やプラズ
マ８ｒＮ２膜の比誘電率より大きいので、ＴａＮ０をキ
ャパシタ素子の絶縁膜として使用することはＭＭＩＣの
集積匠を上げるのに有利である。

次に本発明者はＴａＮ膜の酸化された膜厚すなわちＴａ
ＮＯＭＸの膜厚と酸化時間との関係を調べた。

実験条件は上記と同様であり、第３図に七の結果を示す
。第３図からＴａＮ０模の膜厚は近似的に酸化時間の１
膜２乗に比例することがわかった。なおＴａＮの窒化率
Ｘ２がＸ、＝０．２から増加すると酸化ｖ−トは幾分減
少するが、第３図と同様４ニゲラフが形成され酸化時間
の１膜２乗に比例することがわかった。したがって、こ
の結果よりＴａＮ膜の酸化において酸化条件を定めれば
酸化膜（ＴａＮＯ膜）の厚さは酸化時間で制（財）する
ことができるので、ＴａＮ０膜を絶縁膜としたキャパシ
タ素子の形成を行うのに有効である。

次に本発明者はＴａＮ膜の酸化前後の深さ方向オージェ
電子分光分析を調べた。これはＣ）　ａ　Ａ　ｓ基板に
ＴａＮ膜を約１３０ＯＡ堆積し５００°Ｃの温度により
Ｏ２を供給してＴａＮ膜を酸化させる。この結果を第４
図に示し、第４図（ａ）は酸化前のＩ’　ａ　Ｎ膜の火
態であり、第４図（ｂ）は酸化途中のＴａＮ膜の状態を
示したものである。第４図（ａ）及び第４図（ｂｌより
ＴａＮ膜は酸化されて膜厚が増加してＴａＮ０模に変わ
ることがわかった。

さらに本発明者はＴａＮ膜の選択酸化の実験を行った。

これはＧ　ａ　Ａ　ｓ基板上ＫＴａＮ膜を８００〜さら
にＰＳＧ膜に所定の開口を設けＴａＮ　膜を蕗出した。

そこで５００°Ｃの温度で０２を供給して露出した’Ｊ
’ａＮ膜の酸化を行った。その結果、Ｐ８Ｇｌｆｉをマ
スクとしてＴａＮ膜の選択酸化に対して、ＰＳＧ膜と露
出したＴａＮ膜との境界部にも特にクラックその他異常
はみられず、選択酸化は良好に行なわれることがわかっ
た。

以上の実験結果からＭＭＩＣを構成するキャバンタ素子
を形成する場合、キャパシタ素子の絶縁膜としてＴａＮ
０膜を使用することは実現可能なことである。さらにこ
のｉ”　ａ　Ｎ　Ｏ膜の比誘電率は約１９．４であり、
従来から絶縁膜として使用されているＣＶＤＳｉ０２ｍ
（比誘［８：　４　）、１５ズマＣＶＤ８ｉＮｆｇ（比
誘電率＝７）に比して約３倍の大きさであるので、キャ
パシタ素子の面積を小さくすることができ、ＭＭＩＣの
集積度を上げるのに大きな効果を有する。

又、本発明の一つの実施例としてＭＭＩＣの例を示した
が、ゲート抵抗の低減１％性の均一性の問題からゲート
電極８はＷＮ膜３．ＴａＮ膜４Ａｕ膜５を順次堆積し℃
構成している。そこで、ゲート電極８を形成する工程に
おいて堆積したＴａＮ膜を選択的に酸化してＴａＮ０膜
を形成してキャバンタ素子を構成するので、ＭＭＩＣの
製造工程を簡略化することがでさ、＃造歩貿りも従来に
比べて向上する。

〔発明の効果〕

以上述べたように本発明によれば、半導体装置を構成す
るＭＩＭ構造のキャバンタ素子の絶縁膜としてＴａＮｕ
Ｋを酸化したＴａＮ０ｆｆｌを使用することにより、キ
ャパシタ素子の面積を小さくすることができるので、集
槓肛の高い半導体装置を提供することができる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｈ）は本発明の一実施Ｖ」を
示す〜ＩＭ、ＩＣの工程断面図、第２図はＴａＮ膜の酸
化時間とキャパシタ素子の容量の関係を示す図、第３図
はＴａＮ膜の酸化時間とＴａＮ０膜の膜厚の関係を示す
図、第４図（ａ）、第４図（ｂ）は’ｌ’　ａ　Ｎ膜の
酸化前後の深さ方向オージェ電子分光分析を示す図であ
る。 １−−・ＧａＡｓ基板、３・ＷＮｍ、４　’−’ｌ’　
ａＮ　０膜、旦・・ゲート電極、］　１　・・・キャバ
ンタ索子、已・・・ＦＥＴ素子、１５・・・配線電極０
代理人　弁理士　　則　近　憲　佑 同　　　　　竹　化　喜久男 第１関 第１図 謝し時間　　　　　　　第２画 ５［ｉ「　　　　第３１

Claims (1)

1. 【特許請求の範囲】 半導体素子、抵抗素子及びキャパシタ素子を半導体基板
   上に集積して構成される半導体装置において、 前記キャパシタ素子をＭＩＭ（金属／絶縁膜／金属）構
   造にし、キャパシタ素子の絶縁膜をタンタルナイトライ
   ドの酸化物としたことを特徴とする半導体装置。