JP4812164B2 - 半導体素子のキャパシタ製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子のキャパシタ製造方法に係り、特にＴａ2Ｏ5キャパシタの誘電体特性劣化を防止し且つ漏れ電流特性を改善することができる半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
一般に、Ｔａ2Ｏ5キャパシタはＭＩＳ(Metal-Insulator-Silicon)構造を使用しており、上部電極としてＴｉＮ膜／ポリシリコン膜の積層構造を使用している。ＴｉＮ膜／ポリシリコン膜の積層構造を使用するのはポリシリコン膜に比べてＴｉＮ膜の仕事関数(work function)値が高くて漏れ電流特性を改善することができるからである。
【０００３】
ところが、ＴｉＮ膜を上部電極として使用する際、次のような問題点がある。ＴｉＣｌ4＋ＮＨ3混合ガスを用いたＣＶＤ-ＴｉＮ膜形成工程はＴａ2Ｏ5にハロゲンガスによって漏れ電流を増加させ、約５００℃でＴａ2Ｏ5誘電体膜とＴｉＮ膜との間に界面反応が起こってＴａ2Ｏ5誘電体膜内の酸素がＴｉＮ膜側に移動し、Ｔａ2Ｏ5誘電体膜内に酸素空孔(vacancy)が生じてしまい、漏れ電流が増加する結果をもたらすことになる。TｉＮ膜とＴａ2Ｏ5誘電体膜間の反応は次の式１で示される。このような反応によって形成されたＴｉＯ2膜がキャパシタの特性を劣化させる。
【０００４】
【式１】
【０００５】
【発明が解決しようとする課題】
従って、本発明は、Ｔａ2Ｏ5キャパシタにおいてＴａ2Ｏ5誘電体膜とＴｉＮ上部電極間の界面反応による誘電体特性劣化を防ぐために、上部電極としてＴａＮを用いてＴａ2Ｏ5キャパシタの誘電体特性劣化を防止することは勿論のこと、ＴａＮの高い仕事関数によるＴａ2Ｏ5キャパシタの漏れ電流特性を改善することができる半導体素子のキャパシタ製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明に係る半導体素子のキャパシタ製造方法は、半導体基板上に下部電極を形成する段階と、前記下部電極上にＴａ2Ｏ5誘電体膜を形成する段階と、Ｈ 2ＴａＦ 7 を蒸発させて得たＴａ化合物蒸気ガスおよび反応ガスとしてのＮＨ 3 ガスを表面反応させて、ＴａＮ膜からなる上部電極を前記Ｔａ 2 Ｏ 5 誘電体膜上に形成する段階とを含んでなることを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明を添付図に基づいて詳細に説明する。
【０００８】
図１ａ乃至図１ｄは本発明に係る半導体素子のキャパシタ製造方法を説明するための素子の断面図である。
【０００９】
図１ａを参照すると、半導体素子を形成するためのいろいろな要素（図示せず）が形成された半導体基板１１上に層間絶縁膜１２を形成した後、キャパシタの下部電極１３を形成する。
【００１０】
ここで、下部電極１３はドープトポリシリコンやドープト非晶質シリコンなどのシリコン系物質で形成するか、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｐｔなどのような金属系物質で形成する。下部電極１３は簡単なスタック構造(simple stacked structure)もしくは図示のシリンダ構造を基本とする二重及び３重構造のような３次元構造に形成して有効表面積を増大させるか、半球形ポリシリコン層をさらに形成して有効表面積を増大させることができる。
【００１１】
図１ｂを参照すると、下部電極１３の表面を窒化させてその表面に窒化膜１４を薄く形成する。
【００１２】
ここで、窒化膜１４は、キャパシタの誘電体膜形成時または後続の熱工程によって誘電体膜と下部電極１３との界面に低誘電自然酸化膜ＳｉＯ2が生成されることを防止する役割を果たし、低圧化学気相成長（ＬＰＣＶＤ）チャンバで誘電体膜の形成前にインサイチュ(In-situ)もしくはエクスサイチュ(Ex-situ)状態で２００乃至６００℃の温度でプラズマを放電させてNＨ3ガス、Ｎ2／Ｈ２ガス或いはＮ2Ｏガス雰囲気中で窒化させることにより形成される。プラズマを用いて窒化させる代わりに、急速熱工程(Rapid Thermal Process；ＲＴＰ)を用いて６５０乃至９５０℃の温度及びＮＨ3ガス雰囲気中でアニーリングして窒化膜１４を形成するか、電気炉(furnace)を用いて６５０乃至９５０℃の温度及びＮＨ3ガス雰囲気中で窒化膜１４を形成することができる。
【００１３】
図１ｃを参照すると、窒化膜１４が形成されている全上面にＴａ2Ｏ5誘電体膜１５を形成する。
【００１４】
ここで、Ｔａ2Ｏ5誘電体膜１５は、３００乃至６００℃の温度と１０ｔｏｒｒ以下の圧力に維持された低圧化学気相成長チャンバ内でＴａ化合物蒸気ガスと反応ガスとしてのＯ2ガス（１０乃至１０００ｓｃｃｍ）をＭＦＣ(Mass Flow Controller)のような流量調節器を介して定量供給してウェーハ上から起こる表面化学反応(surface chemical reaction)を通して５０乃至１５０Åの厚さに非晶質状態のＴａ2Ｏ5薄膜を形成した後、低温熱工程及び高温熱工程を行なうことにより形成される。
【００１５】
Ｔａ化合物蒸気ガスは９９.９９９％以上のＴａ（ＯＣ2Ｈ5）5溶液をＭＦＣのような流量調節器を用いて１５０乃至２００℃の温度に維持されている蒸発器または蒸発管に定量供給して生成させるが、この際、オリフィスまたはノズルを含んだ蒸発器は勿論のこと、Tａ蒸気の流路(flow path)となる供給管はＴａ蒸気の凝縮を防止するために１５０乃至２００℃の温度範囲を常時維持させる。
【００１６】
非晶質状態のＴａ2Ｏ5薄膜を形成した後で行なわれる低温熱工程は、プラズマを用いて２００乃至６００℃の温度とＮ2ＯまたはＯ2雰囲気下で行なって非晶質状態のＴａ2Ｏ5薄膜内の置換形Ｔａ原子に残っている酸素空孔と炭素不純物を酸化させて漏れ電流発生要因を除去する。低温熱工程は３００乃至５００℃の温度でＵＶ-Ｏ3を用いて実施することができる。
【００１７】
低温熱工程後の高温熱工程は、６５０乃至９５０℃の温度とＮ2Ｏ、Ｏ2或いはＮ2ガス雰囲気中で電気炉或いは急速熱工程(rapid thermal process;ＲＴＰ)を用いて実施するが、これは低温熱工程後にも非晶質状態のＴａ2Ｏ5薄膜内に残っている揮発性炭素化合物を除去して漏れ電流発生を防止すると共に、非晶質状態のＴａ2Ｏ5薄膜の結晶化を誘導して誘電率を増加させる。高温熱工程は非晶質状態のＴａ2Ｏ5薄膜を蒸着した後実施してもよく、上部電極を形成した後実施してもよい。
【００１８】
図１ｄを参照すると、Ｔａ2Ｏ5誘電体膜１５上にＴａＮ膜１６及びポリシリコン膜１７を順次形成して上部電極を形成する。
【００１９】
ここで、ＴａＮ膜１６はＴａ化合物蒸気ガス及び反応ガスとしてのＮＨ3ガスを１０乃至１０００ｓｃｃｍの流量で供給した後３００乃至６００℃の低圧化学気相成長チャンバ内で表面反応させて形成する。この際、反応性を向上させるためにプラズマを励起して進行することができる。
【００２０】
Ｔａ化合物蒸気ガスは３００乃至６００℃の低圧化学気相成長チャンバでＨ2ＴａＦ7をＬＭＦＣ(Liquid Mass Flow Controller) のような流量調節器を介して定量された量を蒸発器もしくは蒸発管に供給した後、一定量を１２０乃至２００℃の温度で蒸発させて得る。
【００２１】
一方、上述した本発明の実施例では非晶質状態のＴａ2Ｏ5薄膜形成時に反応ソースガスとしてＯ2ガスを使用したが、Ｈ2ＴａＦ7及びＯ2ガスを使用することができる。反応ソースガスとしてＨ2ＴａＦ7及びＯ2ガスを使用する場合、反応ソースガス内に炭素がなく、上部電極としてＴａＮ膜１６を使用するので、Ｔａ2Ｏ5薄膜内の酸素がＴａＮ膜と反応しないため酸素空孔(vacancy)が形成されず、低温熱工程を省略することができるとともに、インサイチュでTａＮ膜１６を蒸着した後高温熱工程を行なって非晶質状態のＴａ2Ｏ5薄膜の結晶化を誘導することができる。
【００２２】
なお、本発明は、基板上に下部電極を形成する段階と、前記下部電極上にＴａ2Ｏ5誘電体膜を形成する段階と、前記Ｔａ2Ｏ5誘電体膜上にＴａＮ膜からなる上部電極を形成する段階とを含んでなることを特徴とする半導体素子のキャパシタ製造方法にも関する。
【００２３】
【発明の効果】
上述したように、本発明はＴａ2Ｏ5キャパシタにおいてＴａＮ薄膜が既存の上部電極として用いられたＴｉＮ薄膜より仕事関数値が大きくて漏れ電流特性を改善することができ、Ｔａ2Ｏ5誘電体膜とＴａＮ上部電極との界面反応がないため誘電体の特性劣化を防止することができると共に、本発明に用いられるＨ2ＴａＦ7ガスはＴａ2Ｏ5誘電体膜蒸着のソースガスとしても使用可能であってＴａ2Ｏ5誘電体膜とＴａＮ上部電極を同一のチャンバでインサイチュで形成することができ、工程時間の節約と新しいＴａＮ蒸着装備の投資費用を節減することができる。
【図面の簡単な説明】
【図１】図１ａ乃至図１ｄは本発明に係る半導体素子のキャパシタ製造方法を説明するための素子の断面図である。
【符号の説明】
１１ 半導体基板
１２ 層間絶縁膜
１３ 下部電極
１４ 窒化膜
１５ Ｔａ2Ｏ5誘電体膜
１６ ＴａＮ膜
１７ ポリシリコン膜
【発明の属する技術分野】
本発明は半導体素子のキャパシタ製造方法に係り、特にＴａ2Ｏ5キャパシタの誘電体特性劣化を防止し且つ漏れ電流特性を改善することができる半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
一般に、Ｔａ2Ｏ5キャパシタはＭＩＳ(Metal-Insulator-Silicon)構造を使用しており、上部電極としてＴｉＮ膜／ポリシリコン膜の積層構造を使用している。ＴｉＮ膜／ポリシリコン膜の積層構造を使用するのはポリシリコン膜に比べてＴｉＮ膜の仕事関数(work function)値が高くて漏れ電流特性を改善することができるからである。
【０００３】
ところが、ＴｉＮ膜を上部電極として使用する際、次のような問題点がある。ＴｉＣｌ4＋ＮＨ3混合ガスを用いたＣＶＤ-ＴｉＮ膜形成工程はＴａ2Ｏ5にハロゲンガスによって漏れ電流を増加させ、約５００℃でＴａ2Ｏ5誘電体膜とＴｉＮ膜との間に界面反応が起こってＴａ2Ｏ5誘電体膜内の酸素がＴｉＮ膜側に移動し、Ｔａ2Ｏ5誘電体膜内に酸素空孔(vacancy)が生じてしまい、漏れ電流が増加する結果をもたらすことになる。TｉＮ膜とＴａ2Ｏ5誘電体膜間の反応は次の式１で示される。このような反応によって形成されたＴｉＯ2膜がキャパシタの特性を劣化させる。
【０００４】
【式１】
【発明が解決しようとする課題】
従って、本発明は、Ｔａ2Ｏ5キャパシタにおいてＴａ2Ｏ5誘電体膜とＴｉＮ上部電極間の界面反応による誘電体特性劣化を防ぐために、上部電極としてＴａＮを用いてＴａ2Ｏ5キャパシタの誘電体特性劣化を防止することは勿論のこと、ＴａＮの高い仕事関数によるＴａ2Ｏ5キャパシタの漏れ電流特性を改善することができる半導体素子のキャパシタ製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明に係る半導体素子のキャパシタ製造方法は、半導体基板上に下部電極を形成する段階と、前記下部電極上にＴａ2Ｏ5誘電体膜を形成する段階と、Ｈ 2ＴａＦ 7 を蒸発させて得たＴａ化合物蒸気ガスおよび反応ガスとしてのＮＨ 3 ガスを表面反応させて、ＴａＮ膜からなる上部電極を前記Ｔａ 2 Ｏ 5 誘電体膜上に形成する段階とを含んでなることを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明を添付図に基づいて詳細に説明する。
【０００８】
図１ａ乃至図１ｄは本発明に係る半導体素子のキャパシタ製造方法を説明するための素子の断面図である。
【０００９】
図１ａを参照すると、半導体素子を形成するためのいろいろな要素（図示せず）が形成された半導体基板１１上に層間絶縁膜１２を形成した後、キャパシタの下部電極１３を形成する。
【００１０】
ここで、下部電極１３はドープトポリシリコンやドープト非晶質シリコンなどのシリコン系物質で形成するか、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｐｔなどのような金属系物質で形成する。下部電極１３は簡単なスタック構造(simple stacked structure)もしくは図示のシリンダ構造を基本とする二重及び３重構造のような３次元構造に形成して有効表面積を増大させるか、半球形ポリシリコン層をさらに形成して有効表面積を増大させることができる。
【００１１】
図１ｂを参照すると、下部電極１３の表面を窒化させてその表面に窒化膜１４を薄く形成する。
【００１２】
ここで、窒化膜１４は、キャパシタの誘電体膜形成時または後続の熱工程によって誘電体膜と下部電極１３との界面に低誘電自然酸化膜ＳｉＯ2が生成されることを防止する役割を果たし、低圧化学気相成長（ＬＰＣＶＤ）チャンバで誘電体膜の形成前にインサイチュ(In-situ)もしくはエクスサイチュ(Ex-situ)状態で２００乃至６００℃の温度でプラズマを放電させてNＨ3ガス、Ｎ2／Ｈ２ガス或いはＮ2Ｏガス雰囲気中で窒化させることにより形成される。プラズマを用いて窒化させる代わりに、急速熱工程(Rapid Thermal Process；ＲＴＰ)を用いて６５０乃至９５０℃の温度及びＮＨ3ガス雰囲気中でアニーリングして窒化膜１４を形成するか、電気炉(furnace)を用いて６５０乃至９５０℃の温度及びＮＨ3ガス雰囲気中で窒化膜１４を形成することができる。
【００１３】
図１ｃを参照すると、窒化膜１４が形成されている全上面にＴａ2Ｏ5誘電体膜１５を形成する。
【００１４】
ここで、Ｔａ2Ｏ5誘電体膜１５は、３００乃至６００℃の温度と１０ｔｏｒｒ以下の圧力に維持された低圧化学気相成長チャンバ内でＴａ化合物蒸気ガスと反応ガスとしてのＯ2ガス（１０乃至１０００ｓｃｃｍ）をＭＦＣ(Mass Flow Controller)のような流量調節器を介して定量供給してウェーハ上から起こる表面化学反応(surface chemical reaction)を通して５０乃至１５０Åの厚さに非晶質状態のＴａ2Ｏ5薄膜を形成した後、低温熱工程及び高温熱工程を行なうことにより形成される。
【００１５】
Ｔａ化合物蒸気ガスは９９.９９９％以上のＴａ（ＯＣ2Ｈ5）5溶液をＭＦＣのような流量調節器を用いて１５０乃至２００℃の温度に維持されている蒸発器または蒸発管に定量供給して生成させるが、この際、オリフィスまたはノズルを含んだ蒸発器は勿論のこと、Tａ蒸気の流路(flow path)となる供給管はＴａ蒸気の凝縮を防止するために１５０乃至２００℃の温度範囲を常時維持させる。
【００１６】
非晶質状態のＴａ2Ｏ5薄膜を形成した後で行なわれる低温熱工程は、プラズマを用いて２００乃至６００℃の温度とＮ2ＯまたはＯ2雰囲気下で行なって非晶質状態のＴａ2Ｏ5薄膜内の置換形Ｔａ原子に残っている酸素空孔と炭素不純物を酸化させて漏れ電流発生要因を除去する。低温熱工程は３００乃至５００℃の温度でＵＶ-Ｏ3を用いて実施することができる。
【００１７】
低温熱工程後の高温熱工程は、６５０乃至９５０℃の温度とＮ2Ｏ、Ｏ2或いはＮ2ガス雰囲気中で電気炉或いは急速熱工程(rapid thermal process;ＲＴＰ)を用いて実施するが、これは低温熱工程後にも非晶質状態のＴａ2Ｏ5薄膜内に残っている揮発性炭素化合物を除去して漏れ電流発生を防止すると共に、非晶質状態のＴａ2Ｏ5薄膜の結晶化を誘導して誘電率を増加させる。高温熱工程は非晶質状態のＴａ2Ｏ5薄膜を蒸着した後実施してもよく、上部電極を形成した後実施してもよい。
【００１８】
図１ｄを参照すると、Ｔａ2Ｏ5誘電体膜１５上にＴａＮ膜１６及びポリシリコン膜１７を順次形成して上部電極を形成する。
【００１９】
ここで、ＴａＮ膜１６はＴａ化合物蒸気ガス及び反応ガスとしてのＮＨ3ガスを１０乃至１０００ｓｃｃｍの流量で供給した後３００乃至６００℃の低圧化学気相成長チャンバ内で表面反応させて形成する。この際、反応性を向上させるためにプラズマを励起して進行することができる。
【００２０】
Ｔａ化合物蒸気ガスは３００乃至６００℃の低圧化学気相成長チャンバでＨ2ＴａＦ7をＬＭＦＣ(Liquid Mass Flow Controller) のような流量調節器を介して定量された量を蒸発器もしくは蒸発管に供給した後、一定量を１２０乃至２００℃の温度で蒸発させて得る。
【００２１】
一方、上述した本発明の実施例では非晶質状態のＴａ2Ｏ5薄膜形成時に反応ソースガスとしてＯ2ガスを使用したが、Ｈ2ＴａＦ7及びＯ2ガスを使用することができる。反応ソースガスとしてＨ2ＴａＦ7及びＯ2ガスを使用する場合、反応ソースガス内に炭素がなく、上部電極としてＴａＮ膜１６を使用するので、Ｔａ2Ｏ5薄膜内の酸素がＴａＮ膜と反応しないため酸素空孔(vacancy)が形成されず、低温熱工程を省略することができるとともに、インサイチュでTａＮ膜１６を蒸着した後高温熱工程を行なって非晶質状態のＴａ2Ｏ5薄膜の結晶化を誘導することができる。
【００２２】
なお、本発明は、基板上に下部電極を形成する段階と、前記下部電極上にＴａ2Ｏ5誘電体膜を形成する段階と、前記Ｔａ2Ｏ5誘電体膜上にＴａＮ膜からなる上部電極を形成する段階とを含んでなることを特徴とする半導体素子のキャパシタ製造方法にも関する。
【００２３】
【発明の効果】
上述したように、本発明はＴａ2Ｏ5キャパシタにおいてＴａＮ薄膜が既存の上部電極として用いられたＴｉＮ薄膜より仕事関数値が大きくて漏れ電流特性を改善することができ、Ｔａ2Ｏ5誘電体膜とＴａＮ上部電極との界面反応がないため誘電体の特性劣化を防止することができると共に、本発明に用いられるＨ2ＴａＦ7ガスはＴａ2Ｏ5誘電体膜蒸着のソースガスとしても使用可能であってＴａ2Ｏ5誘電体膜とＴａＮ上部電極を同一のチャンバでインサイチュで形成することができ、工程時間の節約と新しいＴａＮ蒸着装備の投資費用を節減することができる。
【図面の簡単な説明】
【図１】図１ａ乃至図１ｄは本発明に係る半導体素子のキャパシタ製造方法を説明するための素子の断面図である。
【符号の説明】
１１ 半導体基板
１２ 層間絶縁膜
１３ 下部電極
１４ 窒化膜
１５ Ｔａ2Ｏ5誘電体膜
１６ ＴａＮ膜
１７ ポリシリコン膜
Claims (13)
- 半導体基板上に下部電極を形成する段階と、
前記下部電極上にＴａ2Ｏ5誘電体膜を形成する段階と、
Ｈ 2ＴａＦ 7 を蒸発させて得たＴａ化合物蒸気ガスおよび反応ガスとしてのＮＨ 3 ガスを表面反応させて、ＴａＮ膜からなる上部電極を前記Ｔａ 2 Ｏ 5 誘電体膜上に形成する段階とを含んでなることを特徴とする半導体素子のキャパシタ製造方法。 - 前記Ｔａ2Ｏ5誘電体膜形成前に前記下部電極の表面を窒化させて窒化膜を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記窒化膜は、低圧化学気相成長チャンバでプラズマを放電させてＮＨ3ガス、Ｎ2／Ｈ2ガスまたはＮ2Ｏガス雰囲気中で窒化させることにより形成されることを特徴とする請求項２記載の半導体素子のキャパシタ製造方法。
- 前記窒化膜は、６５０乃至９５０℃の温度及びＮＨ3ガス雰囲気中で急速熱工程または電気炉を用いて形成することを特徴とする請求項２記載の半導体素子のキャパシタ製造方法。
- 前記Ｔａ2Ｏ5誘電体膜は、３００乃至６００℃の温度に維持された低圧化学気相成長チャンバ内でＴａ化合物蒸気ガス及び反応ガスとしてのＯ2ガスを、流量調節器を介して定量供給してウェーハ上で起こる表面化学反応を通して非晶質状態のＴａ2Ｏ5薄膜を形成した後、第１熱工程及び前記第１熱工程の温度範囲より高い温度範囲の第２熱工程を行なうことにより形成されることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記Ｔａ化合物蒸気ガスは、Ｔａ（ＯＣ2Ｈ5）5溶液を、流量調節器を用いて１５０乃至２００℃の温度に維持されている蒸発器または蒸発管に定量供給して生成させることを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
- 前記第１熱工程は、プラズマを用いて２００乃至６００℃の温度とＮ2ＯまたはＯ2雰囲気中で実施することを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
- 前記第１熱工程は、３００乃至５００℃の温度でＵＶ-Ｏ3を用いて実施することを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
- 前記第２熱工程は、６５０乃至９５０℃の温度とＮ2Ｏ、Ｏ2またはＮ2ガス雰囲気中で電気炉または急速熱工程を用いて実施することを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
- 前記上部電極は、前記ＴａＮ膜上にドープトポリシリコンを積層して形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記ＴａＮ膜は、前記Ｔａ化合物蒸気ガス及び反応ガスとしてのＮＨ3ガスを用いて、３００乃至６００℃の低圧化学気相成長チャンバ内で表面反応させて形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記Ｔａ化合物蒸気ガスは、３００乃至６００℃の前記低圧化学気相成長チャンバ内で、流量調節器を介して定量された量を蒸発器または蒸発管に供給した後、一定量を１２０乃至２００℃の温度で蒸発させて生成することを特徴とする請求項１１記載の半導体素子のキャパシタ製造方法。
- 前記Ｔａ2Ｏ5誘電体膜は、反応ソースガスとしてＨ2ＴａＦ7及びＯ2ガスを用いて非晶質状態のＴａ2Ｏ5薄膜を形成した後、インサイチュで前記ＴａＮ膜を蒸着した後、６５０乃至９５０℃の温度で熱工程を行なって非晶質状態のＴａ2Ｏ5薄膜の結晶化を誘導することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
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| KR100234379B1 (ko) * | 1997-06-10 | 1999-12-15 | 윤종용 | 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법 |
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