JPH09246494A - 誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法 - Google Patents
誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法Info
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- JPH09246494A JPH09246494A JP8071477A JP7147796A JPH09246494A JP H09246494 A JPH09246494 A JP H09246494A JP 8071477 A JP8071477 A JP 8071477A JP 7147796 A JP7147796 A JP 7147796A JP H09246494 A JPH09246494 A JP H09246494A
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Abstract
(57)【要約】
【課題】 ポリシリコンからなる下部電極と酸化タンタ
ルからなる誘電体膜との界面において、下部電極が誘電
体膜の形成時に酸化されて比誘電率の低い酸化膜が形成
されることを防止し、高い比誘電率と大きな静電容量を
保持すること。 【解決手段】 ポリシリコン下部電極６と酸化タンタル
誘電体膜９との間に、酸化され難い窒化タンタル膜８を
設け、これにより、誘電体膜９の形成時に窒化タンタル
膜８によって下部電極６の酸化を防止する。窒化タンタ
ル膜８が酸化されても誘電体膜９の一部となるだけであ
り、キャパシタ性能に実質的に影響はない。
ルからなる誘電体膜との界面において、下部電極が誘電
体膜の形成時に酸化されて比誘電率の低い酸化膜が形成
されることを防止し、高い比誘電率と大きな静電容量を
保持すること。 【解決手段】 ポリシリコン下部電極６と酸化タンタル
誘電体膜９との間に、酸化され難い窒化タンタル膜８を
設け、これにより、誘電体膜９の形成時に窒化タンタル
膜８によって下部電極６の酸化を防止する。窒化タンタ
ル膜８が酸化されても誘電体膜９の一部となるだけであ
り、キャパシタ性能に実質的に影響はない。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体キャパシタ
（特に、酸化タンタル（Ｔａ2 Ｏ5 ）膜を誘電体膜とし
て有する半導体メモリセルのキャパシタ）と誘電体メモ
リ装置、及びこれらの製造方法に関するものである。
（特に、酸化タンタル（Ｔａ2 Ｏ5 ）膜を誘電体膜とし
て有する半導体メモリセルのキャパシタ）と誘電体メモ
リ装置、及びこれらの製造方法に関するものである。
【０００２】
【従来の技術】例えば、ダイナミックＲＡＭ（Random A
ccess Memory）のメモリセルのキャパシタを構成する絶
縁膜（誘電体膜）としては、ＳｉＯ2 とＳｉ3 Ｎ4 とＳ
ｉＯ2とが順次積層された構造のＯＮＯ膜が使われてい
る。
ccess Memory）のメモリセルのキャパシタを構成する絶
縁膜（誘電体膜）としては、ＳｉＯ2 とＳｉ3 Ｎ4 とＳ
ｉＯ2とが順次積層された構造のＯＮＯ膜が使われてい
る。
【０００３】一方、酸化タンタルを誘電体膜に用いたキ
ャパシタが知られている。この誘電体膜キャパシタをメ
モリセルに組み込む場合は、図14に概略的に示すよう
に、トランスファゲートとして、キャパシタＣａｐを接
続したＮ+ 型ソース領域３と、ビットラインＢＬを接続
したドレイン領域４との間に、ゲート酸化膜５を介して
ポリシリコンワードラインＷＬが設けられる。キャパシ
タＣａｐは、ポリシリコンプラグ層13上に、ポリシリコ
ン下部電極（ストレージノード）６、Ｔａ2 Ｏ5誘電体
膜９及びＷ、ＴｉＮ等の上部電極（プレート電極）10が
積層されたものである。
ャパシタが知られている。この誘電体膜キャパシタをメ
モリセルに組み込む場合は、図14に概略的に示すよう
に、トランスファゲートとして、キャパシタＣａｐを接
続したＮ+ 型ソース領域３と、ビットラインＢＬを接続
したドレイン領域４との間に、ゲート酸化膜５を介して
ポリシリコンワードラインＷＬが設けられる。キャパシ
タＣａｐは、ポリシリコンプラグ層13上に、ポリシリコ
ン下部電極（ストレージノード）６、Ｔａ2 Ｏ5誘電体
膜９及びＷ、ＴｉＮ等の上部電極（プレート電極）10が
積層されたものである。
【０００４】キャパシタＣａｐは、図14にキャパシタＣ
ａｐの概略断面図を示したが、その製造工程におけるキ
ャパシタＣａｐの電極取り出し部の一部分について着目
した概略製造工程を図15に示す。即ち、まず工程１にお
いて、Ｐ- 型シリコン基板１を用意し、この上に（実際
にはソース領域３上に）ＣＶＤ(Chemical Vapor Deposi
tion）法でポリシリコンプラグ層13をコンタクトホール
（図示せず）に被着する。
ａｐの概略断面図を示したが、その製造工程におけるキ
ャパシタＣａｐの電極取り出し部の一部分について着目
した概略製造工程を図15に示す。即ち、まず工程１にお
いて、Ｐ- 型シリコン基板１を用意し、この上に（実際
にはソース領域３上に）ＣＶＤ(Chemical Vapor Deposi
tion）法でポリシリコンプラグ層13をコンタクトホール
（図示せず）に被着する。
【０００５】次いで、工程２において、ＣＶＤ法などに
よってキャパシタ下部電極としてのポリシリコン層６を
堆積させる。
よってキャパシタ下部電極としてのポリシリコン層６を
堆積させる。
【０００６】次いで、工程３のように、上記工程２を完
了した基板を 400℃〜500 ℃に加熱した反応室に入れ
て、タンタルペンタエトキシド（Ｔａ（ＯＣ
2 Ｈ5 ）5 ）を原料ガスとして、ＣＶＤ法（化学的気相
成長法）によりポリシリコン電極６上にＴａ2 Ｏ5 誘電
体膜９を所定の厚みに堆積させる。
了した基板を 400℃〜500 ℃に加熱した反応室に入れ
て、タンタルペンタエトキシド（Ｔａ（ＯＣ
2 Ｈ5 ）5 ）を原料ガスとして、ＣＶＤ法（化学的気相
成長法）によりポリシリコン電極６上にＴａ2 Ｏ5 誘電
体膜９を所定の厚みに堆積させる。
【０００７】次いで、工程４のように、ＣＶＤ法又はス
パッタリング法などによって、タングステン又は窒化チ
タンなどの上部電極10を形成し、ポリシリコン電極６、
酸化タンタル誘電体膜９及び上部電極10の積層構造のキ
ャパシタを製造する。
パッタリング法などによって、タングステン又は窒化チ
タンなどの上部電極10を形成し、ポリシリコン電極６、
酸化タンタル誘電体膜９及び上部電極10の積層構造のキ
ャパシタを製造する。
【０００８】しかし、バルクの酸化タンタルの比誘電率
が約27であるのに対して、上記構造の誘電体キャパシタ
の電気容量は極めて小さく、薄膜化した酸化タンタル９
の比誘電率は５〜６程度である。
が約27であるのに対して、上記構造の誘電体キャパシタ
の電気容量は極めて小さく、薄膜化した酸化タンタル９
の比誘電率は５〜６程度である。
【０００９】この理由は、図14及び図15に示すように、
酸化タンタルによる誘電体膜９の成膜過程（工程３）が
酸素雰囲気中で行われるため、その成膜時に下部電極６
のポリシリコンの表面域が酸化されて、下部電極６と誘
電体膜９との界面に厚み２nm〜３nmの低比誘電率のＳｉ
Ｏ2 層16が形成されてしまうためである。このような酸
化膜は、下部電極にタングステン（Ｗ）を用いる場合に
も、酸化タングステンとして同様に生成してしまう。
酸化タンタルによる誘電体膜９の成膜過程（工程３）が
酸素雰囲気中で行われるため、その成膜時に下部電極６
のポリシリコンの表面域が酸化されて、下部電極６と誘
電体膜９との界面に厚み２nm〜３nmの低比誘電率のＳｉ
Ｏ2 層16が形成されてしまうためである。このような酸
化膜は、下部電極にタングステン（Ｗ）を用いる場合に
も、酸化タングステンとして同様に生成してしまう。
【００１０】このため、下部電極６として白金などの酸
化しにくい物質を用いることも考えられるが、現行の工
程及び物質を基本とした場合、酸化タンタルを用いたダ
イナミックＲＡＭの製造工程は十分に対応でき、好適な
ものである。従って、誘電体膜の材料として酸化タンタ
ル以外の物質を導入することは難しいのが実情である。
化しにくい物質を用いることも考えられるが、現行の工
程及び物質を基本とした場合、酸化タンタルを用いたダ
イナミックＲＡＭの製造工程は十分に対応でき、好適な
ものである。従って、誘電体膜の材料として酸化タンタ
ル以外の物質を導入することは難しいのが実情である。
【００１１】このように、酸化タンタルを誘電体に用い
たキャパシタをダイナミックＲＡＭに適用するために
は、ポリシリコン６上に低誘電率の酸化物薄膜であるＳ
ｉＯ2層16の形成を避けることが不可欠な条件である。
たキャパシタをダイナミックＲＡＭに適用するために
は、ポリシリコン６上に低誘電率の酸化物薄膜であるＳ
ｉＯ2層16の形成を避けることが不可欠な条件である。
【００１２】
【発明が解決しようとする課題】本発明は、上記のよう
な事情に鑑みてなされたものであって、誘電体膜との間
において下部電極に比誘電率の低い酸化膜が生成され
ず、比誘電率が高くて大容量の誘電体キャパシタと誘電
体メモリ装置、及びこれらの製造方法を提供することを
目的としている。
な事情に鑑みてなされたものであって、誘電体膜との間
において下部電極に比誘電率の低い酸化膜が生成され
ず、比誘電率が高くて大容量の誘電体キャパシタと誘電
体メモリ装置、及びこれらの製造方法を提供することを
目的としている。
【００１３】
【課題を解決するための手段】本発明者は、上記の目的
を達成するため鋭意検討を重ねた結果、窒化タンタルの
如き誘電体膜の成膜時に下地に要求される条件を特定
し、新規で有用な構成の誘電体キャパシタ及びその製造
方法を確立し、本発明に到達したものである。
を達成するため鋭意検討を重ねた結果、窒化タンタルの
如き誘電体膜の成膜時に下地に要求される条件を特定
し、新規で有用な構成の誘電体キャパシタ及びその製造
方法を確立し、本発明に到達したものである。
【００１４】即ち、本発明は、第１の電極（例えば後述
の上部電極10：以下、同様）がこれに対向する第２の電
極（例えば後述するポリシリコン主体の下部電極26：以
下、同様）上に設けられ、前記第１及び第２の電極の間
に誘電体膜（例えば後述の酸化タンタル膜９：以下、同
様）を具備し、前記第２の電極が、前記誘電体膜の側に
おいて、前記誘電体膜の構成元素からなる酸化抑制手段
（例えば後述の窒化タンタル膜８：以下、同様）を有し
ている誘電体キャパシタに係るものである。
の上部電極10：以下、同様）がこれに対向する第２の電
極（例えば後述するポリシリコン主体の下部電極26：以
下、同様）上に設けられ、前記第１及び第２の電極の間
に誘電体膜（例えば後述の酸化タンタル膜９：以下、同
様）を具備し、前記第２の電極が、前記誘電体膜の側に
おいて、前記誘電体膜の構成元素からなる酸化抑制手段
（例えば後述の窒化タンタル膜８：以下、同様）を有し
ている誘電体キャパシタに係るものである。
【００１５】本発明はまた、上記又は下記の誘電体キャ
パシタをメモリセルに有するダイナミックＲＡＭ等の誘
電体メモリ装置にも係るものである。
パシタをメモリセルに有するダイナミックＲＡＭ等の誘
電体メモリ装置にも係るものである。
【００１６】また、本発明は、第１の電極がこれに対向
する第２の電極上に設けられ、前記第１及び第２の電極
の間に誘電体膜を具備し、前記第２の電極が、前記誘電
体膜の側において、前記誘電体膜の構成元素からなる酸
化抑制手段を有している誘電体キャパシタを製造するに
際し、前記第２の電極の主電極部（例えば後述のポリシ
リコン電極６：以下、同様）を形成した後、この主電極
部上に、前記誘電体膜の構成元素からなりかつ前記主電
極部の酸化を抑制する酸化抑制手段を形成する、誘電体
キャパシタの製造方法をも提供するものである。
する第２の電極上に設けられ、前記第１及び第２の電極
の間に誘電体膜を具備し、前記第２の電極が、前記誘電
体膜の側において、前記誘電体膜の構成元素からなる酸
化抑制手段を有している誘電体キャパシタを製造するに
際し、前記第２の電極の主電極部（例えば後述のポリシ
リコン電極６：以下、同様）を形成した後、この主電極
部上に、前記誘電体膜の構成元素からなりかつ前記主電
極部の酸化を抑制する酸化抑制手段を形成する、誘電体
キャパシタの製造方法をも提供するものである。
【００１７】本発明は更に、上記又は下記の製造方法に
よってメモリセルに誘電体キャパシタを形成する、ダイ
ナミックＲＡＭ等の誘電体メモリ装置の製造方法も提供
するものである。
よってメモリセルに誘電体キャパシタを形成する、ダイ
ナミックＲＡＭ等の誘電体メモリ装置の製造方法も提供
するものである。
【００１８】
【発明の実施の形態】本発明に基づく誘電体キャパシタ
においては、前記酸化抑制手段が、非酸化状態では導電
性を有し、酸化状態では誘電体膜の一部となるものであ
ることが望ましい。
においては、前記酸化抑制手段が、非酸化状態では導電
性を有し、酸化状態では誘電体膜の一部となるものであ
ることが望ましい。
【００１９】そして、前記誘電体膜が酸化タンタル膜又
は酸化チタン膜からなり、前記酸化抑制手段が窒化タン
タル膜又は窒化チタン膜からなることが望ましい。
は酸化チタン膜からなり、前記酸化抑制手段が窒化タン
タル膜又は窒化チタン膜からなることが望ましい。
【００２０】また、前記第２の電極が窒化タンタル膜又
は窒化チタン膜とポリシリコン膜との積層体によって形
成され、この窒化タンタル膜又は窒化チタン膜とポリシ
リコン膜との間にケイ化チタン膜が設けられていること
が望ましい。
は窒化チタン膜とポリシリコン膜との積層体によって形
成され、この窒化タンタル膜又は窒化チタン膜とポリシ
リコン膜との間にケイ化チタン膜が設けられていること
が望ましい。
【００２１】上記のように形成することにより、比誘電
率の高い誘電体キャパシタをメモリセルに有する良好な
誘電体メモリ装置を提供することができる。
率の高い誘電体キャパシタをメモリセルに有する良好な
誘電体メモリ装置を提供することができる。
【００２２】また、本発明の製造方法においては、非酸
化状態では導電性を有し、酸化状態では誘電体膜の一部
となる前記酸化抑制手段を形成することが望ましく、そ
のためには、前記誘電体膜に酸化タンタル膜又は酸化チ
タン膜を用い、前記酸化抑制手段に窒化タンタル膜又は
窒化チタン膜を用いることが望ましい。
化状態では導電性を有し、酸化状態では誘電体膜の一部
となる前記酸化抑制手段を形成することが望ましく、そ
のためには、前記誘電体膜に酸化タンタル膜又は酸化チ
タン膜を用い、前記酸化抑制手段に窒化タンタル膜又は
窒化チタン膜を用いることが望ましい。
【００２３】また、前記第２の電極として窒化タンタル
膜又は窒化チタン膜とポリシリコン膜との積層体を用
い、この窒化タンタル膜又は窒化チタン膜とポリシリコ
ン膜との間にケイ化チタン膜を設けることが望ましい。
膜又は窒化チタン膜とポリシリコン膜との積層体を用
い、この窒化タンタル膜又は窒化チタン膜とポリシリコ
ン膜との間にケイ化チタン膜を設けることが望ましい。
【００２４】これにより、メモリセルに比誘電率の高い
誘電体キャパシタを形成することができる。
誘電体キャパシタを形成することができる。
【００２５】
【実施例】以下、本発明を実施例について説明する。
【００２６】まず、図１について、本実施例によるポリ
シリコン下部電極の酸化抑制手段を有する誘電体キャパ
シタＣＡＰと、これを組み込んだ半導体デバイス、例え
ば不揮発性記憶素子であるダイナミックＲＡＭを概略的
に説明する。
シリコン下部電極の酸化抑制手段を有する誘電体キャパ
シタＣＡＰと、これを組み込んだ半導体デバイス、例え
ば不揮発性記憶素子であるダイナミックＲＡＭを概略的
に説明する。
【００２７】このデバイスにおいては、図14に示した従
来例と同様に、シリコン基板１上に例えばＮ+ 型ソース
領域３とＮ+ 型ドレイン領域４が不純物拡散でそれぞれ
形成され、これら両領域間にはゲート酸化膜５を介して
ワードラインＷＬが設けられ、ドレイン領域４にはビッ
トラインＢＬが接続され、トランスファゲートＴＲが構
成されている。
来例と同様に、シリコン基板１上に例えばＮ+ 型ソース
領域３とＮ+ 型ドレイン領域４が不純物拡散でそれぞれ
形成され、これら両領域間にはゲート酸化膜５を介して
ワードラインＷＬが設けられ、ドレイン領域４にはビッ
トラインＢＬが接続され、トランスファゲートＴＲが構
成されている。
【００２８】このキャパシタＣＡＰはスタック型と称さ
れるものであって、ソース領域３−ポリシリコンプラグ
層13上に、ポリシリコン電極６−ケイ化チタン膜７−窒
化タンタル膜８からなる下部電極26が接続され、この下
部電極上に酸化タンタル誘電体膜９及び上部電極10が順
次積層されている。この構造では、ポリシリコン電極６
と誘電体膜９との間に窒化タンタル膜８を下部電極の一
部として形成していることが特徴的である。なお、ケイ
化チタン膜７（チタンシリサイド）は窒化タンタル膜８
のポリシリコン６に対する接着性向上のために形成され
る。
れるものであって、ソース領域３−ポリシリコンプラグ
層13上に、ポリシリコン電極６−ケイ化チタン膜７−窒
化タンタル膜８からなる下部電極26が接続され、この下
部電極上に酸化タンタル誘電体膜９及び上部電極10が順
次積層されている。この構造では、ポリシリコン電極６
と誘電体膜９との間に窒化タンタル膜８を下部電極の一
部として形成していることが特徴的である。なお、ケイ
化チタン膜７（チタンシリサイド）は窒化タンタル膜８
のポリシリコン６に対する接着性向上のために形成され
る。
【００２９】このように、ポリシリコンを主体とする下
部電極26と酸化タンタル誘電体膜９との界面に窒化タン
タル膜８を形成したため、図15の工程３で述べた酸化タ
ンタル９の成膜時に窒化タンタル膜８は酸化され難く
（従って下部電極16の表面域は酸化され難く）、上記界
面には既述したＳｉＯ2 16の如き低誘電率のＳｉＯ2 層
が形成されることがない。これによって、誘電体膜９に
膜厚 100nmの酸化タンタル（Ｔａ2 Ｏ5 ）を用いて、2
0.9fF／μｍ2 の電気容量を示すキャパシタの形成が可
能になる。
部電極26と酸化タンタル誘電体膜９との界面に窒化タン
タル膜８を形成したため、図15の工程３で述べた酸化タ
ンタル９の成膜時に窒化タンタル膜８は酸化され難く
（従って下部電極16の表面域は酸化され難く）、上記界
面には既述したＳｉＯ2 16の如き低誘電率のＳｉＯ2 層
が形成されることがない。これによって、誘電体膜９に
膜厚 100nmの酸化タンタル（Ｔａ2 Ｏ5 ）を用いて、2
0.9fF／μｍ2 の電気容量を示すキャパシタの形成が可
能になる。
【００３０】つまり、酸化タンタルによる成膜温度はＣ
ＶＤ法で 400℃以上であるために、ポリシリコン上に直
接に成膜すると図14に示したようにシリコンが酸化され
て酸化タンタル９とポリシリコン６との界面にＳｉＯ2
層16が形成され、その結果、実効的な電気容量の低下を
招き、電気容量は２〜３fFと極めて小さくなる。
ＶＤ法で 400℃以上であるために、ポリシリコン上に直
接に成膜すると図14に示したようにシリコンが酸化され
て酸化タンタル９とポリシリコン６との界面にＳｉＯ2
層16が形成され、その結果、実効的な電気容量の低下を
招き、電気容量は２〜３fFと極めて小さくなる。
【００３１】これに対し、本実施例のように窒化タンタ
ル膜８を下部電極26の誘電体膜９との界面に形成する
と、窒化タンタルは上記の条件では酸化され難いため、
酸化膜は生成されないと同時に、窒化タンタル膜８は導
電性を保持する。更に、後述する図２及び図３に示すよ
うに、窒化タンタルの酸化温度が 660℃であるため、仮
にそれ以上の温度で酸化タンタルが成膜されることによ
り酸化されても酸化タンタルに変化することになり、誘
電体の一部として機能する。
ル膜８を下部電極26の誘電体膜９との界面に形成する
と、窒化タンタルは上記の条件では酸化され難いため、
酸化膜は生成されないと同時に、窒化タンタル膜８は導
電性を保持する。更に、後述する図２及び図３に示すよ
うに、窒化タンタルの酸化温度が 660℃であるため、仮
にそれ以上の温度で酸化タンタルが成膜されることによ
り酸化されても酸化タンタルに変化することになり、誘
電体の一部として機能する。
【００３２】従って、窒化タンタル８を下部電極26の一
部（誘電体膜９側）に用いることによって、電極物質と
酸化タンタル薄膜９との界面においてＳｉＯ2 層が形成
されることはなく、また仮に酸化されても誘電体の一部
となるため、キャパシタＣＡＰとしての実効的な電気容
量の低下を回避することが可能になる。窒化タンタル膜
８の膜厚は通常５〜500nm であり、10〜100nm がよい。
部（誘電体膜９側）に用いることによって、電極物質と
酸化タンタル薄膜９との界面においてＳｉＯ2 層が形成
されることはなく、また仮に酸化されても誘電体の一部
となるため、キャパシタＣＡＰとしての実効的な電気容
量の低下を回避することが可能になる。窒化タンタル膜
８の膜厚は通常５〜500nm であり、10〜100nm がよい。
【００３３】図２及び図３は、上記した温度条件下での
窒化タンタルと、その酸化による酸化タンタルのＸ線回
折スペクトル（ＸＲＤ）の変化を示すスペクトル図であ
る。図２は、Ｘ線の入射角θ＝１度の低入射角法でＸ線
の波長λ＝1.542 Åとし、酸素雰囲気中で室温〜900 ℃
の温度範囲において50℃ずつ昇温した条件下でＴａＮ試
料を測定したものである。そして、図３は、図２の 630
℃〜750 ℃の部分を10℃ずつに細分して昇温した測定条
件で得られたスペクトル図である。
窒化タンタルと、その酸化による酸化タンタルのＸ線回
折スペクトル（ＸＲＤ）の変化を示すスペクトル図であ
る。図２は、Ｘ線の入射角θ＝１度の低入射角法でＸ線
の波長λ＝1.542 Åとし、酸素雰囲気中で室温〜900 ℃
の温度範囲において50℃ずつ昇温した条件下でＴａＮ試
料を測定したものである。そして、図３は、図２の 630
℃〜750 ℃の部分を10℃ずつに細分して昇温した測定条
件で得られたスペクトル図である。
【００３４】これらのスペクトルから、窒化タンタルは
温度が 650℃以下では回折角35度付近で微結晶で存在し
ているだけであり、殆ど酸化しないことが分かる。
温度が 650℃以下では回折角35度付近で微結晶で存在し
ているだけであり、殆ど酸化しないことが分かる。
【００３５】ところが、 660℃以上になると、Ｔａ2 Ｏ
5(００１）、Ｔａ2 Ｏ5(１００）、Ｔａ2 Ｏ5(１０１）
及びＴａ2 Ｏ5(００２）を示す回折ピークが観察され、
窒化タンタルは酸化されて酸化タンタルに変化すること
が分かる。このような酸化タンタルへの変化によって、
誘電体膜の厚みが僅かでも増大し、キャパシタンスを若
干低下させる可能性がある。
5(００１）、Ｔａ2 Ｏ5(１００）、Ｔａ2 Ｏ5(１０１）
及びＴａ2 Ｏ5(００２）を示す回折ピークが観察され、
窒化タンタルは酸化されて酸化タンタルに変化すること
が分かる。このような酸化タンタルへの変化によって、
誘電体膜の厚みが僅かでも増大し、キャパシタンスを若
干低下させる可能性がある。
【００３６】従って、本実施例によるキャパシタＣＡＰ
において、上記の窒化タンタル膜８は温度条件（酸化タ
ンタル膜９の成膜温度）によって、酸化されない場合と
酸化されると酸化タンタルになる場合とがあり、いずれ
の場合もキャパシタＣＡＰとしての特性を上記したよう
に良好に保持できることは明らかである。但し、酸化タ
ンタルの成膜温度は、窒化タンタルの導電性の保持及び
キャパシタ性能の向上のためには、 650℃以下であるの
が望ましい。
において、上記の窒化タンタル膜８は温度条件（酸化タ
ンタル膜９の成膜温度）によって、酸化されない場合と
酸化されると酸化タンタルになる場合とがあり、いずれ
の場合もキャパシタＣＡＰとしての特性を上記したよう
に良好に保持できることは明らかである。但し、酸化タ
ンタルの成膜温度は、窒化タンタルの導電性の保持及び
キャパシタ性能の向上のためには、 650℃以下であるの
が望ましい。
【００３７】次に、図４により、上記した誘電体キャパ
シタＣＡＰの形成工程を概略的に説明する。
シタＣＡＰの形成工程を概略的に説明する。
【００３８】本実施例においても、工程２までは図15の
従来例で示した工程と同様に行い、下部電極26の主電極
部となるポリシリコン電極６をまず形成する。
従来例で示した工程と同様に行い、下部電極26の主電極
部となるポリシリコン電極６をまず形成する。
【００３９】次いで、工程３のように、ポリシリコン６
と上方に積層する窒化タンタルとの密着性又は拡散元素
に対するバリア性を高めるために、ポリシリコン電極６
上にケイ化チタン（ＴｉＳｉ）膜７を50nmの厚みにスパ
ッタリング法により形成する。
と上方に積層する窒化タンタルとの密着性又は拡散元素
に対するバリア性を高めるために、ポリシリコン電極６
上にケイ化チタン（ＴｉＳｉ）膜７を50nmの厚みにスパ
ッタリング法により形成する。
【００４０】次いで、工程４のように、ケイ化チタン膜
７上に窒化タンタル膜８を 100nmの厚みにＣＶＤ法によ
り形成する。これにより、ポリシリコン６−ケイ化チタ
ン７−窒化タンタル８の下部電極26が形成されるが、ケ
イ化チタン膜７（チタンシリサイド）は必ずしも必要で
はない。
７上に窒化タンタル膜８を 100nmの厚みにＣＶＤ法によ
り形成する。これにより、ポリシリコン６−ケイ化チタ
ン７−窒化タンタル８の下部電極26が形成されるが、ケ
イ化チタン膜７（チタンシリサイド）は必ずしも必要で
はない。
【００４１】次いで、工程５のように、上記工程４を完
了した基板を 400℃〜500 ℃に加熱した反応室に入れ
て、前工程で形成した窒化タンタル膜８の上に、タンタ
ルペンタエトキシド（Ｔａ（ＯＣ2 Ｈ5 ）5 ）を原料ガ
スとしてＣＶＤ法により酸化タンタル誘電体膜９を 100
nmの厚みに堆積させる。
了した基板を 400℃〜500 ℃に加熱した反応室に入れ
て、前工程で形成した窒化タンタル膜８の上に、タンタ
ルペンタエトキシド（Ｔａ（ＯＣ2 Ｈ5 ）5 ）を原料ガ
スとしてＣＶＤ法により酸化タンタル誘電体膜９を 100
nmの厚みに堆積させる。
【００４２】この際のＣＶＤ条件は例えば次の通りであ
る。 温度：400 ℃ 圧力：１Torr ガス混合比：Ｔａ（ＯＣ2 Ｈ5 ）5 ：Ｏ2 ＝ 0.2sccm：
500 l/min
る。 温度：400 ℃ 圧力：１Torr ガス混合比：Ｔａ（ＯＣ2 Ｈ5 ）5 ：Ｏ2 ＝ 0.2sccm：
500 l/min
【００４３】次いで、工程６のように、前工程５で形成
した誘電体膜９の上にＣＶＤ法又はスパッタリング法な
どによって、タングステン、窒化チタン又は窒化タンタ
ルなどにより上部電極10を形成して本実施例の誘電体キ
ャパシタＣＡＰを作製する。
した誘電体膜９の上にＣＶＤ法又はスパッタリング法な
どによって、タングステン、窒化チタン又は窒化タンタ
ルなどにより上部電極10を形成して本実施例の誘電体キ
ャパシタＣＡＰを作製する。
【００４４】誘電体キャパシタＣＡＰを上記のようにし
て作製することにより、窒化タンタル（ＴａＮ）膜は酸
化されないために電極として働き、仮に、誘電体薄膜９
の形成時に酸化されても誘電体薄膜の一部になり、下部
電極26と誘電体膜９との界面では従来のような低誘電率
層の形成を回避することができる。
て作製することにより、窒化タンタル（ＴａＮ）膜は酸
化されないために電極として働き、仮に、誘電体薄膜９
の形成時に酸化されても誘電体薄膜の一部になり、下部
電極26と誘電体膜９との界面では従来のような低誘電率
層の形成を回避することができる。
【００４５】また、本実施例においては、下部電極26の
みに窒化タンタル８を用いたが上部電極10として使用す
ることもできる。この場合、下部電極としての各構成膜
のうちＴａＮ膜８、誘電体薄膜として酸化タンタル９、
更に上部電極の窒化タンタル10を共通の反応チャンバー
内で反応ガスを切り換えるだけで、ＣＶＤ法により連続
して成膜することが可能であるから、成膜工程を簡略化
でき、良質の成膜が可能となる。
みに窒化タンタル８を用いたが上部電極10として使用す
ることもできる。この場合、下部電極としての各構成膜
のうちＴａＮ膜８、誘電体薄膜として酸化タンタル９、
更に上部電極の窒化タンタル10を共通の反応チャンバー
内で反応ガスを切り換えるだけで、ＣＶＤ法により連続
して成膜することが可能であるから、成膜工程を簡略化
でき、良質の成膜が可能となる。
【００４６】次に、上記の誘電体キャパシタＣＡＰを有
するダイナミックＲＡＭのメモリセルＭ−ＣＥＬの作製
方法を図５〜図13について説明する。
するダイナミックＲＡＭのメモリセルＭ−ＣＥＬの作製
方法を図５〜図13について説明する。
【００４７】まず、図５のように、Ｐ- 型シリコン基板
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードラインＷＬをそれぞ
れ形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型ソ
ース領域３及びドレイン領域４をそれぞれ形成する。
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードラインＷＬをそれぞ
れ形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型ソ
ース領域３及びドレイン領域４をそれぞれ形成する。
【００４８】そして、全面に化学的気相成長法で堆積さ
せたＳｉＯ2 絶縁層15に対し、ソース領域３上にフォト
リソグラフィでコンタクトホール12を形成する。
せたＳｉＯ2 絶縁層15に対し、ソース領域３上にフォト
リソグラフィでコンタクトホール12を形成する。
【００４９】次いで、図６のように、コンタクトホール
12においてソース領域３に接合するように、ポリシリコ
ンプラグ層13をＣＶＤ法によって形成する。
12においてソース領域３に接合するように、ポリシリコ
ンプラグ層13をＣＶＤ法によって形成する。
【００５０】次いで、図７のように、下部電極の主電極
となるポリシリコン電極を形成するため、ポリシリコン
６をＣＶＤ法によって堆積させる。
となるポリシリコン電極を形成するため、ポリシリコン
６をＣＶＤ法によって堆積させる。
【００５１】次いで、図８のように、全面にケイ化チタ
ン膜７（チタンシリサイド膜）をスパッタリング法によ
り10nmの厚みに積層し、ポリシリコン電極６と次に積層
する窒化タンタルとの密着性及びバリア性を高める。こ
のチタンシリサイド膜７上には更に、反応性スパッタリ
ング法によって窒化タンタル膜８を 100nmの厚みに積層
する。
ン膜７（チタンシリサイド膜）をスパッタリング法によ
り10nmの厚みに積層し、ポリシリコン電極６と次に積層
する窒化タンタルとの密着性及びバリア性を高める。こ
のチタンシリサイド膜７上には更に、反応性スパッタリ
ング法によって窒化タンタル膜８を 100nmの厚みに積層
する。
【００５２】次いで、図９のように、ドライエッチング
法によって、ポリシリコン電極層６、ケイ化チタン層７
及び窒化タンタル層８の積層膜をパターニングし、下部
電極26を形成する。
法によって、ポリシリコン電極層６、ケイ化チタン層７
及び窒化タンタル層８の積層膜をパターニングし、下部
電極26を形成する。
【００５３】次いで、図10のように、全面に酸化タンタ
ルの誘電体層９をＣＶＤ法により積層する。このＣＶＤ
条件は、温度は 400℃、圧力は１Torr、反応ガスはＴａ
（ＯＣ2 Ｈ5 ）5 ：Ｏ2 ＝ 0.2sccm：500 l/min とす
る。
ルの誘電体層９をＣＶＤ法により積層する。このＣＶＤ
条件は、温度は 400℃、圧力は１Torr、反応ガスはＴａ
（ＯＣ2 Ｈ5 ）5 ：Ｏ2 ＝ 0.2sccm：500 l/min とす
る。
【００５４】次いで、図11のように、ドライエッチング
法によって酸化タンタル層９の不要部分を除去しこれに
より、酸化タンタル膜９で被覆された下部電極を上部電
極から絶縁する。
法によって酸化タンタル層９の不要部分を除去しこれに
より、酸化タンタル膜９で被覆された下部電極を上部電
極から絶縁する。
【００５５】次いで、誘電体膜９上の全面に、タングス
テン、窒化タンタル又は窒化チタンからなる上部電極層
10をＣＶＤ法又はスパッタリング法により積層し、図12
に示すように、フォトリソグラフィによってパターニン
グし、上部電極10を所定パターンに形成する。
テン、窒化タンタル又は窒化チタンからなる上部電極層
10をＣＶＤ法又はスパッタリング法により積層し、図12
に示すように、フォトリソグラフィによってパターニン
グし、上部電極10を所定パターンに形成する。
【００５６】更に、公知の方法で層間絶縁膜14、コンタ
クトホール11、ビットラインＢＬをそれぞれ形成し、図
12及び図13に示した如く、トランスファゲートＴＲ及び
キャパシタＣＡＰを有するメモリセルＭ−ＣＥＬを作製
する。
クトホール11、ビットラインＢＬをそれぞれ形成し、図
12及び図13に示した如く、トランスファゲートＴＲ及び
キャパシタＣＡＰを有するメモリセルＭ−ＣＥＬを作製
する。
【００５７】以上に説明したことから明らかなように、
本実施例によれば、ポリシリコン電極６（具体的には、
下部電極26）と酸化タンタルからなる誘電体膜９との間
に、酸化され難い窒化タンタル膜８が介在しているた
め、ポリシリコン電極６が酸化されることはない。
本実施例によれば、ポリシリコン電極６（具体的には、
下部電極26）と酸化タンタルからなる誘電体膜９との間
に、酸化され難い窒化タンタル膜８が介在しているた
め、ポリシリコン電極６が酸化されることはない。
【００５８】そして、窒化タンタル膜８の良伝導性によ
り、上記した如きＣＶＤ条件では窒化タンタル膜８自体
が酸化されないために下部電極26の一部として作用し、
キャパシタ性能は十分に保持される。なお、仮に窒化タ
ンタル（ＴａＮ）膜が酸化された場合にも、誘電体膜９
の一部として作用することになる。このため、誘電体膜
９の比誘電率の低下や、ポリシリコン電極６の導電性の
低下を生じさせないようにすることが可能となる。
り、上記した如きＣＶＤ条件では窒化タンタル膜８自体
が酸化されないために下部電極26の一部として作用し、
キャパシタ性能は十分に保持される。なお、仮に窒化タ
ンタル（ＴａＮ）膜が酸化された場合にも、誘電体膜９
の一部として作用することになる。このため、誘電体膜
９の比誘電率の低下や、ポリシリコン電極６の導電性の
低下を生じさせないようにすることが可能となる。
【００５９】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【００６０】例えば、上述した実施例においては、下部
電極の酸化抑制手段として窒化タンタルを用いたが、こ
れに代えてタンタルを用いることができる。誘電体膜と
して酸化チタン（比誘電率＝約90）を使用する場合は、
酸化防止手段として酸化チタンを使用するのがよい。即
ち、下部電極の酸化防止手段としては、酸化されない場
合は電極として作用し、酸化された場合には誘電体膜の
一部となり得る物質であればよい。
電極の酸化抑制手段として窒化タンタルを用いたが、こ
れに代えてタンタルを用いることができる。誘電体膜と
して酸化チタン（比誘電率＝約90）を使用する場合は、
酸化防止手段として酸化チタンを使用するのがよい。即
ち、下部電極の酸化防止手段としては、酸化されない場
合は電極として作用し、酸化された場合には誘電体膜の
一部となり得る物質であればよい。
【００６１】また、下部電極としてポリシリコンを用い
る以外にも、酸化され易い例えばタングステンを用いる
場合でも、上述の酸化防止手段は同様の効果がある。
る以外にも、酸化され易い例えばタングステンを用いる
場合でも、上述の酸化防止手段は同様の効果がある。
【００６２】また、上述した実施例の誘電体キャパシタ
は図12に示したように、ＣＡＰがビットラインＢＬの下
側に位置するいわゆるＣＵＢ(Cell Under Bit line）型
であるが、本発明はＣＡＰがビットラインＢＬの上方に
位置するいわゆるＣＯＢ（Cell Over Bit line）型に適
用することも勿論可能である。
は図12に示したように、ＣＡＰがビットラインＢＬの下
側に位置するいわゆるＣＵＢ(Cell Under Bit line）型
であるが、本発明はＣＡＰがビットラインＢＬの上方に
位置するいわゆるＣＯＢ（Cell Over Bit line）型に適
用することも勿論可能である。
【００６３】また、上述したキャパシタＣＡＰは、例え
ば図１、図12に示した如きスタック型キャパシタである
のがよいが、これに限らず、ＳｉＯ2 膜上に上述のスタ
ック型キャパシタを設けてこのキャパシタの下部電極を
延設してトランスファゲートのソース領域と接続する構
造としてよいし、或いはスタック型ではなく、いわゆる
トレンチ（溝）内にキャパシタを組み込んだ構造のキャ
パシタにも適用可能である。また、ダイナミックＲＡＭ
以外の用途にも適用できる。
ば図１、図12に示した如きスタック型キャパシタである
のがよいが、これに限らず、ＳｉＯ2 膜上に上述のスタ
ック型キャパシタを設けてこのキャパシタの下部電極を
延設してトランスファゲートのソース領域と接続する構
造としてよいし、或いはスタック型ではなく、いわゆる
トレンチ（溝）内にキャパシタを組み込んだ構造のキャ
パシタにも適用可能である。また、ダイナミックＲＡＭ
以外の用途にも適用できる。
【００６４】
【発明の作用効果】本発明は、上述した如く、第１の電
極とこれに対向する第２の電極との間に誘電体膜を具備
し、前記第２の電極が、前記誘電体膜の側において、前
記誘電体膜の構成元素からなる酸化抑制手段を有してい
るので、第２の電極が、この電極形成後にこの電極上に
誘電体膜を形成する際に酸化されて誘電率の低い酸化膜
が生成することがなく、電極としての導電性と共に比誘
電率（静電容量）が十分な誘電体キャパシタを提供する
ことができる。
極とこれに対向する第２の電極との間に誘電体膜を具備
し、前記第２の電極が、前記誘電体膜の側において、前
記誘電体膜の構成元素からなる酸化抑制手段を有してい
るので、第２の電極が、この電極形成後にこの電極上に
誘電体膜を形成する際に酸化されて誘電率の低い酸化膜
が生成することがなく、電極としての導電性と共に比誘
電率（静電容量）が十分な誘電体キャパシタを提供する
ことができる。
【図１】本発明の実施例による誘電体キャパシタを組み
込んだダイナミックＲＡＭのメモリセルの概略断面図で
ある。
込んだダイナミックＲＡＭのメモリセルの概略断面図で
ある。
【図２】同キャパシタに使用する窒化タンタルの酸化に
伴うＸ線回折スペクトル図である。
伴うＸ線回折スペクトル図である。
【図３】図２の一部分を詳細に示したスペクトル図であ
る。
る。
【図４】同キャパシタの作製フローを示す各概略断面図
である。
である。
【図５】同ダイナミックＲＡＭのメモリセルの製造方法
の一工程段階を示す拡大断面図である。
の一工程段階を示す拡大断面図である。
【図６】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図７】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図８】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図９】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図10】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図11】同メモリセルの製造方法の更に他の一工程段階
を示す拡大断面図である。
を示す拡大断面図である。
【図12】同メモリセルの拡大断面図（図13の XII−XII
線断面図）である。
線断面図）である。
【図13】同メモリセルの拡大平面図である。
【図14】従来例による誘電体キャパシタを組み込んだダ
イナミックＲＡＭのメモリセルの概略断面図である。
イナミックＲＡＭのメモリセルの概略断面図である。
【図15】同キャパシタの作製フローを示す各概略断面図
である。
である。
１・・・シリコン基板 ３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ５・・・ゲート酸化膜 ６・・・ポリシリコン電極（主電極部） ７・・・ケイ化チタン膜 ８・・・窒化タンタル膜 ９・・・誘電体膜（酸化タンタル膜） 10・・・上部電極 11、12・・・コンタクトホール 13・・・ポリシリコン層 16・・・ＳｉＯ2 膜 26・・・下部電極 ＣＡＰ、Ｃａｐ・・・誘電体キャパシタ ＢＬ・・・ビットライン ＷＬ・・・ワードライン ＴＲ・・・トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (12)
- 【請求項１】 第１の電極がこれに対向する第２の電極
上に設けられ、前記第１及び第２の電極の間に誘電体膜
を具備し、前記第２の電極が、前記誘電体膜の側におい
て、前記誘電体膜の構成元素からなる酸化抑制手段を有
している誘電体キャパシタ。 - 【請求項２】 酸化抑制手段が、非酸化状態では導電性
を有し、酸化状態では誘電体膜の一部となる、請求項１
に記載した誘電体キャパシタ。 - 【請求項３】 誘電体膜が酸化タンタル膜又は酸化チタ
ン膜からなり、酸化抑制手段が窒化タンタル膜又は窒化
チタン膜からなる、請求項２に記載した誘電体キャパシ
タ。 - 【請求項４】 第２の電極が窒化タンタル膜又は窒化チ
タン膜とポリシリコン膜との積層体によって形成されて
いる、請求項３に記載した誘電体キャパシタ。 - 【請求項５】 窒化タンタル膜又は窒化チタン膜とポリ
シリコン膜との間にケイ化チタン膜が設けられている、
請求項４に記載した誘電体キャパシタ。 - 【請求項６】 請求項１〜５のいずれか１項に記載した
誘電体キャパシタをメモリセルに有する誘電体メモリ装
置。 - 【請求項７】 第１の電極がこれに対向する第２の電極
上に設けられ、前記第１及び第２の電極の間に誘電体膜
を具備し、前記第２の電極が、前記誘電体膜の側におい
て、前記誘電体膜の構成元素からなる酸化抑制手段を有
している誘電体キャパシタを製造するに際し、前記第２
の電極の主電極部を形成した後、この主電極部上に、前
記誘電体膜の構成元素からなりかつ前記主電極部の酸化
を抑制する酸化抑制手段を形成する、誘電体キャパシタ
の製造方法。 - 【請求項８】 非酸化状態では導電性を有し、酸化状態
では誘電体膜の一部となる酸化抑制手段を形成する、請
求項７に記載した方法。 - 【請求項９】 誘電体膜に酸化タンタル膜又は酸化チタ
ン膜を用い、酸化抑制手段に窒化タンタル膜又は窒化チ
タン膜を用いる、請求項８に記載した方法。 - 【請求項10】 第２の電極として窒化タンタル膜又は窒
化チタン膜とポリシリコン膜との積層体を用いる、請求
項９に記載した方法。 - 【請求項11】 窒化タンタル膜又は窒化チタン膜とポリ
シリコン膜との間にケイ化チタン膜を設ける、請求項10
に記載した方法。 - 【請求項12】 請求項７〜11のいずれか１項に記載した
方法によって、メモリセルに誘電体キャパシタを形成す
る、誘電体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071477A JPH09246494A (ja) | 1996-03-01 | 1996-03-01 | 誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071477A JPH09246494A (ja) | 1996-03-01 | 1996-03-01 | 誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246494A true JPH09246494A (ja) | 1997-09-19 |
Family
ID=13461759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8071477A Pending JPH09246494A (ja) | 1996-03-01 | 1996-03-01 | 誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246494A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010008432A (ko) * | 1998-12-30 | 2001-02-05 | 김영환 | 고유전체 ta２o５막을 갖는 반도체장치의 커패시터 형성방법 |
| JP2001144272A (ja) * | 1999-11-09 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| KR100319171B1 (ko) * | 1999-12-30 | 2001-12-29 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| US6504228B1 (en) | 1999-07-09 | 2003-01-07 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| US6734488B1 (en) | 1999-08-19 | 2004-05-11 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| JP2006324363A (ja) * | 2005-05-17 | 2006-11-30 | Elpida Memory Inc | キャパシタおよびその製造方法 |
| JP2007266616A (ja) * | 1999-01-12 | 2007-10-11 | Lucent Technol Inc | 五酸化タンタル層を用いた集積回路用コンデンサを製造するための方法 |
| CN110854266A (zh) * | 2019-11-27 | 2020-02-28 | 上海华力微电子有限公司 | 阻变存储器及其形成方法 |
-
1996
- 1996-03-01 JP JP8071477A patent/JPH09246494A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100482753B1 (ko) * | 1999-11-09 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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| JP2006324363A (ja) * | 2005-05-17 | 2006-11-30 | Elpida Memory Inc | キャパシタおよびその製造方法 |
| CN110854266A (zh) * | 2019-11-27 | 2020-02-28 | 上海华力微电子有限公司 | 阻变存储器及其形成方法 |
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Legal Events
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