JPH03245554A - 半導体素子分離領域の形成方法 - Google Patents

半導体素子分離領域の形成方法

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JPH03245554A JP2043394A JP4339490A JPH03245554A JP H03245554 A JPH03245554 A JP H03245554A JP 2043394 A JP2043394 A JP 2043394A JP 4339490 A JP4339490 A JP 4339490A JP H03245554 A JPH03245554 A JP H03245554A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、半導体集積回路を構成する各半導体素子を電
気的に分離する半導体素子分離領域の形成方法に関する
。
〈従来の技術〉 Ｄ　ＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）等に代表される超ＬＳＩ（大規模集積回路）は
、３年に４倍の割合で容量が増大しており、ＤＲＡＭで
は２５６Ｋｂ、１Ｍｂが現在主に生産されている。また
、今後の主流となる４ＭｂＳ　１６Ｍｂに関し鋭意検討
が進められており、さらには、６４Ｍｂ、　２５６Ｍｂ
と発展して行くものと予想される。
限られたチップ面積内でのこのような集積度の向上は、
集積回路を構成する各半導体素子の微細化によりもたさ
れたものである。例えば、現在ＩＭｂＤＲＡＭに使用さ
れているＭＯＳ（メタル・オキサイド・セミコンダクタ
）トランジスタの最小寸法はおよそ１μ厘弱であり、今
後０．５μｚ、　０　、２５μ友とさらに微細化されて
行くのは確実である。
同様に素子分離領域の縮小も高集積化には不可欠であり
、その分離幅もｌｕｍ未満、さらには、０．５μｚ弱に
狭める必要が生じてきた。
一般に素子分離領域の形成には、選択酸化法と呼ばれる
手段が用いられている。この方法は、シリコン基板を覆
うシリコン窒化膜をパターニング開口し、露出したシリ
コン基板表面を選択的に酸化して、絶縁膜であるシリコ
ン酸化膜を形成するものである。
しかし、この方法は、選択酸化時に、シリコン窒化膜で
覆われている領域までシリコン基板の酸化が進行して、
バーズビークと呼ばれるシリコン酸化膜の広がりが生じ
るため、マスクサイズ通りの微細な分離領域を得ること
ができない。つまり、選択酸化法では、素子分離領域の
微細化に限度があり、今後の集積度の向上に対応するこ
とができない。しかも、十分に絶縁特性を得るべく一定
の膜厚を有する酸化膜を得るためには、長時間の酸化工
程が必要であり、酸化による体積膨張のためにシリコン
基板に応力がかかり、欠陥が発生して素子特性を劣化さ
せる問題もある。
このような問題を有する選択酸化法に代わる素子分離法
として、溝埋め込み分離法と呼ばれる方法が提案されて
いる。この方法はりソグラフィにより形成されたレジス
トパターンをエツチングマスクとして用いてシリコン基
板に溝を掘り、溝内部をシリコン酸化膜等の絶縁膜で埋
め込むものである。
ところで、半導体集積回路を構成する各素子は、限られ
たチップ面積内に非常に高密度に配置されているが、１
個のチップ内部において素子密度は一定ではなく様々で
ある。４ＭｂのＤＲＡＭを例にとれば、メモリーセル部
の隣接素子間の分離距離は１μｍ弱と非常に微細である
のに対して、周辺回路部では数μｍ、あるいは数十μｎ
と、広い分離領域が存在する。素子分離工程では、これ
ら様々な幅を持つ分離領域を、同一の工程で形成する必
要がある。
第３図は従来の溝埋め込み分離法によって広い分離領域
と狭い分離領域とを同一工程により形成する様子を示し
ている。第３図に従って、従来の溝埋め込み分離法につ
いて説明する。
■　まず、シリコン基板２１の上にリソグラフィ工程に
よりレジストパターン（図示せず）を形成し、このレジ
ストパターンをエツチングマスクとして用いて、溝幅Ｗ
ｌを有する狭い溝２２と溝幅Ｗ２を有する広い溝２３を
形成する。ここで、狭い溝２２の溝幅Ｗ１はシリコン基
板２１に製作される集積回路において最小、一方、広い
溝２３の溝幅Ｗ２は最大である。また、溝２２．２３の
深さはｄであり、広い溝２３の溝幅Ｗ２は溝深ｄの２倍
より広い（第３図（ａ））。
■　次に、気相成長法（以下、ＣＶＤ法という。）によ
り、シリコン基板２１上に膜厚ｔ２のシリコン酸化膜２
４を堆積する（第３図（ｂ））。
シリコン酸化膜２４は溝２２．２３の側壁にもシリコン
基板２１表面とほぼ同じ速度で堆積するので、狭い溝２
２は溝幅Ｗ１の半分の膜厚で埋め尽くされる。一方、溝
幅が溝深の２倍より大きい溝２３の場合には、溝を埋め
尽くすのに少なくとも溝の深さｄに相当する膜厚のシリ
コン酸化膜２４を堆積する必要がある。結局、シリコン
基板２１上の両方の溝を同時に埋め尽くすために必要な
シリコン酸化膜２４の膜厚ｔは溝の深さｄ以上であるこ
とが要求される。
また、シリコン酸化膜２４の表面は狭い溝２２の位置で
は比較的平坦であるが、溝幅が広くなるにつれて平坦性
がなくなり、広いＷＩｆｒ２３の場合には、第３図（ｂ
）に示すように、溝の深さｄに相当する高さの段差が形
成されてしまう。
■　上記段差をなくすために、リソグラフィエ程により
広い溝２３内にレジストパターン２５を形成する。これ
は、素子領域に存するシリコン酸化膜２４の除去工程に
おいて、広い溝２３内に存するシリコン酸化膜が除去さ
れないようにするためである。当然のことながら、レジ
ストパターン２５の膜−ｔ３は溝の深さｄとほぼ等しく
、その幅Ｗ３は広い溝２３の幅Ｗ２からシリコン酸化膜
２４の膜厚ｔ２の２倍を差し引いた値以下であることが
望まれる。レジストパターン２５の形成後、レジストも
しくは他の回転塗布膜２６をその上に形成して、表面を
平坦化する（第３図（Ｃ））。
■　最後に、回転塗布膜厚２６、レジスト２５およびシ
リコン酸化膜２４を素子領域におけるシリコン基板表面
２１が露出するまで等速度でエツチングして、素子分離
工程を終了する。
このように、溝埋め込み分離法は、リソグラフィ工程で
形成されたレジストパターンをエツチングマスクとして
シリコン基板に加工された溝の領域のみが分離領域とな
るため、リソグラフィの限界まで分離幅の縮小が可能で
あるので、高集積化の進む半導体集積回路の素子分離法
として適したものである。
〈発明が解決しようとする課題〉 しかしながら、従来の溝埋釣込み素子分離法は、素子分
離領域２２．２３を規定するためのリソグラフィ工程の
他に、広い分離領域２３におけるシリコン酸化膜２４０
段差をなくすべくレジストパターン２５を形成するため
のリソグラフィ工程があり、計２回のリソグラフィ工程
を必要とする。
しかも、後者のリソグラフィ工程は、広い分離領域２３
におけるシリコン酸化膜２４の凹部に正確にレジストパ
ターン２５を配置する必要があるため、厳密なマスクア
ライメントが要求される。半導体集積回路の作製工程に
おいて、リソグラフィ工程の追加は、工程時間を増加さ
せるのみならず、チップの歩留まりを低下させる大きな
要因となり、最終的に製品コストの増大を招くので、極
力避ける必要がある。
そこで、本発明の目的は、素子分離領域形成のための工
程時間の短縮、半導体集積回路の信頼性の向上、製造コ
ストの低減等を図るべく、素子分離領域を規定するため
のリソグラフィ工程以外に全くリソグラフィ工程を必要
としない溝埋め込み分離法を利用した半導体素子分離領
域の形成方法を提供することである。
く課題を解決するための手段〉 上記目的を達成するため、本発明の素子分離領域の形成
方法は、半導体基板上に第１の絶縁膜を形成し、次に、
１回のリソグラフィ工程によって形成したレジストパタ
ーンをマスクとして、素子分離領域となる部分に存する
上記第１の絶縁膜を除去して、上記半導体基板に至る開
口を形成し、次に、上記レジストパターンを除去して、
第２の絶縁膜を上記第１の絶縁膜および上記開口内面に
堆積し、その後、全面エツチングを行うことにより上記
開口の底面の周囲部のみに上記第２の絶縁膜を残すと共
に、上記開口の底面の中央部に上記半導体基板の表面を
露出させ、次に、上記第１の絶縁膜と上記開口の底面の
周囲部の第２の絶縁膜をマスクとして開口の底面の中央
部に露出する半導体基板表面に選択酸化法により酸化膜
を形成し、次に、上記開口の底面の周囲部の第２の絶縁
膜を除去し、上記開口の底面の中央部に選択酸化法によ
り形成された上記酸化膜と上記素子分離領域以外に存す
る第１の絶縁膜とをマスクとして上記開口の底面の周囲
部に露出する半導体基板表面をエツチングすることによ
り溝を形成し、上記溝を第３の絶縁膜で埋め込むことを
特徴としている。
〈作用〉 本発明の方法によれば、開口底面の中央部に選択酸化法
により形成された酸化膜と第１の絶縁膜をマスクとして
開口底面の周囲部に溝を形成するから、リソグラフィ工
程は、素子分離領域の形成工程の当初において、素子分
離領域を規定するレジストパターンを第１の絶縁膜上に
形成するために１回実施されるだけであって、後の工程
では１度もリソグラフィ工程は行なわれない。したがっ
て、上記従来の方法に比べて、工程が簡略化されて工程
時間が短縮化されるのみならず、チップの歩留まりが向
上され、製造コストが低減される。
また、素子分離領域の周辺部を除く中央部は選択酸化法
により酸化膜を形成し、絶縁膜で埋め込むべき溝は周辺
部のみに形成するため、どのように広い幅の素子分離領
域を形成する場合であっても、選択酸化法による酸化膜
形成領域の幅方向寸法が大きくなるだけで、溝の幅は広
げる必要はないので、溝の埋め込みが簡単、迅速に行え
、広い分離領域の形成が楽に行える。しかも、素子分離
領域の周辺部はこのように溝埋め込み法を用いて形成し
たものなので、リソグラフィ工程で規定した領域が忠実
に素子弁Ｈ領域となる。さらに、選択酸化法によって素
子分離領域の中央部に形成すべき酸化膜は半導体基板の
表面部だけであって、選択酸化法だけで素子分離領域を
形成する場合のように酸化膜の膜厚を非常に厚くする必
要がないため、酸化時間が短くて済み、また、酸化によ
る体積膨張に起因する欠陥の発生といった問題も生じな
い。
〈実施例〉 以下、本発明を図示の実施例により詳細に説明する。
第１図（ａ）〜（ｋ）は本発明の一実施例としての素子
分離領域の形成方法により半導体基板上に広い素子分離
領域を形成する様子を示している。第２図（ａ）〜（ｋ
）は第１図（ａ）〜（ｋ）に示した各工程に対応してお
り、狭い分散領域が上記広い分離領域と同時に共通の工
程により同一基板上に形成されていく様子を示した図で
ある。以下、第１図、第２図に従って本実施例の半導体
素子分離領域の形成方法を説明する。
（ａ）　　まず、第１図（ａ）、第２図（ａ）に示すよ
うに、共通のシリコン基板ｌの表面を薄く酸化して、膜
厚１００〜５００人のシリコン酸化膜２を形成した後、
減圧ＣＶＤ法によりシリコン窒化膜３を２０００〜５０
００人堆積する。このシリコン酸化膜２とシリコン窒化
膜３とで第１の絶縁膜を形成する。続いて、分離領域を
規定するレジストパターンを１回のフォトリソグラフィ
工程により形成する。このレジストパターンにおいて、
第１図（ａ）に示した開口部５Ａによって広い素子分離
領域が規定され、第２図（ａ）に示した開口部５Ｂによ
って狭い素子分離領域が規定される。ここで、開口部５
Ａの幅をＷａ、開口部５Ｂの幅をｗｂとする。
なお、レジスト４て覆われた領域のンリコン表面に半導
体素子が形成されることになる。
（ｂ）　　次に、第１図（ｂ）、第２図（ｂ）に示すよ
うに、レジストパターン４をエツチングマスクとして反
応性イオンエツチング（ＲＩ　Ｅ）法によりシリコン窒
化膜３およびシリコン酸化膜２を加工して、シリコン基
板ｌに至る関口５Ａ、５Ｂ（便宜上、レジストパターン
の開口部を示す番号と同じ番号を使用する。）を形成す
る。
（ｃ）　　次に、第１図（Ｃ）、第２図（ｃ）に示すよ
うに、第２の絶縁膜として、１００〜５００人程度の薄
いシリコン窒化膜６を、続いてシリコン酸化膜７を減圧
ＣＶＤ法により堆積形成する。このとき、シリコン酸化
膜７の堆積膜厚が開口の幅の１／２よりも大きい場合に
は、第２図（ｃ）に示すように開口内部はシリコン酸化
膜７で完全に埋め尽くされる。
（ｄ）　　次に、ＲＩＥ法により、シリコン酸化膜７を
シリコン窒化膜６が露出するまで異方性エツチングを行
う。この結果、広い幅Ｗａの関口５Ａでは、第１図（ｄ
）に示すように、側壁部のみにシリコン酸化膜７が残り
、狭い輻ｗｂの開口５Ｂでは、第２図（ｄ）に示すよう
に、開口５Ｂを埋め込んだ状態でシリコン酸化膜７か残
る。
（ｅ）　　次にシリコン窒化膜６に異方性すなわち垂直
方向にエツチングを施す。このエツチング工程により、
広い分離領域では、第１図（ｅ）に示すように、シリコ
ン窒化膜３上のシリコン窒化膜６のみならず、関口５Ａ
の底面中央部に露出しているシリコン窒化膜６も除去さ
れて、シリコン基板ｌが露出する。一方、狭い分離領域
では、開口５Ｂはシリコン酸化膜７によって完全に埋め
込まれているため、シリコン窒化膜３上のシリコン窒化
膜６のみが除去される。
Ｃｏ　　次に、薄いフッ酸溶液でシリコン酸化膜７を完
全に除去した後、熱酸化を行う。この結果、広い分離領
域では、第１図（４）に示すように、シリコン基板ｌの
露出部１．ａ（第１図（ｅ）参照）が酸化されてシリコ
ン酸化膜９が形成される。このとき、ロコス酸化時に認
められるバースビークの広がりは、開口５Ａの底面の周
囲部に存する薄いシリコン窒化膜６の突出部６ａおよび
厚いシリコン窒化膜３で押さえられるので、分離領域が
設計幅寸法Ｗａ以上に拡大することが防止される。
一方、狭い分離領域では、第２図（ｂ）に示すように、
開口５Ｂ内に存する薄いシリコン窒化膜６がシリコン基
板１を完全に覆っているため、シリコン基板１表面は酸
化されない。
なお、この酸化工程で形成すべき酸化膜の膜厚は、選択
酸化法だけで素子分離領域を形成する場合に比べて、は
るかに薄い。したがって、酸化時間も短く、また、シリ
コン基板に欠陥を発生させるような体積膨張も起こらな
い。
（ｇ）　　次に、薄いシリコン窒化膜６の突出部６ａを
除去し、薄いフッ酸溶液で処理する。この結果、広い分
離領域では、第１図（ｇ）に示すように、シリコン酸化
膜９のバースビークが後退して、開口５Ａの底面の周囲
部１０にシリコン基板１の表面が露出する。一方、狭い
分離領域では、第２図（ｇ）に示すように、開口５Ｂ内
に、この開口５Ｂの幅ｗｂ全全体わたってシリコン基板
ｌが露出する。
（ｈ）　　次に、シリコン基板ｌをＲＩＥ法により異方
性エツチングする。このとき広い分離領域では、関口５
Ａ両側に存するシリコン窒化膜３および開口５Ａの底面
中央部に存するシリコン酸化膜９がエツチングマスクと
して作用し、狭い分離領域では開口５Ｂ両側に存するシ
リコン窒化膜３がエツチングマスクとして作用する。し
たがって、このエツチングのためにわざわざ新たなリソ
グラフィ工程を経る必要がなし）。
このエツチング加工の結果、広い分離領域では、第１図
（ｈ）に示すように、シリコン酸化膜９の両側に幅Ｗａ
’を有する溝１１．１１が形成される。
これらの溝１１．１１の側壁面を形成する半導体基板Ｉ
のエツチング面のうちシリコン窒化膜３で保護されてい
る側の側壁面間の距離は、言うまでもなく開口５Ａの幅
Ｗａに等しい。一方、狭い分離領域では、第２図（ｈ）
に示すように、開口５Ｂの幅ｗｂと同じ幅を有する溝１
２がシリコン基板１に形成される。溝１１．１２の深さ
は、十分な素子分離特性を得るために５０００Å以上で
あることが望ましい。なお、さらに分離特性を向上させ
るために、必要に応じて溝１１．１２の低部および側壁
に不純物を添加してもよい。
（ｉ）　　次に、減圧ＣＶＤ法を用いて第３の絶縁膜で
あるシリコン酸化膜１３を堆積する。ここで重要なこと
は、シリコン酸化膜１３の堆積膜厚ｔは、広い分離領域
内の溝１１および狭い分離領域の溝１２を完全に埋め込
むために、それぞれの溝幅Ｗａ’、Ｗｂの半分よりも厚
くなくてはならないということである。即ち、ｔ＞Ｗａ
’／２　　かつ　ｔ〉Ｗｂ／２でなければならない。し
かし、いずれにしても、広い幅Ｗａの溝を埋め込むわけ
ではないので、ｔの値は従来の溝埋め込み素子分離法の
場合に比べて、大幅に小さくすることかでき、したがっ
てシリコン酸化膜１３の堆積時間が短縮できる。
（ｊ）次に、シリコン窒化膜３が露出するまで、シリコ
ン酸化膜１３に異方性エツチングを施す。
この結果、第１図（ｈ）、第２図（ｈ）にそれぞれ示す
ように、溝１１，１２内のみにシリコン酸化１ｉｔ３が
残される。
（ｋ）　　最後に、素子領域を覆うシリコン窒化膜３お
よびシリコン酸化膜２をそれぞれ熱リン酸、薄いフッ酸
溶液で除去して、一連の素子分離領域の形成工程を終了
する。
第１図（ｋ）および第２図（ｋ）はそれぞれ上記一連の
工程によって得られた広い素子分離領域と狭い素子分離
領域の断面形状を示している。これらの図に示すように
、最終的に得られた素子分離領域の幅は、広い分離領域
においても狭い分離領域においても、上記工程（ａ）で
形成したレジストパターンの開口５Ａ、５Ｂの幅Ｗａ、
Ｗｂがそれぞれ維持されている。
このように、この方法で素子分離領域を形成すれば、従
来の溝埋め込み素子分離法に比べて、非常に簡単な工程
で、しかも短時間に、広い素子分離領域を設計通りに形
成することができると共に、リソグラフィの限界まで素
子分離領域を縮小することが可能であり、集積回路の今
後の一層の微細化にも十分対応することができる。
上記工程を経て素子分離領域の形成が完了すると、通常
の方法に従って、ＭＯＳトランジスタやキャパシタ等の
素子をシリコン基板ｌの活性領域に形成して、上記素子
分離領域を有する半導体集積回路が完成する。
このようにして形成されたＭＯＳ）ランジスタを測定し
た。その結果、選択酸化法で分離した同一のサイズを持
つトランジスタに比べて、何ら遜色のない特性が得られ
た。特に、接合の逆方向リーク特性に関しては、選択酸
化法のみで素子分離領域を形成する場合に認められる体
積膨張によるシリコン基板の欠陥発生がないために、極
めて低い値に抑えられている。また、隣接素子間に必然
的に形成される寄生ＭＯＳトランジスタに関しては、０
．５μｍと極めて狭い分離幅においても、そのフィール
ド反転電圧およびフィールドパンチスルー電圧は電源電
圧の２倍以上と、良好な特性が得られた。
なお、本発明は半導体素子分離領域の形成方法に関する
ものであり、特許請求の範囲で明記したものを除いては
、材料、手段、数値等は本実施例に係るものに限定され
るものではない。
〈発明の効果〉 以上より明らかなように、本発明の半導体素子分離領域
の形成方法によれば、開口の底面周囲部に残る第２の絶
縁膜をマスクとして開口底面中央部に酸化膜を形成し、
この酸化膜と第１の絶縁膜をマスクとして開口底面周囲
部に溝を形成し、この溝を埋める第３の絶縁膜と上記酸
化膜とで素子分離領域とするから、リソグラフィ工程は
全工程を通じて開口を形成するための１回のみとなり、
従来の溝埋め込み素子分離法において要求されていた広
い素子分離領域を平坦化するための厳密なマスクアライ
メント作業を伴うリソグラフィ工程が不要となるので、
半導体集積回路作製に要する工程数および工程時間を従
来の溝埋め込み素子分離法に比べて大きく低減すること
ができると共に、チップの歩留まりを向上して、製造コ
ストを大幅に削減することができる。
また、本発明によれば、リソグラフィの限界となる極め
て微細な素子分離領域から十分に広い素子分離領域まで
対応可能であり、かつ、いかなる大きさ、いかなる形状
の素子分離領域であっても、リソグラフィ工程によって
形成されるレジストパターンに忠実に形成することがで
きる。したがって、パターンシフトやその他の繁雑な制
約事項がなくなって、回路レイアウトが容易になると共
に、半導体集積回路の微細化に大きく貢献することがで
きる。
また、本発明に係る選択酸化工程によって形成する酸化
膜の膜厚は大きくする必要がないので、酸化工程時間が
短くて済み、かつ、体積膨張に起因する欠陥が発生しな
いため、良好な素子特性を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例である方法を用いて広い素子
分離領域を形成するための各工程を示した図、第２図は
第１図に示した広い素子分離領域の形成と並行して狭い
分離領域が同一基板上に形成されていく様子を示した図
、第３図は従来の溝埋め込み素子分離法の問題点を説明
する図である。 ｌ・・シリコン基板、 ２・・・薄いシリコン酸化膜、 ３・ノリコン窒化膜、 ４・・・素子分離領域を規定するレジストパターン、５
Ａ、５Ｂ　　・開口、 ６・・シリコン窒化膜、 ６ａ　シリコン窒化膜の突出部、 ７・・・ＣＶＤ法により堆積したシリコン酸化膜、９　
・広い分離領域の中央部を選択酸化することにより形成
したシリコン酸化膜、 １１ｊ２・溝、 １３・・・ＣＶＤ法により堆積したシリコン酸化膜。

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基板上に第１の絶縁膜を形成し、次に、１
    回のリソグラフィ工程によって形成したレジストパター
    ンをマスクとして、素子分離領域となる部分に存する上
    記第１の絶縁膜を除去して、上記半導体基板に至る開口
    を形成し、 次に、上記レジストパターンを除去して、第２の絶縁膜
    を上記第１の絶縁膜および上記開口内面に堆積し、その
    後、全面エッチングを行うことにより上記開口の底面の
    周囲部のみに上記第２の絶縁膜を残すと共に、上記開口
    の底面の中央部に上記半導体基板の表面を露出させ、 次に、上記第１の絶縁膜と上記開口の底面の周囲部の第
    ２の絶縁膜をマスクとして開口の底面の中央部に露出す
    る半導体基板表面に選択酸化法により酸化膜を形成し、 次に、上記開口の底面の周囲部の第２の絶縁膜を除去し
    、上記開口の底面の中央部に選択酸化法により形成され
    た上記酸化膜と上記素子分離領域以外に存する第１の絶
    縁膜とをマスクとして上記開口の底面の周囲部に露出す
    る半導体基板表面をエッチングすることにより溝を形成
    し、 上記溝を第３の絶縁膜で埋め込むことを特徴とする半導
    体素子分離領域の形成方法。
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Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5240512A (en) * 1990-06-01 1993-08-31 Texas Instruments Incorporated Method and structure for forming a trench within a semiconductor layer of material
US5308784A (en) * 1991-10-02 1994-05-03 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
KR960008518B1 (en) * 1991-10-02 1996-06-26 Samsung Electronics Co Ltd Manufacturing method and apparatus of semiconductor device
JP3157357B2 (ja) * 1993-06-14 2001-04-16 株式会社東芝 半導体装置
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
DE69434736D1 (de) * 1993-08-31 2006-06-22 St Microelectronics Inc Isolationsstruktur und Verfahren zur Herstellung
US5366925A (en) * 1993-09-27 1994-11-22 United Microelectronics Corporation Local oxidation of silicon by using aluminum spiking technology
US5372968A (en) * 1993-09-27 1994-12-13 United Microelectronics Corporation Planarized local oxidation by trench-around technology
US5294562A (en) * 1993-09-27 1994-03-15 United Microelectronics Corporation Trench isolation with global planarization using flood exposure
US5308786A (en) * 1993-09-27 1994-05-03 United Microelectronics Corporation Trench isolation for both large and small areas by means of silicon nodules after metal etching
KR960014452B1 (ko) * 1993-12-22 1996-10-15 금성일렉트론 주식회사 반도체 소자분리 방법
KR960014455B1 (ko) * 1994-01-12 1996-10-15 금성일렉트론 주식회사 반도체장치의 및 그 제조방법
US5371036A (en) * 1994-05-11 1994-12-06 United Microelectronics Corporation Locos technology with narrow silicon trench
US5851887A (en) * 1994-09-07 1998-12-22 Cypress Semiconductor Corporation Deep sub-micron polysilicon gap formation
JP2715972B2 (ja) * 1995-03-04 1998-02-18 日本電気株式会社 半導体装置の製造方法
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
US6124007A (en) 1996-03-06 2000-09-26 Scimed Life Systems Inc Laminate catheter balloons with additive burst strength and methods for preparation of same
US5904539A (en) * 1996-03-21 1999-05-18 Advanced Micro Devices, Inc. Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties
JP2000508474A (ja) * 1996-04-10 2000-07-04 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改善された平坦化方法を伴う半導体トレンチアイソレーション
US5926713A (en) * 1996-04-17 1999-07-20 Advanced Micro Devices, Inc. Method for achieving global planarization by forming minimum mesas in large field areas
US5899727A (en) 1996-05-02 1999-05-04 Advanced Micro Devices, Inc. Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization
KR980006053A (ko) * 1996-06-26 1998-03-30 문정환 반도체장치의 격리막 형성방법
CA2263492C (en) 1996-08-23 2006-10-17 Scimed Life Systems, Inc. Stent delivery system having stent securement apparatus
US5980530A (en) 1996-08-23 1999-11-09 Scimed Life Systems Inc Stent delivery system
US5944726A (en) * 1996-08-23 1999-08-31 Scimed Life Systems, Inc. Stent delivery system having stent securement means
US6123712A (en) * 1996-08-23 2000-09-26 Scimed Life Systems, Inc. Balloon catheter with stent securement means
US6391032B2 (en) 1996-08-23 2002-05-21 Scimed Life Systems, Inc. Stent delivery system having stent securement means
US6077273A (en) 1996-08-23 2000-06-20 Scimed Life Systems, Inc. Catheter support for stent delivery
US6090685A (en) * 1997-08-22 2000-07-18 Micron Technology Inc. Method of forming a LOCOS trench isolation structure
US6133610A (en) 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
US6492684B2 (en) 1998-01-20 2002-12-10 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability
TW396508B (en) * 1999-01-05 2000-07-01 Mosel Vitelic Inc A method for forming trench isolation
US6727161B2 (en) 2000-02-16 2004-04-27 Cypress Semiconductor Corp. Isolation technology for submicron semiconductor devices
US6726714B2 (en) * 2001-08-09 2004-04-27 Scimed Life Systems, Inc. Stent delivery system
US6699772B1 (en) * 2002-09-18 2004-03-02 Gian Sharma Hybrid trench isolation technology for high voltage isolation using thin field oxide in a semiconductor process
US6756284B2 (en) * 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US7601285B2 (en) * 2003-12-31 2009-10-13 Boston Scientific Scimed, Inc. Medical device with varying physical properties and method for forming same
US7264458B2 (en) * 2004-01-07 2007-09-04 Boston Scientific Scimed, Inc. Process and apparatus for forming medical device balloons
US7016394B2 (en) * 2004-04-23 2006-03-21 Ucar Carbon Company Inc. Male-female electrode joint
US7635510B2 (en) * 2004-07-07 2009-12-22 Boston Scientific Scimed, Inc. High performance balloon catheter/component
US9586030B2 (en) * 2004-12-23 2017-03-07 Boston Scientific Scimed, Inc. Fugitive plasticizer balloon surface treatment for enhanced stent securement
US20070009564A1 (en) * 2005-06-22 2007-01-11 Mcclain James B Drug/polymer composite materials and methods of making the same
KR101406415B1 (ko) 2005-07-15 2014-06-19 미셀 테크놀로지즈, 인코포레이티드 제어된 형태의 약물 분말을 함유하는 중합체 코팅
WO2007011708A2 (en) 2005-07-15 2007-01-25 Micell Technologies, Inc. Stent with polymer coating containing amorphous rapamycin
US8043673B2 (en) 2006-03-02 2011-10-25 Boston Scientific Scimed, Inc. Method to make tube-in-tube balloon
US8858855B2 (en) 2006-04-20 2014-10-14 Boston Scientific Scimed, Inc. High pressure balloon
PL2019657T3 (pl) 2006-04-26 2015-10-30 Micell Technologies Inc Powłoki zawierające wiele leków
US7943221B2 (en) * 2006-05-22 2011-05-17 Boston Scientific Scimed, Inc. Hinged compliance fiber braid balloon
US9539593B2 (en) * 2006-10-23 2017-01-10 Micell Technologies, Inc. Holder for electrically charging a substrate during coating
JP5603598B2 (ja) * 2007-01-08 2014-10-08 ミセル テクノロジーズ、インコーポレイテッド 生物分解層を有するステント
US11426494B2 (en) 2007-01-08 2022-08-30 MT Acquisition Holdings LLC Stents having biodegradable layers
EP2146758A4 (en) * 2007-04-17 2012-11-21 Micell Technologies Inc STENTS WITH BIODEGRADABLE LAYERS
WO2008148013A1 (en) 2007-05-25 2008-12-04 Micell Technologies, Inc. Polymer films for medical device coating
US20100298928A1 (en) * 2007-10-19 2010-11-25 Micell Technologies, Inc. Drug Coated Stents
AU2009251504B2 (en) * 2008-04-17 2013-09-05 Micell Technologies, Inc. Stents having bioabsorbable layers
WO2011009096A1 (en) 2009-07-16 2011-01-20 Micell Technologies, Inc. Drug delivery medical device
CA2730995C (en) 2008-07-17 2016-11-22 Micell Technologies, Inc. Drug delivery medical device
US8834913B2 (en) * 2008-12-26 2014-09-16 Battelle Memorial Institute Medical implants and methods of making medical implants
US20100241220A1 (en) * 2009-03-23 2010-09-23 Mcclain James B Peripheral Stents Having Layers
JP2012522589A (ja) 2009-04-01 2012-09-27 ミシェル テクノロジーズ，インコーポレイテッド 被覆ステント
CA2759015C (en) 2009-04-17 2017-06-20 James B. Mcclain Stents having controlled elution
WO2011097103A1 (en) * 2010-02-02 2011-08-11 Micell Technologies, Inc. Stent and stent delivery system with improved deliverability
US8795762B2 (en) * 2010-03-26 2014-08-05 Battelle Memorial Institute System and method for enhanced electrostatic deposition and surface coatings
CA2797110C (en) 2010-04-22 2020-07-21 Micell Technologies, Inc. Stents and other devices having extracellular matrix coating
CA2805631C (en) 2010-07-16 2018-07-31 Micell Technologies, Inc. Drug delivery medical device
WO2012166819A1 (en) 2011-05-31 2012-12-06 Micell Technologies, Inc. System and process for formation of a time-released, drug-eluting transferable coating
WO2013012689A1 (en) 2011-07-15 2013-01-24 Micell Technologies, Inc. Drug delivery medical device
US10188772B2 (en) 2011-10-18 2019-01-29 Micell Technologies, Inc. Drug delivery medical device
JP6330024B2 (ja) 2013-03-12 2018-05-23 マイセル・テクノロジーズ，インコーポレイテッド 生体吸収性バイオメディカルインプラント
WO2014186532A1 (en) 2013-05-15 2014-11-20 Micell Technologies, Inc. Bioabsorbable biomedical implants
US11191930B2 (en) 2016-04-12 2021-12-07 Boston Scientific Scimed, Inc. Medical balloon
EP3554570B1 (en) 2016-12-13 2023-01-25 Boston Scientific Scimed, Inc. Medical balloon
WO2018200661A1 (en) 2017-04-25 2018-11-01 Boston Scientific Scimed, Inc. Medical balloon
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
CN112086506B (zh) 2020-10-20 2022-02-18 苏州东微半导体股份有限公司 半导体超结器件的制造方法
CN112271134B (zh) * 2020-10-20 2021-10-22 苏州东微半导体股份有限公司 半导体功率器件的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6038832A (ja) * 1983-08-12 1985-02-28 Hitachi Ltd 半導体装置とその製造方法
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
JPS61189653A (ja) * 1985-02-19 1986-08-23 Sanyo Electric Co Ltd 半導体集積装置の製造方法
JPS63188952A (ja) * 1987-01-31 1988-08-04 Toshiba Corp 半導体装置の製造方法
JPS63307756A (ja) * 1987-06-09 1988-12-15 Sony Corp 半導体装置の製造方法
JPH01156897A (ja) * 1987-12-15 1989-06-20 Matsushita Electric Works Ltd ワイヤレスセキュリティーシステム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5146083A (en) * 1974-10-18 1976-04-20 Hitachi Ltd Handotaisochino seizohoho
US4476623A (en) * 1979-10-22 1984-10-16 International Business Machines Corporation Method of fabricating a bipolar dynamic memory cell
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPS5958838A (ja) * 1982-09-29 1984-04-04 Hitachi Ltd 半導体装置
JPS59186343A (ja) * 1983-04-07 1984-10-23 Sony Corp 半導体装置の製法
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
USH204H (en) * 1984-11-29 1987-02-03 At&T Bell Laboratories Method for implanting the sidewalls of isolation trenches
US4666557A (en) * 1984-12-10 1987-05-19 Ncr Corporation Method for forming channel stops in vertical semiconductor surfaces
US4641416A (en) * 1985-03-04 1987-02-10 Advanced Micro Devices, Inc. Method of making an integrated circuit structure with self-aligned oxidation to isolate extrinsic base from emitter
US4653177A (en) * 1985-07-25 1987-03-31 At&T Bell Laboratories Method of making and selectively doping isolation trenches utilized in CMOS devices
US4745081A (en) * 1985-10-31 1988-05-17 International Business Machines Corporation Method of trench filling
US4842675A (en) * 1986-07-07 1989-06-27 Texas Instruments Incorporated Integrated circuit isolation process
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
JP2608054B2 (ja) * 1986-10-20 1997-05-07 三菱電機株式会社 半導体記憶装置の製造方法
JPS63114130A (ja) * 1986-10-31 1988-05-19 Hitachi Ltd 素子間分離法
JPS63122261A (ja) * 1986-11-12 1988-05-26 Mitsubishi Electric Corp 半導体装置の製造方法
US4861729A (en) * 1987-08-24 1989-08-29 Matsushita Electric Industrial Co., Ltd. Method of doping impurities into sidewall of trench by use of plasma source
JPH01125971A (ja) * 1987-11-11 1989-05-18 Seiko Instr & Electron Ltd Ｃ−ｍｉｓ型半導体装置とその製造方法
DE3738643A1 (de) * 1987-11-13 1989-05-24 Siemens Ag Verfahren zum herstellen von isolationsschichten in hochintegrierten halbleiterschaltungen
JPH027529A (ja) * 1988-06-27 1990-01-11 Nec Corp バイポーラトランジスタ及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6038832A (ja) * 1983-08-12 1985-02-28 Hitachi Ltd 半導体装置とその製造方法
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
JPS61189653A (ja) * 1985-02-19 1986-08-23 Sanyo Electric Co Ltd 半導体集積装置の製造方法
JPS63188952A (ja) * 1987-01-31 1988-08-04 Toshiba Corp 半導体装置の製造方法
JPS63307756A (ja) * 1987-06-09 1988-12-15 Sony Corp 半導体装置の製造方法
JPH01156897A (ja) * 1987-12-15 1989-06-20 Matsushita Electric Works Ltd ワイヤレスセキュリティーシステム

Also Published As

Publication number Publication date
EP0443879B1 (en) 2000-04-19
US5096848A (en) 1992-03-17
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EP0443879A2 (en) 1991-08-28
DE69132117T2 (de) 2000-09-28
KR100195672B1 (ko) 1999-06-15
DE69132117D1 (de) 2000-05-25
EP0443879A3 (en) 1993-03-10

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