KR100195672B1 - 반도체소자 격리영역을 형성하는 방법 - Google Patents

반도체소자 격리영역을 형성하는 방법 Download PDF

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Abstract

반도체소자격리영역을 형성하는 방법에 있어서, 반도체기판상에 제1절연막을 형성하며, 반도체기판에 도달하는 열림부를 형성하도록 매스크로서 일회의 리소그라피 스텝으로 형성된 레지스트패턴을 사용하여 소자격리영역이 되게 제1절연막을 부분적으로 제거시키고, 제1절연막과 열림부 내면상에 제2절연막을 증착시키기 위하여 레제스트패턴을 제거시킨후 열림부의 밑의 주변에만 제2절연막이 남어있게하고 열림부의 밑의 중앙부의 반도체기판의 표면을 노출시키기 위하여 모든 표면을 에칭하는 시키며, 선택적 산화방법에 의하여 매스크로서 열림부의 밑의 주변상의 제1절연막과 제2절연막을 사용하여 열림부의 밑의 중앙부에서 노출된 반도체 기판의 표면상에 산화막을 형성시키고, 열림부의 밑의 주변부상의 제2절연막을 제거시킨후 선택적산화방법에 의하여 열림부의 밑의 중앙부에서 형성된 산화막과 트렌치를 형성하도록 매스크로서 소자격리영역 이외의 부위에 남어있는 제1절연막을 사용하여 열림부의 밑의 주변부상에 노출된 반도체기판의 표면을 에칭하며, 제3절연막으로 트렌치를 매입시키는 스텝을 포함하는 반도체소자격리영역을 형성하는 방법.

Description

반도체 소자 격리영역을 형성하는 방법
제1도는 본 발명의 하나의 실시예에 따른 방법에 의하여 큰 소자격리영역을 형성시키는 스텝을 표시한 도면.
제2도는 제1도에 표시된 큰소자 격리영역의 형성으로 동시에 동일한 기판상에 작은소자 격리영역이 형성된 상태를 표시한 도면.
제3도는 종래의 트렌치 메입소자방법의 결함을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 보통실리콘기판 2 : 실리콘산화막
3 : 실리콘질화막 4 : 레지스트패턴
7 : 실리콘산화막
본 발명은 반도체집적회로를 구성하는 반도체소자를 전기적으로 격리하기 위하여 반도체소자 격리영역을 형성하는 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)인 SRAM(Static Random Access Memory)과 같은 VLSI(Very Largo Scale Integrated Circuit)의 용량은 3년마다 4배가 증가되어 왔다.
현재에 주로 생산되고 있는 DRAM은 256Kb나 1Mb의 용량을 가지고 있다.
앞으로는 주류가 될 4Mb나 16Mb의 용량을 가지는 DRAM이 본격적으로 시험되었으며 아마도 64Mb나 256Mb의 용량을 가지는 DRAM이 개발될 것이다.
집적회로를 구성하는 반도체소자는 정교하게 만들어지므로 집적은 위치에서 언급된 바와같이 제한된 칩내에서 개선될 수 있는 것이다.
예시에 의하여 1Mb DRAM에서 사용된 MOS(Metal Oxide Semiconductor)트랜지스터의 최소수치는 거의 1㎛이하이다.
앞으로 위에서 언급된 최수치수는 분명히 0.5㎛ 또는 0.25㎛까지 더 감소될 것이다.
같은 방법으로 고집적을 위하여는 소자격리영역의 감소가 요구된다.
또한 1㎛에서 약 0.5㎛까지 격리폭을 감소시킬 필요가 있다. 일반적으로 소자격리영역은 선택적산화방법에 의하여 형성된다. 선택적산화방법은 실리콘기판을 덮는 실리콘질화막을 패터닝(patterning)하고 오프닝(opening)하는 스텝을 포함하며 또한 절연막인 실리콘산화막을 형성하도록 노출된 실리콘기판의 표면을 선택적으로 산화시키는 스텝을 포함한다.
그러나 위에서 언급된 방법에 따르면 실리콘질화막에 의하여 덮혀진 영역도 선택적 산화시에 산화된다.
따라서 버드빅(bird's beak)이라고 불리는 실리콘산화막의 스프레딩(spreading)에 영향을 준다.
그 결과 매스크 크기와 일치하는 정교한 격리영역을 얻을 수 없다.
다시말해서 선택적산화방법에 의하면 소자격리영역의 정교성이 제한되므로 집적도는 앞으로 개선되지 않을 것이다.
또한 충분한 절연특성을 얻을 수 있는 방법으로 일정두께를 가지는 산화막을 얻도록 수시간동안 산화를 수행시킬 필요가 요구된다.
또한 산화작용은 스트레스가 실리콘기판에 가해지도록 볼륨(volume)을 증가시키게 되며 따라서 장치특성을 저하시키는 결함이 발생된다.
위에서 언급된 결함을 가진 선택적산화방법 대신에 소자 격리방법으로서 트렌치매입 격리방법이 제안되어 왔다.
트렌치매입격리법은 에칭매스크로서 리소프라피에 의해 형성된 레지스트패턴을 사용하여 실리콘기판상에 트렌치를 형성하는 스텝과 실리콘산화막등과 같은 절연막을 가진 트렌지내면을 매설하는 스텝을 포함한다.
소자격리기술에 관한 공지문헌은 다음과 같다.
1. 로코스(LOCOS)의 대체로서 새로운 트렌치격리기술 미코시바(H. Mikoshiba), 홈마(T. Homma)와 하마노(K. Hamano)저 IEDM Technical Digest, 1984 P578∼581
2. 노블 프라나리제이션(Noverl Planarization)공정을 가진 실용 트렌치격리기술
퓨즈 등(G. Fuse et al.)저서 IEDM Technical Digest, 1987 P732∼735
3. 에치-스톱(etch-stop)을 가진 매설산화격리
로버트 에프 콰스틱등(ROBERT F. KWASNICK et al.)저 IEEE Electron Device Letters. Vol. 9. No.2(1988. 2)
4. IBM Technical Disclosure Bulletin, Vol. 23, No. 11(1981. 4)
5. IBM Technical Disclosure Bulletin, Vol. 24, No. 7B(1981, 12)
반도체집적회로를 구성하는 각 소자는 한정된 칩면적내에서 대단히 밀집되어 있어 소자밀도는 한 개칩의 내면상에서 일정치않다.
예시에 의하여 4Mb DRAM은 인접소자간의 격리거리가 1㎛이하의 메모리셀부와 또한 인접소자간의 격리거리가 수㎛나 수십㎛의 주변회로부를 가지고 있다.
소자격리공정에서는 동일한 스텝에서 수개의 쪽을 가진 격리 영역을 형성하는 것이 요구된다.
제3도는 크고 작은 격리영역이 동일스텝에서 종래의 트렌치 매설격리법에 의하여 형성되는 것을 표시한다.
제3도에 의하여 종래의 트렌치매설격리법을 설명한다.
(1) 첫째, 레지스트패턴(resist pattern)(도시되어 있지 않음)은 리소그라피 스텝에서 실리콘기판(21)상에 형성된다.
그후 폭(W1)을 가진 작은 트렌치(22)와 폭(W2)을 가진 큰 트렌치(23)가 에칭매스크로서 레지스트패턴을 사용하여 형성된다.
실리콘기판(21)상에서 제조된 집적회로내에서 작은 트렌치(22)의 폭(W1)은 최소치이고 큰 트렌치의 폭(W2)은 최대치이다.
작고 또한 큰 트렌치(22)(23)들은 깊이(d)를 가진다.
큰 트렌치(23)의 폭(W2)은 깊이(d)의 두배이상 크다(제3도(a)참조).
(2) 두께(t2)를 가진 실리콘산화막(24)은 화학증착법(이하 CVD(Chemical Vapor Deposition)법이라 함)에 의해 실리콘기판(21)상에 증착된다(제3도(a)참조).
실리콘 산화막(24)도 실리콘기판(21)의 표면상에 동일한 속도와 거의 같게 트랜치(22)(23)의 측벽상에 증착된다.
따라서 작은 트렌치(22)는 폭(W1)의 절반두께에서 완전히 매몰된다.
깊이가 두배보다 더 큰 폭을 가진 큰 트렌치(23)의 경우에 그 트렌치를 완전히 매입하기 위하여 적어도 깊이(d)에 대응하는 두께를 가진 실리콘산화막(24)을 증착시키는 것이 요구된다.
그 결과 실리콘기판(21)상의 트렌치모두를 동시에 완전히 매몰시키는데 필요한 실리콘산화막(24)의 두께(t)는 트렌치의 깊이보다 더 작지 않을 것이 요구된다.
비록 실리콘산화막(24)의 표면이 작은 트렌치(22)내에서 비교적 평면의 경우에도 트렌치의 폭이 증가될때에 평면성(Flatness)은 감소된다.
제3도(b)에서 표시된 바와 같이 깊이(d)에 사용하는 단계내의 차이(D)는 큰 트렌치(23)내에서 형성된다.
(3) 단계내의 차이(D)를 줄이기 위하여 레지스터패턴(25)은 리소그라피 스텝의 큰 트렌치(23)내에서 형성된다.
위에서 기술한 스텝은 큰 트렌지(23)의 실리콘산화막이 소자영역내의 실리콘산화막(24)을 제거하는 스탭에서 제거되지 않는 방법으로 수행된다.
물론 레지스터패턴(25)의 두께(t3)는 트렌치의 깊이에 거의 동일하고 폭(W3)은 큰 트렌치(23)의 폭(W2)에서 실리콘산화막(24)의 두께(t2)의 두배를 차감하여 얻어진 값보다 더 크지 않는 것이 요구된다.
레지스트패턴(25)이 형성된 후 레제스트나 다른 스핀(spin)도포막(26)은 그 평면을 평면으로 만들기 위하여 레지스트패턴(25)상에 형성된다(제3도(c)참조).
(4) 끝으로 스핀도포막(26)과 레지스터패턴(25)과 실리콘산화막(24)은 실리콘기판(21)의 표면이 소자영역에 노출될때까지 같은 속도에서 에치(etch)된다.
따라서 소자격리공정은 완료된다.
트렌치매설격리법에 의하면 에칭매스크로서 리소그라피 스텝에서 형성된 레지스트패턴을 사용하여 실리콘기판상에 형성된 트렌치영역만이 격리영역이된다.
그결과 격리폭은 리소그라피의 한계까지 감소될 수 있다.
따라서 트렌치매입격리법은 집적도에서 개선된 반도체집적회로의 소자격리법에 적합한 것이다.
그러나 종래 트렌치매입 소자격리법은 소자격리영역(22,23)을 정의하는 리소그라피에 부가하여 큰 격리영역(23)내의 실리콘 산화막(24)의 단계에서 차이(D)를 제거하기 위하여 레지스트 패턴(25)을 형성하는 리소그라피 스텝을 포함한다.
다시말해서 전체적으로 두배의 리소그라피 스텝을 수행하는 것이 요구된다.
더욱이 리소그라피 스텝의 마지막단계의 큰 격리영역(23)내의 실리콘산화막(24)의 오목부와 레지스트패턴(25)을 정확히 매입하는 것이 요구된다.
따라서 정확한 매스크배열이 필요하게된다.
리소그라피 스텝이 반도체집적회로를 제조하는 공정에 가해지는 경우에 공정에 필요한 시간이 증가되어 칩상에서의 수율이 낮아진다.
그래서 제조비용이 증가된다.
따라서 가능한 리소그라피 스텝의 부가를 피하는 것이 요구된다.
본 발명의 목적은 트렌치매입격리법에 의하여 반도체소자격리 영역을 형성하기 위한 방법을 제공하는 것이며 또한 단지 소자격리영역을 정의하는 리소그라피 스텝만이 필요하며 소자 격리영역을 형성하는데 필요한 시간을 감소시키므로 반도체 집적회로의 신뢰도를 향상시키며 제조비를 감소시키게 된다.
본 발명에 의하면 반도체소자격리영역을 형성시키는 방법은 반도체기판상에 제1절연막을 형성시키고, 반도체기판에 도달하는 개구를 형성하도록 매스크로서 한번의 리소그라피 스텝에서 형성된 레지스트패턴을 사용하여 소자격리영역이 되는 부위의 제1절연막을 제거시키고, 제1절연막상의 제2절연막을 증착하기 위하여 레지스트패턴을 제거시키고 그 후에 개구밑의 주변위에만 제2절연막을 남게하고 개구밑의 중심부의 반도체 기판의 표면을 노출시키기 위하여 전 표면을 에칭하며, 선택적 산화방법에 의하여 매스크로서 개구밑의 주변상의 제1 절연막과 제2 절연막을 사용하여 개구밑의 중앙부에 노출된 반도체기판의 표면상에 산화막을 형성시키며, 개구밑의 주변상의 제2절연막을 제거시키고 그 후 선택적 산화방법에 의하여 개구밑의 중앙부에 형성된 산화막을 사용하여 개구밑의 주변에 노출된 반도체기판의 표면과 트렌치를 형성하기 위하여 매스크로서 소자격리영역이외 부위에 남아있는 제1절연막을 에칭하고, 또한 제3절연막을 가진 트렌치를 매입시키는 공정을 포함한다.
본 발명은 리소그라피 스텝이 소자격리영역을 정의하기 위하여 한번만 수행되고, 절연막으로 매입된 트렌치가 소자격리영역의 주변상에 형성되고 트렌치로서 둘러쌓인 반도체기판의 표면이 소자격리영역을 형성하기 위하여 선택적으로서 산화되는 것을 특징으로 한 것이다.
본 발명의 방법에 의하면 트렌치는 제1절연막을 사용하여 개구의 주변에 형성되고 산화막은 매스크로서 선택적 산화방법에 의하여 개구밑의 중앙부위에 형성된다.
그 결과 리소그라피 스텝은 소자격리영역을 형성하는 공정의 초기에서 제1절연막상에 소자격리영역을 정의하는 레지스트패턴을 형성하기 위하여 한번만 수행되므로 리소그라피 스텝은 전제로서 수행되지 않는다.
따라서 종래의 방법에 비교하여 그 공정이 단순화되어 그 공정에 소요된 시간이 절감된다.
또한 칩상의 수율이 개선될 수 있으며 제조비용이 절감된다. 산화막은 선택적 산화방법에 의하여 소자격리영역의 중앙부에서 형성된다.
절연막으로 매입된 트렌치는 소자격리영역의 주위에서만 형성된다.
따라서 만약 소자격리영역이 더 큰 폭을 가지는 것이 요구된다면 선택적 산화법에 의하여 형성된 산화막영역의 디맨죤은 폭방향으로 증가되는 것이 충분하며 트렌치폭을 증가시키는 것은 요구되지 않는다.
결과적으로 트렌치는 단순하며 쉽게 매입되므로 더큰 격리영역이 쉽게 형성될수 있다.
또한 소자영역의 주변이 트렌치매입법에 의하여 형성될 때 리소그라피 스텝에서 정의된 영역은 확실히 소자격리영역이 된다.
더욱이 산화막은 선택적 산화법에 의하여 소자격리영역의 중앙부에의 반도체기판의 표면상에만 형성되게 된다.
소자격리영역이 선택적 산화법에 의하여서만 형성되는 경우와 다른 경우에는 산화막의 두께를 더크게 만들필요는 없다.
따라서 산화시간이 절감될 수 있다.
더욱이 결함이 야기되는 산화 때문에 볼륨이 증가될 가능성은 없다.
본 발명의 방법이 실시되는 경우에 반도체기판과 레지스트패턴과, 절연막등의 재질과 두께와 여기에 사용된 여러 가지 처리수단은 대략 그 기술에서 잘 알려진 것으로부터 선택된다.
본 발명의 실시예는 도면에 상세히 설명한다.
제1도 (a)∼(k)는 본 발명의 하나의 실시예에 따른 소자격리영역을 형성하는 방법에 의하여 반도체기판상에 큰 소자격리 영역을 형성시킨 상태를 표시한다.
제2도(a)∼(k)는 제1도(a)∼(k)와 대응하여 큰 소자격리영역을 동시에 형성함에 있어 공통스텝에 따른 동일기판상에 작은 소자격리영역을 형성시킨 상태를 표시한다.
제1도(a)∼(k)와 제2도(a)∼(k)에 따라 본 발명의 실시예에 의하여 반도체소자 격리영역을 형성시키는 방법을 기술한다.
(a) 제1도(a)와 제2도(a)에 표시된 바와같이 공통실리콘기판(1)의 표면은 100∼500Å의 두께를 가진 실리콘산화막(2)을 형성하기 위하여 쉽게 산화된다.
그후 실리콘절연막(3)은 감압CVD법에 의하여 2000∼5000Å두께에서 실리콘산화막(2)상에 증착된다.
실리콘산화막(2)과 실리콘질화막(3)은 제1절연막을 형성한다. 그후 소자격리영역을 정의하기 위한 레지스트패턴은 1회의 포토리스그라피 스텝에서 형성된다.
그렇게 형성된 레지스트패턴에 의해 큰 소자격리영역은 제1도(a)에 표시된 열림부(5A)에 의해 정의되고 작은 소자격리영역은 제2도(a)에 표시된 열림부(5B)에 의해 정의된다.
열림부(5A)의 폭은 Wa로 표시되고 열림부(5B)의 폭은 Wb로 표시되어 있다.
반도체소자는 레지스트패턴(4)에 의해 덮셔진 영역의 실리콘 표면상에 형성된다.
(b) 제1도(b)와 제2도(b)에 표시된 바와같이 실리콘질화막(3)과 실리콘산화막(2)은 실리콘기판(1)에 도달하는 열림부(5A)(5B)를 형성하기 위하여 이온반응에칭(reactive ion etching:RIE)법에 의해 에칭매스크로서 레지스트패턴(4)을 사용하여 처리된다.
편리하게 하기위하여 레지스트패턴의 열림부의 기호는 동일 참조번호를 사용한다.
(c) 제1도(c)와 제2도(c)에 표시된 바와같이 약 100∼500Å의 두께를 가진 실리콘질화막(6)이 형성되고 그후 실리콘산화막(7)은 제2절연막을 형성하기 위하여 감압CVD법에 의해 실리콘질화막(6)상에 증착된다.
실리콘산화막(7)의 두께가 열림부의 두께의 반보다 더 커지는 경우에 열리부내면은 제2도(c)에 표시된 바와 같이 실리콘산화막(7)으로 완전히 매입된다.
(d) 실리콘산화막(7)은 실리콘질화막(6)이 노출될때까지 RIE법에 의해 비등방적으로 에치된다.
그 결과 실리콘산화막(7)은 제1도(d)에 표시된 바와같이 큰폭(Wa)을 가진 열림부(5A)의 측벽에만 남는다.
반면에 실리콘산화막(7)은 제2도(d)에 표시된 바와같이 작은폭(Wb)을 가진 열림부(5B)를 매입하여 남는다.
(e) 실리콘질화막(6)은 비등방적으로 즉 수직으로 에치된다. 그 결과 열림부(5A)의 밑의 중앙부위에 노출된 실리콘질화막(3)상의 실리콘질화막(6) 뿐만 아니라 실리콘질화막(6)도 제1도(e)에 표시된 바와 같이 큰 격리영역에서 제거된다.
그 결과 실리콘기판(1)은 노출된다.
작은 격리영역에서 열림부(5B)는 실리콘산화막(7)으로서 완전히 매입된다.
따라서 실리콘질화막(3)상의 실리콘질화막(6)만이 제거된다.
(f) 실리콘산화막(7)이 증류된 플루오로화수소산(hydrofluoric acid)용액을 사용해서 완전히 제거된 후 염산화작용이 수행된다.
그 결과 실리콘산화막(9)이 제1도(f)에 표시된 바와같이 큰 격리영역에서 형성되도록 실리콘기판(1)의 노출부위(제1도(e)참조)가 산화된다.
이 경우에 로코스(locos)산화시에 나타나는 버드 비크(bird's beak)의 스프레딩(spreading)은 열림부(5a)의 밑주변과 두꺼운 실리콘질화막(3)상의 엷은 실리콘질화막(6)의 돌출부(6a)에 의해 제한된다.
그 결과 격리영역은 설계폭(Wa)보다 더 큰폭을 가지도록 확장하는 것을 방지하게 된다.
작은 격리영역에서 실리콘기판(1)은 제2도(f)에 표시된 바와같이 열림부(5B)의 엷은 실리콘질화막(6)에 의하여 완전히 덮혀진다.
따라서 실리콘기판(1)의 표면은 산화되지 않는다.
산화작용스텝에서 형성된 산화막두께는 소자격리영역이 선택적 산화법만으로 형성되는 경우와 비교하여 더 작아진다.
따라서 산화시간이 감소된다.
더욱이 실리콘기판상에 결함이 발생하지 않도록 볼륨은 증가되지 않는다.
(g) 엷은 실리콘질화막(6)의 돌출부(6a)는 증류된 플루오르화 수소산용액에 의하여 제거되고 처리된다.
따라서 실리콘기판(1)의 표면이 제1도(g)에 표시된 바와같이 큰 격리영역에의 열림부(5A)의 밑의 주변부위(10)에 노출되도록 실리콘산화막(9)의 버드 비크는 나타나지 않는다.
작은 격리영역에서 실리콘기판(1)은 제2도(g)에 표시된 바와 같이 열림부(5B)의 폭(Wb)위에 노출된다.
이 경우 열림부(5B)의 폭은 실리콘질화막(6)의 두배의 두께로서 실질적으로 감소된다.
실리콘질화막(6)의 두께가 열림부(5B)의 폭보다 더많이 작아지므로 열림부(5B)의 폭(Wb)은 유지된다.
(h) 실리콘기판(1)은 RIE법에 의하여 비등방적으로 에치된다.
이 경우 열림부(5A)의 양측상의 실리콘질화막(3)과 열림부(5A)의 밑의 중앙부내의 실리콘산화막(9)은 큰 격틀영역내의 에칭매스크(etching mask)로서 사용한다.
작은 격리영역에서 열리부(5B)의 양측의 실리콘질화막(3)은 에칭매스크로서 사용된다.
따라서 에칭을 위하여 또다른 리소그라피 스텝을 사용할 필요가 없다.
에칭의 결과로서 폭(Wa')을 가진 트렌치(11,11)는 제1도(h)에 표시된 바와같이 큰 격리영역의 실리콘산화막(9)의 양측상에 형성된다.
열림부(5A)의 폭(Wa)은 트렌치(11,11)의 측벽을 형성하는 반도체기판(1)의 에치된 표면의 실리콘질화막(3)에 의해 돌출된 측상의 측벽간의 거리와 동일한 것은 말한 필요가 없다.
반면에 트렌치(12)는 제2도(h)에 표시된 바와같이 작은 격리 영역의 실리콘기판(1)상에 형성된다.
트렌치(12)는 열림부(5B)의 폭(Wb)과 같은 폭을 가진다.
트렌지(12,11)의 깊이는 충분한 소자격리특성을 얻기 위하여 5000Å보다 더 작지 않어야 바람직하다.
필요하다면 불순물이 격리특성을 향상시키기 위하여 트렌치(11,12)의 측벽과 밑에 가해질수 있다.
(i) 제3절연막으로서 실리콘산화막(13)은 감압CVD법(제1도(i)와 제2도(i)참조)에 의해 증착된다.
실리콘산화막(13)의 두께(t)는 크고 작은 격리막 각각에 완전히 트렌치(11,12)를 매입시키기 위하여 폭(Wb, Wa')의 반보다 더크게 되어야 하는 것이 중요한다.
다시말해서 두께 t는 식 tWa'2와 tWb/2로서 표시된다. 어느 경우에 폭Wa를 가지는 트렌치가 매입되지 아니하므로 값(t)은 종래의 트렌치 매입 소자격리법과 비교해서 많이 감소될 수 있다.
따라서 실리콘산화막(13)의 증착시간이 감소될 수 있다.
(j) 실리콘산화막(13)은 실리콘질화막(3)이 노출될 때까지 비등방적으로 에치된다.
따라서 실리콘산화막(13)은 제1도(j)와 제2도 (j)에 표시된 바와같이 트렌치(11,12)에서만 남게된다.
(k) 마지막으로 소자영역을 덮는 실리콘질화막(3)과 실리콘산화막(2)은 가열인산과 증류된 플루오르화수소산용액을 각각 사용하여 제거된다.
따라서 소자격리영역을 형성하기 위한 일련의 스텝은 끝나게 된다.
제1도(k)와 제2도(k)는 위에서 기술된 일련의 스텝들에서 얻어진 크고 작은 소자격리영역의 단면의 형태를 표시한다. 제1도(k)와 제2도(k)에 표시된 바와 같이 최종으로 얻어진 소자격리영역의 폭은 스텝(a)의 크고 작은 격리영역의 폭(Wa,Wb)과 각각 동일하다.
따라서 큰 소자격리영역은 종래의 트렌치매입 소자격리법과 비교하여 본다면 설계된대로 더 짧은 시간에 더 용이하게 형성될 수 있다.
더욱이 소자격리영역은 리소그라피의 한계까지 감소될 수 있으므로 집적회로는 앞으로 더 정교하게 제조될 것이다.
소자격리영역이 위에 기술된 스텝을 통해 형성될 때 MOS트랜지스터나 캐퍼시터와 같은 소자는 정상적인 방법에 의하여 실리콘기판(1)의 액티브영역에서 형성된다.
따라서 소자격리영역을 가진 반도체집적회로가 완성된다. 따라서 MOS트랜지스터가 측정된다.
그 결과 동일한 크기에서 선택적산화방법에 의해 격리된 트랜지스터의 특성에 비해 떨어지지않는 특성을 얻을 수 있다.
특히 선택적산화방버에 의해서만 소자격리영역이 형성되는 경우에 나타나는 볼륨증가 때문에 실리콘기판상의 결함을 야기시킬 가능성은 없다.
따라서 접합을 위한 역방향누설(backward leak)특성값이 대단히 작게 세트된다.
격리폭이 0.5㎛인 경우에도 인접소자간에서 반드시 형성되는 기생MOS트랜지스터에 관해서 필드역전압과 필드펀치스루(field punch through)전압은 공급전압의 2배보다 더 작어지지 않는다.
본 발명은 반도체소자 격리영역을 형성하는 방법에 관한 것이다.
재질, 수단, 수치등은 청구범위를 제외한 본 실시예의 것에 한정되지 않는다.
위에서 기술한 바와같이 본 발명의 반도체소자 격리영역을 형성시키는 방법에 의하면 산화막은 매스크로서 열림부의 밑주변상에 남어있는 제2절연막을 사용해서 열림부밑의 중앙부에 형성된다.
트렌치는 매스크로서 산화막과 제1절연막의 사용으로 열림부밑의 주변상에 형성된다.
소자격리영역은 산화막과 트렌치를 배열시키는 제3절연막에 의해 형성된다.
따라서 리소그라피 스텝은 모든 스텝을 통해 열림부를 형성하기 위하여 단 한번만 수행된다.
종래의 트렌치매입 소자격리법과는 달리 정확한 매스크배열이 큰 소자격리영역을 평편하게 하는 리소그라피 스펩을 수행할 필요가 없게 된다.
따라서 반도체집적회로를 제조하는데 필요한 공정시간과 스텝수가 종래의 트렌치메입 소자격리법과 비교하여 대단히 감소 될 수 있다.
더욱이 칩상의 수율은 제조가격이 대단히 절감되도록 개선 될수가 있다.
본 발명은 리소그라피의 한계가 되는 대단히 정교한 소자 격리영역으로부터 충분히 큰 소자격리영역까지 적용될 수 있다.
또한 어떠한 크기가 형태를 가진 소자격리영역도 리소크라피스텝에서 형성된 레지스트패턴과 일치하여 정확히 형성될 수 있다.
따라서 패턴변경등과 같은 복잡한 조건은 회로설계를 쉽게 할 수 있도록 생략된다.
더욱이 반도체집적회로를 더 정교하게 만들 수 있다.
본 발명에 의하면 선택적산화스텝에 형성된 산화막의 두께를 증가시킬 필요가 없으므로 산화시간이 감소될수 있으며 또한 좋은 소자특성을 얻을 수 있도록 하기 위한 볼륨의 증가 때문에 나타나는 결합도 야기되지 않는다.

Claims (2)

  1. 반도체소자격리영역을 형성하는 방법에 있어서, 반도체기판상에 제1절연막을 형성하는 단계와, 반도체기판에 도달하는 열림부를 형성하기 위하여 매스크로서 한번의 리소그라피 단계에서 형성된 레지스트패턴을 사용하여 소자격리영역이 되도록 제1절연막을 부분적으로 제거하는 단계와, 제1절연막과 열림부의 내면상에 제2절연막을 증착하기 위하여 레지스트패턴을 제거하고 그후 열림부의 밑의 주변에만 제2절연막이 남게하고 열림부의 밑의 중앙부내의 반도체기판의 표면을 노출시키기 위하여 모든 표면을 에칭하는 단계와, 선택적 산화방법 매스크로서 제1절연막과 열림부의 밑의 주변상의 제2절연막을 사용해서 열림부의 밑의 중앙부에서 노출된 반도체 기판의 표면에 산화막을 형성하는단계와, 열림부의 밑의 주변상의 제2절연막을 제거시키고 그후 선택적산화방법에 의하여 열림부의 밑의 중앙부에서 형성된 산화막과 트렌치를 형성하기 위하여 매스크로서 소자격리영역을 제외한 부위에 남어있는 제1절연막을 사용하여 열림부의 밑의 주변상에 노출된 반도체기판의 표면을 에칭하는 단계 및, 제3절연막으로 트렌치를 매입하는 단계로 구비된 것을 특징으로 하는 반도체소자격리영역을 형성하는 방법.
  2. 제1항에 있어서, 불순물이 트렌치의 밑과 측벽에 가해지는 것을 특징으로 하는 반도체소자격리영역을 형성하는 방법.
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