JPS62217629A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62217629A JPS62217629A JP6123886A JP6123886A JPS62217629A JP S62217629 A JPS62217629 A JP S62217629A JP 6123886 A JP6123886 A JP 6123886A JP 6123886 A JP6123886 A JP 6123886A JP S62217629 A JPS62217629 A JP S62217629A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- isolation
- oxide film
- trench
- wide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、絶縁分離溝を用いる所謂トレンチアイソレー
ジ百ン技術において、比較的幅広のアイソレージロン領
域においては溝を堆積充填物で埋め込み完全な分＃１１
４ｇ造を作るのが難しい問題を解決するもので、幅広の
溝の底面に選択酸化膜を埋設したアイソレーション用溝
（５）、を併用するよ５にしたものである。
ジ百ン技術において、比較的幅広のアイソレージロン領
域においては溝を堆積充填物で埋め込み完全な分＃１１
４ｇ造を作るのが難しい問題を解決するもので、幅広の
溝の底面に選択酸化膜を埋設したアイソレーション用溝
（５）、を併用するよ５にしたものである。
本発明は半導体装置、特に半導体集積回路において使用
されるアイソレーション用溝（５）、の改良に関する。
されるアイソレーション用溝（５）、の改良に関する。
＃ｌ積回路では、素子間の分離のためにアイソレージコ
ン構造が必要であるが、高集積密度化を促進するため、
狭幅のエツチング溝（トレンチ）を基板に堀り込み、絶
縁物やポリシリコンを堆積充填して絶縁分離を行う、所
謂トレンチアイソレージジン技術が実用化されつつある
。このトレンチアイソレージロンは分離幅を狭めること
ができるのが特長である。
ン構造が必要であるが、高集積密度化を促進するため、
狭幅のエツチング溝（トレンチ）を基板に堀り込み、絶
縁物やポリシリコンを堆積充填して絶縁分離を行う、所
謂トレンチアイソレージジン技術が実用化されつつある
。このトレンチアイソレージロンは分離幅を狭めること
ができるのが特長である。
トレンチアイソレージジン技術では、溝を十分厚いポリ
シリコン層のような堆積填物で埋め込んだ後、全面エツ
チングにより平坦面部分の堆積層を除去し、溝内のみに
充填物を残して表面平坦化している。この方法では、狭
幅の溝には充填物が残るが、幅広の溝内中央部では全面
エツチング時に充填物が除去されてしまい、分離絶縁層
が形成されない問題がある。
シリコン層のような堆積填物で埋め込んだ後、全面エツ
チングにより平坦面部分の堆積層を除去し、溝内のみに
充填物を残して表面平坦化している。この方法では、狭
幅の溝には充填物が残るが、幅広の溝内中央部では全面
エツチング時に充填物が除去されてしまい、分離絶縁層
が形成されない問題がある。
上記問題解決のため、幅広のアイソレージ１ン領域は、
通常のＬＯＣＯ８技法に従い選択酸化膜を埋設して、狭
幅分離領域のみにトレンチを形成するという方法が知ら
れている。しかしこの方法では、アイソレージ冒ン領域
形成に２種のパターン形成工程が必要で、両者間の整合
に問題がある。
通常のＬＯＣＯ８技法に従い選択酸化膜を埋設して、狭
幅分離領域のみにトレンチを形成するという方法が知ら
れている。しかしこの方法では、アイソレージ冒ン領域
形成に２種のパターン形成工程が必要で、両者間の整合
に問題がある。
本発明は、上述の従来技術における問題点、即ち、トレ
ンチアイソレージ菅ン技術において比較的幅広のアイソ
レージ５ン領域において分離用の絶縁物領域を簡単には
作れないという問題を解決することを目的とする。
ンチアイソレージ菅ン技術において比較的幅広のアイソ
レージ５ン領域において分離用の絶縁物領域を簡単には
作れないという問題を解決することを目的とする。
本発明では、比較的狭幅の清は堆積層で埋み込むと共に
、幅広のアイソレージ１ン領域にも溝を形成し、その底
面に選択酸化による酸化膜を埋設するようにしたもので
ある。
、幅広のアイソレージ１ン領域にも溝を形成し、その底
面に選択酸化による酸化膜を埋設するようにしたもので
ある。
本発明によれば、幅広のアイソレージコン溝の底面には
選択酸化膜を埋設したので、堆積層の全面エツチングに
拘らず分離絶縁層を確実に設けることができ、且つ溝パ
ターンと埋設酸化膜パターンとの位置整合性の問題を生
じない。
選択酸化膜を埋設したので、堆積層の全面エツチングに
拘らず分離絶縁層を確実に設けることができ、且つ溝パ
ターンと埋設酸化膜パターンとの位置整合性の問題を生
じない。
第１図は本発明実施例の構造断面図である。同図にて１
はシリコン基板、５は比較的狭幅の溝部分、６は比較的
広幅の溝部分、７は窒化膜、８はポリシリコン、９は酸
化膜、１０はゲート、 １１はソース・ドレイン領域
、１２は酸化膜、１８は絶縁膜である。
はシリコン基板、５は比較的狭幅の溝部分、６は比較的
広幅の溝部分、７は窒化膜、８はポリシリコン、９は酸
化膜、１０はゲート、 １１はソース・ドレイン領域
、１２は酸化膜、１８は絶縁膜である。
第２図（ａ）〜（ｄ）は本発明実施例の製造工程を示す
図で、第１図と同一番号は同一部分を示す。
図で、第１図と同一番号は同一部分を示す。
次に製造工程に沿って本実施例について説明するに、先
ずシリコン基板１上に薄い酸化［２，窒化膜８を被着形
成し、フィールド領域を画定するマスク膜パターン４を
形成し、このマスク膜をマスクとしてＲＩＥによりｆｔ
５．８を形成する（Ｍ２図（ａ））。
ずシリコン基板１上に薄い酸化［２，窒化膜８を被着形
成し、フィールド領域を画定するマスク膜パターン４を
形成し、このマスク膜をマスクとしてＲＩＥによりｆｔ
５．８を形成する（Ｍ２図（ａ））。
次いで、マスク膜４の除去後、シリコン露出表面を軽く
熱酸化後、窒化膜７をＣＶＤ法にて被着し、更に狭幅溝
５を完全に埋めるに十分な厚さのポリシリコン層８をＣ
ＶＤ法にて堆積する（第２図（ｂ））。広幅溝６部分で
は、ポリシリコン層８表面には図示の如く凹部が形成さ
れるのを避けられず、これが充填不完全の原因となるも
のである。
熱酸化後、窒化膜７をＣＶＤ法にて被着し、更に狭幅溝
５を完全に埋めるに十分な厚さのポリシリコン層８をＣ
ＶＤ法にて堆積する（第２図（ｂ））。広幅溝６部分で
は、ポリシリコン層８表面には図示の如く凹部が形成さ
れるのを避けられず、これが充填不完全の原因となるも
のである。
次に、ポリシリコン層８を、その堆積厚み分だけＲＩＥ
にて全面エツチングし、更に窒化膜７の厚み分だけ窒化
膜のコントロールエツチングすると第２図（６）の構造
が得られる。
にて全面エツチングし、更に窒化膜７の厚み分だけ窒化
膜のコントロールエツチングすると第２図（６）の構造
が得られる。
次いで熱酸化を施すと、ポリシリコン露出面と、窒化膜
８．７で覆われていない溝６の底面部とが選択酸化され
、第２図（ｄ）のように酸化膜９が形成される。広幅溝
６の底部には、かくして選択酸化膜が埋設される。
８．７で覆われていない溝６の底面部とが選択酸化され
、第２図（ｄ）のように酸化膜９が形成される。広幅溝
６の底部には、かくして選択酸化膜が埋設される。
この後は従来同様で、露出した窒化ｇ＆８を除去してか
ら、ゲート酸化、ゲート１０の形成、ソース・ドレイン
領域１１の形成、絶縁膜１８被覆。
ら、ゲート酸化、ゲート１０の形成、ソース・ドレイン
領域１１の形成、絶縁膜１８被覆。
電極窓開け９人１ｗｌ極（図示時）形成等の諸工程を経
て第４図の構造を完成する。
て第４図の構造を完成する。
本発明実施例の如くすれば、狭幅溝にも広幅溝にも絶縁
層を埋設できる。そして、溝と埋設絶縁層とはセルファ
ラインで相亙位置決めされ一種類のパターン形成工程で
作ることができる。また、上記実施例の工程では埋め込
み堆積７ｍ（ポリシリコン）の全面エツチングの終点を
窒化膜露出時点で検出できるので、終点検出が容易とな
る効果もある。
層を埋設できる。そして、溝と埋設絶縁層とはセルファ
ラインで相亙位置決めされ一種類のパターン形成工程で
作ることができる。また、上記実施例の工程では埋め込
み堆積７ｍ（ポリシリコン）の全面エツチングの終点を
窒化膜露出時点で検出できるので、終点検出が容易とな
る効果もある。
尚、埋め込み堆積Ｌ１材料は、例えば窒化膜のような絶
縁物としてもよい。
縁物としてもよい。
本発明によれば、トレンチアイソレージ四ン技易（こな
る効果が得られる。
る効果が得られる。
【図面の簡単な説明】
第１図は本発明実施例の構造断面図、第２図（１１）〜
（ｄ）は実施例の製造工程を示す図である。 ８．７・・・・窒化膜 ５．６・・・・溝 ８ ・・・・ポリシリコン ９ ・・・・酸化膜 １ｖａａ ｔｍ＊りの１ｉｏａａ 第１（２Ｉ
（ｄ）は実施例の製造工程を示す図である。 ８．７・・・・窒化膜 ５．６・・・・溝 ８ ・・・・ポリシリコン ９ ・・・・酸化膜 １ｖａａ ｔｍ＊りの１ｉｏａａ 第１（２Ｉ
Claims (1)
- 半導体基板（１）に幅の異なる複数のアイソレーション
用溝（５）、（６）を形成し、該溝のうち比較的狭幅の
溝（５）を堆積層（８）で埋め込み、比較的広幅の溝（
６）の底面に選択的熱酸化による酸化膜（９）を埋設し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123886A JPS62217629A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123886A JPS62217629A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217629A true JPS62217629A (ja) | 1987-09-25 |
Family
ID=13165448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6123886A Pending JPS62217629A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217629A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287951A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH08172087A (ja) * | 1994-06-16 | 1996-07-02 | Lg Semicon Co Ltd | 半導体素子の分離膜の構造及びその形成方法 |
-
1986
- 1986-03-19 JP JP6123886A patent/JPS62217629A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287951A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0566011B2 (ja) * | 1988-05-16 | 1993-09-20 | Tokyo Shibaura Electric Co | |
| JPH08172087A (ja) * | 1994-06-16 | 1996-07-02 | Lg Semicon Co Ltd | 半導体素子の分離膜の構造及びその形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6015944A (ja) | 半導体装置 | |
| JPH1145874A (ja) | 半導体装置の製造方法 | |
| JPS6355780B2 (ja) | ||
| JPS61256649A (ja) | 素子分離領域の形成方法 | |
| JPS5898943A (ja) | 半導体装置の製造方法 | |
| JPS58143548A (ja) | 半導体装置の製造方法 | |
| JPS62217629A (ja) | 半導体装置 | |
| JPH05849B2 (ja) | ||
| JPS61228650A (ja) | 半導体装置の製造方法 | |
| JPS63188952A (ja) | 半導体装置の製造方法 | |
| JP2568638B2 (ja) | 半導体装置の製造方法 | |
| JPH01222457A (ja) | 半導体装置の製造方法 | |
| JP2517751B2 (ja) | 半導体装置の製造方法 | |
| JP2621607B2 (ja) | 半導体装置の製造方法 | |
| JPH02304926A (ja) | 素子分離構造およびその製造方法 | |
| JP2811689B2 (ja) | 半導体装置の製造方法 | |
| JPS62216341A (ja) | 半導体装置の製造方法 | |
| JPH03177072A (ja) | 半導体装置及びその製造方法 | |
| JPH02209747A (ja) | 半導体装置の製造方法 | |
| JPS621243A (ja) | 半導体装置の製造方法 | |
| JPS61180448A (ja) | 半導体装置の製造方法 | |
| KR19980051512A (ko) | 반도체소자 및 그 제조방법 | |
| JPS63181444A (ja) | 半導体装置の製造方法 | |
| JPH02210848A (ja) | 半導体装置の製造方法 | |
| JPS63197355A (ja) | 半導体装置の製造方法 |