JPH02210848A

JPH02210848A - 半導体装置の製造方法

Info

Publication number: JPH02210848A
Application number: JP2967389A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-10
Filing date: 1989-02-10
Publication date: 1990-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕半導体装置の製造方法、より詳しくは半導体基板にトレ
ンチ幅の狭い広いに依存しないトレンチ素子分離領域を
形成する方法に関し、半導体装置の製造において、トレンチ幅の狭い広いに依
存しないトレンチ素子分離領域を容易に、かつ、トレン
チに埋め込まれない部分がないように形成することので
きる方法を提供することを目的とし、幅が異なる複数のトレンチを半導体基板に形成する工程
において、トレンチの幅が、その最小の第１のトレンチ
の幅を基準にして、それぞれは奮′同じ幅で第２のトレ
ンチ以下を複数回のエツチングを含む同一条件の工程に
よって形成しトレンチ素子分離領域を作ることを特徴と
する半導体装置の製造方法を含み構成する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、より詳しくは半導体基
板にトレンチ幅の狭い広いに依存しないトレンチ素子分
離領域を形成する方法に関する。

〔従来の技術〕

トレンチアイソレーションを半導体基板上に実現しよう
とすると、アイソレーションすべき部分の幅が場所によ
り異なっている。そのような場合にいくつかの問題があ
る。半導体基板上にトレンチアイソレーションを実現す
ることは、良好な素子分離を行い、また配線に付随する
寄生容量の低減を計り、高性能の集積回路を実現する上
に重要である。

第４図（ａ）には知られたＭＯＳ）ランジスタの一部が
模式的に断面図で示され、図中、４１はシリコン基板、
４２は０．５μ謡の厚さのフィールド酸化膜、４３はソ
ース、４４はドレイン、４５は例えばＳｉＯ□を埋め込
んで作ったトレンチ、４６はゲート酸化膜、４７は多結
晶シリコン（ポリシリコン）で作ったゲート電極、４８
は１．０１１ｍの厚さの例えぼりんガラス（Ｐ　Ｓ　Ｇ
）の眉間絶縁膜、４９はドレイン電極となるアルミニウ
ム（Ａｆｆｉ）配線である。か＼るデバイスにおいて、
Ａｆｆｉ配線４９の下には、０．５μｍのフィールド酸
化膜４２と１．０μ−の眉間絶縁膜が存在し、寄生容量
の低減が計られている。

他方、第４図（ａ）のＢ−Ｂ線断面図である同図（ｂ）
を参照すると、ゲート電極４７の下には０．５μ顛のフ
ィールド酸化膜４２が存在するだけで、寄生容量の低減
化が実現されていない。寄生容量を低減しようとすると
、同図に破線で示されるところまでトレンチを形成して
そこにＳｉＯ□を埋め込みたい。

このようにして、良好な素子分離を行ない、配線に付随
する寄生容量の低減を計るトレンチアイソレーションを
半導体基板上に実現しようとすると、アイソレーション
すべき所の幅がそれぞれ異なったものになる。かくして
、幅が狭くまた広いトレンチアイソレーションを容易に
形成する技術が求められている。

従来のトレンチ形成方法には２種類がある。その１つは
第５図に示され、その（ａ）を参照するとシリコン基板
５１にはり凸形状のパターン５２のトレンチを形成する
場合には、矢印■と■で示すトレンチの幅の狭い広いに
関係なく、例えばＣＦ、ガスを用いる異方性エツチング
で深さ３μ−のトレンチ５３を形成する。なお第５図の
（ａ）、（ｂ）、（Ｃ）のそれぞれにおいて、左の図は
平面図で、右の図はそれぞれの平面図のＡ−Ａ線断面図
である。

次に、トレンチ５３内をドライ雰囲気、１０００’Ｃで
酸化して５００人の膜厚のＳｉＯ□膜５４膜形４する。

次の工程では、同図さ）に示されるように、多結晶シリ
コン、（ポリシリコン）５５を通常の技術で堆積する。

このとき、トレンチ５３内はポリシリコンで埋込まれる
。場合によっては、ＳｉＯ□膜５４膜形４することなく
ポリシリコンを堆積することもあり、ポリシリコンに代
えて化学気相成長（ＣＶ　Ｄ）法でＳｉｎｇを堆積する
こともある。

続いて、第５図（Ｃ）に示されるようにＣＰ４ガスを用
いる等方性ドライエツチングでポリシリコン５５をエッ
チバックし、トレンチ５３内のみにポリシリコン５５を
残す。必要であれば、トレンチ上部のポリシリコンの表
面を酸化して絶縁物となるＳｉＯ□を形成する。

もう１つの方法は第５図に類似する第６図に示される。

先ず同図（ａ）に示されるように、トレンチ幅の狭い部
分のみトレンチ５６を形成し、上記第５図の方法と同様
の工程でポリシリコンでトレンチが埋込まれた素子分離
領域の一部を形成する。

次に第６図（ｂ）に示されるようにトレンチ幅の広い部
分のみトレンチ５７を形成し、第５図に示したと同じ方
法で素子分離領域の残りの幅の広い部分を同図（Ｃ）に
示されるように形成する。

〔発明が解決しようとする課題〕

第５図を参照して説明した方法には、次のような問題点
がある。

（１）トレンチ形成のためのエツチング工程で、トレン
チ幅の広いところはエツチングガスがより多量に供給さ
れるので、狭いところよりは図に示されるようにより深
くエツチングされる。

（２）エッチバック工程で、トレンチ幅の広い部分は、
狭い部分に比べて、深さ方向の充填物（ポリシリコン、
場合によってはＳｉｎｇ）の厚みが少ないために、エッ
チバックされてしまい、残った充填物が第５図に示され
るようにきわめて少なくなったり、また場合によっては
全くな（なって基板表面が露出し、素子分離領域の機能
を発揮できなくなる場合もある。

第６図に示した方法においては、次め問題のあることが
確かめられた。

（１）エッチバック工程で、トレンチ幅が５μｍ以上と
広い部分では、エツチングがきわめて難しい。

（２）トレンチ形成方法、充填物の埋込み方法に関して
、それぞれ異なった方法を用いなければならないので、
複数の方法をその都度開発することが必要になる。

（３）　　さらには、第６図（ｂ）と（Ｃ）をみると、
トレンチ５６とトレンチ５７との間には、マスクの位置
合わせずれなどによってポリシリコンで埋込まれない部
分５８ができることがある。トレンチ５６と５７とが接
する部分では、ポリシリコンで埋込まれない部分があっ
てもさほど問題はないのであるが、それを完全になくす
ことが望ましい。そのためには、トレンチ５７を最初異
方性エツチングで形成し、次いで等方性エツチングを加
えるというように工程数を増やさなければならない問題
もある。

そこで本発明は、半導体装置の製造において、トレンチ
幅の狭い広いに依存しないトレンチ素子亀に分離領域を容易に、かつ、トレンチ０埋め込まれない部
分がないように形成することのできる方法を提供するこ
とを目的とする。

（課題を解決するための手段）上記課題は、幅が異なる複数のトレンチを半導体基板に
形成する工程において、トレンチの幅が、その最小の第
１のトレンチの幅を基準にして、それぞれほゞ同じ幅で
第２のトレンチ以下を複数回のエツチングを含む同一条
件の工程によって形成しトレンチ素子分離領域を作るこ
とを特徴とする半導体装置の製造方法によって解決され
る。

〔作用］すなわち本発明は、トレンチエツチング工程におけるト
レンチ幅は、一定の幅を用い、幅の広い部分は、まずス
トライプ状にトレンチを形成して充填し、次いで残りの
部分にストライプ状のトレンチを形成して充填し、場合
によっては、ストライプに限定することなく、モザイク
状にトレンチを形成することによって、トレンチ幅に依
存することのないトレンチ素子分離領域を形成するもの
である。

〔実施例〕以下、本発明を図示の実施例により具体的に説明する。

本発明の第１実施例は第１図に示され、同図において、
（ａ）は平面図、そのら）の左は平面図で右は左の平面
図のＡ−Ａ線断面図、その（Ｃ）の左は平面図で右は左
の平面図のＢ−Ｂ線断面図である。第１実施例は、断面
図（ａ）に示されるように、半導体基板（シリコン基板
）１１に矢印Ｉで示す１μｍと矢印■で示す３μｍの幅
をもったトレンチ形成部１２を３μ鴎の深さにエツチン
グし充填物を埋込む例である。

この場合は、第１図Φ）の左の平面図に示されるように
、幅１μ蒙のストライプ状の第１のトレンチ１３のパタ
ーンをもったレジストまたはりんガラス（Ｐ　Ｓ　Ｇ）
をマスクにしてシリコン基板１１を従来例の場合と同様
に３μｍの深さにエツチングし、次いでＣＶＤ法でＳｉ
ｎ、を同図布の断面図に破線で示されるところまで堆積
し、エッチバックによってトレンチ１３を５ｉＯｄ４で
充填する。この工程も従来例と同じであるや次の工程では、トレンチ部１５の部分のみのレジストマ
スクを開口し、第１図（Ｃ）の左の平面図に示される第
２のトレンチ１５を前の工程と同様にしてエツチングす
る。続いて、前の工程と同様にして第２のトレンチ１５
を同図に破線で示されるところまでＳｉＯ□１４で埋込
み、トレンチ形成部１２の形状に対応してそれぞれが同
じ幅の第３、第４、…のトレンチを形成する。この場合
、同図（ロ）に示したパターン幅と同図（Ｃ）のパター
ン幅が同じになるようにすることによって、同一条件で
エツチングと埋め込みをなすことができる。

本発明の第２実施例は第２図に示され、同図において、
（ａ）は平面図、その（ロ）と（Ｃ）のそれぞれの左は
平面図で右は左の平面図のＡ−Ａ線断面図である。第２
図（ａ）に示されるように、半導体基板（シリコン基板
）２１に矢印ＩとＨの幅がそれぞれ１μ鋼と３μ−のト
レンチ形成部２２を３μｍの深さにエツチングし充填物
で埋込む例である。

第２図（ロ）を参照すると、レジストまたは５ｉ０１を
マスクに幅１μ鴎、長さ１．５μ横の第１のトレンチ２
３をシリコン基板２１を３μ輪の深さにエツチングし、
ＣＶＤ法でＳｉＯ□２４を同図左の断面図に破線で示さ
れるところまで堆積し、エッチバックによりトレンチを
埋込む。

、次に、第２のトレンチ領域２５のみのレジストマ・ス
フを開口し、第２図（Ｃ）に示されるように第１のトレ
ンチと同じ形状の第２のトレンチ２５を３μｍの深さに
エツチングし、ＣＶＤ法で５ｉＱｚ２４を埋込み、エッ
チバックしてトレンチ素子分離領域を形成する。すなわ
ちさらに、トレンチ形成部２２の形状に対応し、同じ幅
のモザイク状の第３、第４、…のトレンチを形成する。

エツチングおよびエッチバックの条件は前のと同様であ
る。

この第２実施例では、第２図（ハ）の第１のトレンチ２
３のパターン幅と第２図（Ｃ）の第２のトレンチ２５の
パターン幅が同じになるようにすることにより、同一条
件でエツチングと埋込みが可能になる。

本発明の第３実施例は第３図に示され、同図（ａ）は平
面図、その（ロ）の左は平面図で右は左の平面図のＡ−
Ａ線断面図、その（Ｃ）の左は平面図で右は左の平面図
のＢ−Ｂ線断面図である。この例は、第３図（ａ）に示
されるようにシリコン基板３１にトレンチ形成部３２（
矢印■の幅は１μｍ、矢印■の幅は３μＩＩ＋）を３μ
ｍの深さにエツチングし充填物を埋込む方法に関する。

第３図（ロ）を参照すると、同図（ａ）に示されるパタ
ーンについて、レジストまたは５ｉＯｚをマスクにして
ＣＰａガスを用いる異方性エツチングで１μ階の幅をも
った細長いストライプ状の第１のトレンチ３３を３μ−
の深さにエツチングし、１０００°Ｃ、ドライ雰囲気で
５００人の厚さのＳｉｎ、膜３４を形成し、ＣＶＤ法で
ポリシリコン３５を断面図に破線で示される厚さに堆積
し、リン（Ｐ）を拡散してポリシリコン３５を導電体に
し、しかる後にＣＦ４ガスを用いる等方性エツチングで
エッチバックし、続いて熱酸化１０００℃、ドライ雰囲
気）によってポリシリコンの上部を酸化し２５００人の
厚さの５ｉＯ１膜３６を形成する。

次に第３図（Ｃ）に示される輻１μｍの第１のトレンチ
よりは長さの短いストライブ状の第２のトレンチ３７に
ついて同様の工程を繰返し残りの素子分離領域を形成す
る、すなわち、同じ幅をもった第３、第４、…のトレン
チ素子分離領域を形成する。このとき、第３図（ロ）に
示されるパターン幅と同図（Ｃ）におけるパターン幅と
が同じになるようにすることによって、同一条件で埋込
みが可能になる。

上記した第１、第２、第３実施例はシリコン基板にトレ
ンチ素子分離領域を形成する場合であったが、本発明の
方法は、半導体基板がシリコン・オン・インシェレータ
（Ｓ０１）基板である場合にも適用されるものである。

〔発明の効果〕

以上のように本発明によれば、トレンチ幅が狭い広いに
よらず、平均したトレンチアイソレーションを形成する
ことが可能になり、良好な素子分離が実現され、半導体
基板に形成される配線に付随する寄生容量の低減が計ら
れ、高性能の集積回路を提供することができる効果があ
る。

【図面の簡単な説明】

第１図は本発明第１実施例の図で、その（ａ）は平面図
、ｒｂ＞の左は平面図で右は左の平面図のＡ−Ａ線断面
図、（Ｃ）の左は平面図で右は左の平面図のＢ−Ｂ線断
面図、第２図は本発明第２実施例の図で、その（ａ）は平面図
、伽）の左は平面図で右は左の平面図のＡ−Ａ線断面図
、（Ｃ）の左は平面図で右は左の平面図のＡ−Ａ線断面
図、第３図は本発明第３実施例の図で、その（ａ）は平面図
、（ロ）の左は平面図で右は左の平面図のＡ−Ａ線断面
図、（Ｃ）の左は平面図で右は左の平面図のＢ−Ｂ線断
面図、第４図はＭＯＳ）ランジスタの一部の図で、その（ａ）
は断面図、（ロ）は同図（ａ）のＢ−Ｂ線断面図、第５
図は従来例の図で、その（ａ）は平面図で右は左の平面
図のＡ−Ａ線断面図、■）の左は平面図で右は左の平面
図のＡ−Ａ線断面図、（Ｃ）の左は平面図で右は左の平
面図のＡ−Ａ線断面図、第６図は従来例の図で、その（
ａ）は平面図で右は左の平面図のＡ−Ａ線断面図、Φ）
の左は平面図で右は左の平面図のＡ−Ａ線断面図、（Ｃ
）の左は平面図で右は左の平面図のＡ−Ａ線断面図であ
る。２３は第１のトレンチ、２４はＳｉｎｇ、２５は第２のトレンチ、３１はシリコン基板、３２はトレンチ形成部、３３は第１のトレンチ、３４はＳｉＯ□膜、３５はポリシリコン、３６はＳｉＯ□膜、３７は第２のトレンチを示す。図中、１１はシリコン基板、１２はトレンチ形成部、１３は第１のトレンチ、１４は５ｘＯｚｓ１５は第２のトレンチ、２１はシリコン基板、２２はトレンチ形成部、特許出願人　　　富士通株式会社

Claims

【特許請求の範囲】

（１）幅が異なる複数のトレンチを半導体基板に形成す
る工程において、トレンチ（１３、１５）の幅が、その最小の第１のトレ
ンチ（１３）の幅を基準にして、それぞれほゞ同じ幅で
第２のトレンチ（１５）以下を複数回のエッチングを含
む同一条件の工程によって形成しトレンチ素子分離領域
を作ることを特徴とする半導体装置の製造方法。
（２）前記第１、第２、…のトレンチ幅がほゞ同一のモ
ザイク状に形成されることを特徴とする請求項１記載の
方法。
（３）半導体基板がシリコン・オン・インシュレータ基
板である請求項１または２記載の方法。