JPH0566011B2 - - Google Patents
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- JPH0566011B2 JPH0566011B2 JP63117015A JP11701588A JPH0566011B2 JP H0566011 B2 JPH0566011 B2 JP H0566011B2 JP 63117015 A JP63117015 A JP 63117015A JP 11701588 A JP11701588 A JP 11701588A JP H0566011 B2 JPH0566011 B2 JP H0566011B2
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に微
細なアライメント用パターンを形成する素子に適
用される素子分離技術に関する。
細なアライメント用パターンを形成する素子に適
用される素子分離技術に関する。
（従来の技術）
半導体装置の素子分離技術として、従来、シリ
コンエツチアイソレーシヨン法及び選択酸化法が
用いられていて、高耐圧を必要とするものには上
記シリコンエツチアイソレーシヨン法が、それほ
ど耐圧を必要としないものには上記選択酸化法が
用いられている。
コンエツチアイソレーシヨン法及び選択酸化法が
用いられていて、高耐圧を必要とするものには上
記シリコンエツチアイソレーシヨン法が、それほ
ど耐圧を必要としないものには上記選択酸化法が
用いられている。
上記シリコンエツチアイソレーシヨン法は次の
ような工程により行なわれている。すなわち、 先ず第３図１に示すようにシリコン基板１表面
を熱酸化してSiO2膜２を形成した後、更にその
上にCVD（Chemical Vapour Deposition）法に
よりSi3N4膜３を形成する。続いて同図２に示す
ようにPEP（Photo Engraving Process）により
素子形成予定領域上を覆うレジストパターン４を
形成する。次に上記レジストパターン４をマスク
として上記Si3N4膜３をドライエツチングするこ
とによりSi3N4膜パターン５を形成する。そして
同図３に示すように上記レジストパターン４を除
去した後、その直下の上記SiO2膜５をエツチン
グすることにより酸化膜パターン６を形成し、上
記シリコン基板表面を露出させる。そして、この
露出されたシリコン基板をエツチングし、素子分
離のための溝部７を形成する。次に同図４に示す
ように上記Si3N4膜パターン５を酸化防止膜とし
て熱酸化を行なうことにより素子分離用の熱酸化
膜８を形成する。このとき、酸素がSi3N4膜パタ
ーン５下にも侵入するため、上記熱酸化膜８には
Si3N4膜パターン５下に侵入した所までバーズビ
ーク部が形成される。そして同図５に示すように
Si3N4膜パターン５をエツチング除去し、続いて
上記熱酸化のバツフアとして用いたSiO2膜２を
エツチング除去することにより熱酸化層８ａで分
離された素子領域を形成する。
ような工程により行なわれている。すなわち、 先ず第３図１に示すようにシリコン基板１表面
を熱酸化してSiO2膜２を形成した後、更にその
上にCVD（Chemical Vapour Deposition）法に
よりSi3N4膜３を形成する。続いて同図２に示す
ようにPEP（Photo Engraving Process）により
素子形成予定領域上を覆うレジストパターン４を
形成する。次に上記レジストパターン４をマスク
として上記Si3N4膜３をドライエツチングするこ
とによりSi3N4膜パターン５を形成する。そして
同図３に示すように上記レジストパターン４を除
去した後、その直下の上記SiO2膜５をエツチン
グすることにより酸化膜パターン６を形成し、上
記シリコン基板表面を露出させる。そして、この
露出されたシリコン基板をエツチングし、素子分
離のための溝部７を形成する。次に同図４に示す
ように上記Si3N4膜パターン５を酸化防止膜とし
て熱酸化を行なうことにより素子分離用の熱酸化
膜８を形成する。このとき、酸素がSi3N4膜パタ
ーン５下にも侵入するため、上記熱酸化膜８には
Si3N4膜パターン５下に侵入した所までバーズビ
ーク部が形成される。そして同図５に示すように
Si3N4膜パターン５をエツチング除去し、続いて
上記熱酸化のバツフアとして用いたSiO2膜２を
エツチング除去することにより熱酸化層８ａで分
離された素子領域を形成する。
一方、選択酸化法は次のような工程により行な
われる。すなわち、 まず、第４図１に示すように熱酸化を行ないシ
リコン基板１表面にSiO2膜２を形成し、その上
にCVD法によりSi3N4膜３を形成する。次いで同
図２に示すようにPEPにより素子形成予定領域
上を覆うレジストパターン４を形成し、このレジ
ストパターン４をマスクとして上記Si3N4膜３を
エツチングしてSi3N4膜パターン５を形成する。
次に同図３に示すように上記レジストパターン４
を除去した後、上記Si3N4膜パターン５を酸化防
止膜として熱酸化を行なうことにより熱酸化膜８
を形成する。この時、上述したシリコンエツチア
イソレーシヨン法と同様にバーズビーク部が形成
される。そして同図４に示すようにSi3N4パター
ン５をエツチング除去し、続いて上記熱酸化のバ
ツフアとして用いたSiO2膜２をエツチング除去
することにより、熱酸化槽８ａで分離された素子
領域を形成する。
われる。すなわち、 まず、第４図１に示すように熱酸化を行ないシ
リコン基板１表面にSiO2膜２を形成し、その上
にCVD法によりSi3N4膜３を形成する。次いで同
図２に示すようにPEPにより素子形成予定領域
上を覆うレジストパターン４を形成し、このレジ
ストパターン４をマスクとして上記Si3N4膜３を
エツチングしてSi3N4膜パターン５を形成する。
次に同図３に示すように上記レジストパターン４
を除去した後、上記Si3N4膜パターン５を酸化防
止膜として熱酸化を行なうことにより熱酸化膜８
を形成する。この時、上述したシリコンエツチア
イソレーシヨン法と同様にバーズビーク部が形成
される。そして同図４に示すようにSi3N4パター
ン５をエツチング除去し、続いて上記熱酸化のバ
ツフアとして用いたSiO2膜２をエツチング除去
することにより、熱酸化槽８ａで分離された素子
領域を形成する。
（発明が解決しようとする課題）
従来、上記シリコンエツチアイソレーシヨン法
及び選択酸化法は、その特性により、高耐圧を必
要とし、リーク電流が流れないようにする必要の
ある場合にはシリコンエツチアイソレーシヨン法
を用いて素子分離する。しかし、上記シリコンエ
ツチアイソレーシヨン法だと、シリコン基板１を
エツチングして溝部７を形成する際に必ずサイド
エツチングされる。また、上記溝部７に熱酸化膜
を形成する際にも必ずサイド酸化される。そのた
め上記レジストパターン４の開孔部と上記熱酸化
層８ａとの間にパターン変換差が生じるので２〜
3μ程度の微細な素子形成領域を形成する場合、
素子形成予定領域上を覆うレジストパターンの幅
を大きくとらねばならないので微細な素子の素子
分離に上記シリコンエツチアイソレーシヨン法を
用いるのは好ましくない。そこで、選択酸化法を
行なうと、シリコン基板１をエツチングしないの
でサイドエツチングの心配がない、従つて抵抗等
の微細な素子形成領域を形成する場合の素子分離
には選択酸化法の方が適している。
及び選択酸化法は、その特性により、高耐圧を必
要とし、リーク電流が流れないようにする必要の
ある場合にはシリコンエツチアイソレーシヨン法
を用いて素子分離する。しかし、上記シリコンエ
ツチアイソレーシヨン法だと、シリコン基板１を
エツチングして溝部７を形成する際に必ずサイド
エツチングされる。また、上記溝部７に熱酸化膜
を形成する際にも必ずサイド酸化される。そのた
め上記レジストパターン４の開孔部と上記熱酸化
層８ａとの間にパターン変換差が生じるので２〜
3μ程度の微細な素子形成領域を形成する場合、
素子形成予定領域上を覆うレジストパターンの幅
を大きくとらねばならないので微細な素子の素子
分離に上記シリコンエツチアイソレーシヨン法を
用いるのは好ましくない。そこで、選択酸化法を
行なうと、シリコン基板１をエツチングしないの
でサイドエツチングの心配がない、従つて抵抗等
の微細な素子形成領域を形成する場合の素子分離
には選択酸化法の方が適している。
シリコン基板に素子を形成する場合高耐圧を必
要とする素子と微細な素子の両方を同一基板中に
形成したいという場合が出てくる。そうすると上
述したような素子分離法だと一長一短があり１つ
の分離法で高耐圧を要する素子と微細な素子の両
方を形成することができない。例えばシリコンエ
ツチアイソレーシヨン法により素子分離する場合
の工程を示すと次のようになる。
要とする素子と微細な素子の両方を同一基板中に
形成したいという場合が出てくる。そうすると上
述したような素子分離法だと一長一短があり１つ
の分離法で高耐圧を要する素子と微細な素子の両
方を形成することができない。例えばシリコンエ
ツチアイソレーシヨン法により素子分離する場合
の工程を示すと次のようになる。
まず第２図１に示すように熱酸化を行ないシリ
コン基板１の全面に薄いSiO2膜２を形成する。
その後、上記SiO2膜２上にCVD法により薄い
Si3N4膜３を形成する。続いて同図２に示すよう
にPEPにより素子形成予定領域上を覆うレジス
トパターン４を形成し、上記Si3N4膜３をエツチ
ングしてSi3N4膜パターン５を形成する。次に同
図３に示すように上記レジストパターン４を除去
した後、上記SiO2膜２を開孔しSiO2膜パターン
６を形成し、そして上記シリコン基板１のエツチ
ングを行ない、溝部７を形成する。このときのエ
ツチングには不可避的にサイドエツチングを伴う
ため、特に微細な素子形成領域の素子分離のため
の溝部の幅が上記レジストパターン４の幅よりも
広くなり、上記素子形成領域の幅が狭くなる。そ
して、同図４に示すように熱酸化により上記シリ
コン基板１のSiO2膜パターン７の開孔されてい
る部分に熱酸化膜８を形成する。このときの酸化
にも不可避的にサイド酸化を伴うので、上述した
サイドエツチングも加わり素子形成領域が微細な
場合は隣り合う素子分離領域の熱酸化膜が重なつ
てしまい素子形成領域が全く無くなつてしまう。
そして同図５に示すように上記Si3N4膜パターン
５をエツチング除去して熱酸化層８ａを形成する
が、上述のように微細な素子形成領域の部分は熱
酸化層８ａが重なつて、素子形成領域が無くなつ
ているので全く実用性が無い。
コン基板１の全面に薄いSiO2膜２を形成する。
その後、上記SiO2膜２上にCVD法により薄い
Si3N4膜３を形成する。続いて同図２に示すよう
にPEPにより素子形成予定領域上を覆うレジス
トパターン４を形成し、上記Si3N4膜３をエツチ
ングしてSi3N4膜パターン５を形成する。次に同
図３に示すように上記レジストパターン４を除去
した後、上記SiO2膜２を開孔しSiO2膜パターン
６を形成し、そして上記シリコン基板１のエツチ
ングを行ない、溝部７を形成する。このときのエ
ツチングには不可避的にサイドエツチングを伴う
ため、特に微細な素子形成領域の素子分離のため
の溝部の幅が上記レジストパターン４の幅よりも
広くなり、上記素子形成領域の幅が狭くなる。そ
して、同図４に示すように熱酸化により上記シリ
コン基板１のSiO2膜パターン７の開孔されてい
る部分に熱酸化膜８を形成する。このときの酸化
にも不可避的にサイド酸化を伴うので、上述した
サイドエツチングも加わり素子形成領域が微細な
場合は隣り合う素子分離領域の熱酸化膜が重なつ
てしまい素子形成領域が全く無くなつてしまう。
そして同図５に示すように上記Si3N4膜パターン
５をエツチング除去して熱酸化層８ａを形成する
が、上述のように微細な素子形成領域の部分は熱
酸化層８ａが重なつて、素子形成領域が無くなつ
ているので全く実用性が無い。
そこで本発明は、同一の工程でシリコン基板に
溝部を形成して設けられた素子分離用の熱酸化層
と、溝部を形成せずに設けられた熱酸化層とを形
成することにより簡単な工程で素子の微細化に好
適な半導体装置の製造方法を提供することを目的
としている。
溝部を形成して設けられた素子分離用の熱酸化層
と、溝部を形成せずに設けられた熱酸化層とを形
成することにより簡単な工程で素子の微細化に好
適な半導体装置の製造方法を提供することを目的
としている。
（課題を解決するための手段）
本発明は、半導体基板上に薄い絶縁膜と薄い酸
化防止膜を形成し、その後この酸化防止膜を選択
的に除去し素子分離領域に上記酸化防止膜を残存
させる。その後、上記素子分離領域の上記絶縁膜
を除去し、その部分に絶縁のための溝部を形成す
る。そして、上記半導体基板を高温中にさらし上
記溝部及びこの溝部以外の上記素子分離領域に同
時に熱酸化層を形成する。
化防止膜を形成し、その後この酸化防止膜を選択
的に除去し素子分離領域に上記酸化防止膜を残存
させる。その後、上記素子分離領域の上記絶縁膜
を除去し、その部分に絶縁のための溝部を形成す
る。そして、上記半導体基板を高温中にさらし上
記溝部及びこの溝部以外の上記素子分離領域に同
時に熱酸化層を形成する。
（作用）
上述の方法によれば、上記素子分離領域の上記
絶縁膜及び上記酸化防止膜を除去し、その部分に
選択的に溝部を形成し、上記素子分離領域に熱酸
化層を形成することにより、同一の工程で深い熱
酸化層と浅い熱酸化層を形成でき、かつ浅い熱酸
化層の方はパターン変換差を非常に小さくするこ
とができる。
絶縁膜及び上記酸化防止膜を除去し、その部分に
選択的に溝部を形成し、上記素子分離領域に熱酸
化層を形成することにより、同一の工程で深い熱
酸化層と浅い熱酸化層を形成でき、かつ浅い熱酸
化層の方はパターン変換差を非常に小さくするこ
とができる。
（実施例）
以下、図面を参照して本発明の実施例を説明す
る。
る。
第１図は本発明に係る半導体装置の製造方法へ
一実施例を製造工程に分けて説明する。
一実施例を製造工程に分けて説明する。
(1) まず、第１図１に示すようにＰ型のシリコン
基板１上に熱酸化により厚さ1000〜3000Aの絶
縁膜２を形成する。そして、更にその上に
CVD法により厚さ1000〜3000ÅのSi3N4を堆積
し、酸化防止膜３を形成する。
基板１上に熱酸化により厚さ1000〜3000Aの絶
縁膜２を形成する。そして、更にその上に
CVD法により厚さ1000〜3000ÅのSi3N4を堆積
し、酸化防止膜３を形成する。
(2) 次に同図２に示すようにPEPにより素子分
離予定領域に開孔を有するレジスト膜４を形成
する。その後、ドライエツチングにより上記素
子分離予定領域の上記酸化防止膜５を除去す
る。
離予定領域に開孔を有するレジスト膜４を形成
する。その後、ドライエツチングにより上記素
子分離予定領域の上記酸化防止膜５を除去す
る。
(3) 次に同図３に示すように、素子分離のための
溝部形成予定領域以外を覆うレジスト膜１０を
形成し、その後沸化アンモンによりエツチング
し、上記溝部形成予定領域の上記絶縁膜６を除
去する。
溝部形成予定領域以外を覆うレジスト膜１０を
形成し、その後沸化アンモンによりエツチング
し、上記溝部形成予定領域の上記絶縁膜６を除
去する。
(4) そして、同図４に示すようにアルカリエツチ
ング溶液により選択的に上記シリコン基板１を
エツチングし、素子分離領域に深さ0.5〜0.3μm
の溝部７を形成する。
ング溶液により選択的に上記シリコン基板１を
エツチングし、素子分離領域に深さ0.5〜0.3μm
の溝部７を形成する。
(5) 次に同図５に示すように1000〜1100℃で２〜
10時間熱酸化することにより上記素子分離領域
に深さ１〜3μmの熱酸化膜８を形成する。
10時間熱酸化することにより上記素子分離領域
に深さ１〜3μmの熱酸化膜８を形成する。
(6) 最後に同図６に示すように上記素子形成領域
に残存した上記熱酸化膜８及び上記酸化防止膜
５を除去し、上記素子分離領域に熱酸化層８ａ
を残存させる。
に残存した上記熱酸化膜８及び上記酸化防止膜
５を除去し、上記素子分離領域に熱酸化層８ａ
を残存させる。
本実施例によると、簡単な工程で高耐圧を必要
とする素子の素子分離には溝部を形成して熱酸化
層を形成し、高耐圧を必要としない微細な素子の
素子分離には、溝部を形成せずに熱酸化層のみを
形成するようにしたことにより、上述した選択酸
化法及びシリコンエツチアイソレーシヨン法の両
方の長所を合わせ持つことができる。更に、微細
な素子の素子分離に溝部を形成せずに熱酸化層の
みを形成しているので、サイドエツチングが生じ
ず、精密制御ができて高性度化が図れる。さら
に、本実施例により製造された半導体装置マスク
合せに使用すると、微細なパターンを形成するこ
とが可能になるので、非常に高精度のマスク合せ
を行うことが可能になる。
とする素子の素子分離には溝部を形成して熱酸化
層を形成し、高耐圧を必要としない微細な素子の
素子分離には、溝部を形成せずに熱酸化層のみを
形成するようにしたことにより、上述した選択酸
化法及びシリコンエツチアイソレーシヨン法の両
方の長所を合わせ持つことができる。更に、微細
な素子の素子分離に溝部を形成せずに熱酸化層の
みを形成しているので、サイドエツチングが生じ
ず、精密制御ができて高性度化が図れる。さら
に、本実施例により製造された半導体装置マスク
合せに使用すると、微細なパターンを形成するこ
とが可能になるので、非常に高精度のマスク合せ
を行うことが可能になる。
以上のように本発明によれば、半導体基板に同
一の工程により、溝部に熱酸化層を形成するよう
にした素子分離領域と、溝部を形成せずに熱酸化
層のみで形成された素子分離領域の両方を合せ持
つことができるので、素子の微細化に好適な半導
体装置の製造方法を提供できる。
一の工程により、溝部に熱酸化層を形成するよう
にした素子分離領域と、溝部を形成せずに熱酸化
層のみで形成された素子分離領域の両方を合せ持
つことができるので、素子の微細化に好適な半導
体装置の製造方法を提供できる。
第１図１乃至６は本発明の一実施例を示す半導
体装置の製造方法を示す工程図、第２図１乃至５
はシリコンエツチアイソレーシヨン法により微細
な素子領域を素子分離する場合の製造方法を示す
工程図、第３図１乃至５はシリコンエツチアイソ
レーシヨン法により微細でない素子領域を素子分
離する場合の製造方法を示す工程図、第４図１乃
至４は選択酸化法により素子分離する場合の製造
方法を示す工程図である。 １…半導体基板、２…絶縁膜、３…酸化防止
膜、７…溝部、８ａ…熱酸化層。
体装置の製造方法を示す工程図、第２図１乃至５
はシリコンエツチアイソレーシヨン法により微細
な素子領域を素子分離する場合の製造方法を示す
工程図、第３図１乃至５はシリコンエツチアイソ
レーシヨン法により微細でない素子領域を素子分
離する場合の製造方法を示す工程図、第４図１乃
至４は選択酸化法により素子分離する場合の製造
方法を示す工程図である。 １…半導体基板、２…絶縁膜、３…酸化防止
膜、７…溝部、８ａ…熱酸化層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に絶縁膜と、前記絶縁膜上に酸
化防止膜を形成する工程と、 素子分離領域上の前記酸化防止膜を選択的に除
去する工程と、 前記素子分離領域のうちの溝部形成予定領域上
の前記絶縁膜を除去し、前記溝部形成予定領域に
溝部を形成する工程と、 以上の工程の後、熱酸化により前記溝部及び前
記素子分離領域に同時に熱酸化層を形成する工程
とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11701588A JPH01287951A (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11701588A JPH01287951A (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287951A JPH01287951A (ja) | 1989-11-20 |
| JPH0566011B2 true JPH0566011B2 (ja) | 1993-09-20 |
Family
ID=14701337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11701588A Granted JPH01287951A (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287951A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100236097B1 (ko) * | 1996-10-30 | 1999-12-15 | 김영환 | 반도체 장치의 격리막 형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217629A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-05-16 JP JP11701588A patent/JPH01287951A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217629A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01287951A (ja) | 1989-11-20 |
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