KR920001732B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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세이꼬 엡슨 가부시끼가이샤
핫또리 이찌로
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조 방법
제1a도 내지 제1h도는, 본 발명에 의한 실시예를 도시하는 반도체 장치의 제조 공정 단면도.
제2도는, 본 발명에 의한 실시예를 도시하는 제1h도의 반도체 장치의 평면도.
제3a도 내지 제3f도는, 본 발명에 의한 별도의 실시예를 도시하는 반도체 장치의 제조 공정 단면도.
제4a도 내지 제4c도는, 본 발명에 의한 또 다른 실시예를 도시하는 반도체 장치의 제조 공정 단면도.
제5a도 내지 제5c도는, 종래의 기술에 의한 반도체 장치의 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
100,200,300,400,500 : P형 실리콘 기판 101,301,503 : 내이방성 에칭막
102,201,203,302,402,501 : 凹부 103,303 : 보론 이온
104,304,404 : 스톱퍼 영역
105,107,305,405,504 : 실리콘 산화막
106,312,509,505,506 : 실리콘 산화막
108,306,406 : 실리콘 질화막 109,308,310,407 : 레지스트
110,202,314,403,507 : 넓은 면적의 소자분리 영역
111,204,313,401,502 : 좁은 면적의 소자분리 영역
112,311,408 : 선택 산화막 307 : 다결정 실리콘막
309 : 다결정 실리콘
본 발명은, 반도체 장치의 제조 방법에 관한 것이다. 특히 반도체 장치의 소자분리 영역의 형성방법에 관한 것이다. 종래의 반도체 장치에 있어서의 홈파기형의 소자분리 영역의 제조 방법을 제5a도 내지 제5c도에 도시한다.
제5a도에 도시한 바와 같이, 반도체 기판(500) 위에 선택적으로 내이방성 에칭막(503)을 형성한다. 그래서 내이방성 에칭막(503)을 마스크로서 반도체 기판(500)을 이방성 에칭, 예를 들면 CBrF3를 사용한 리액티브, 이온.에칭(RIE)에 의해, 凹부(501)를 7000Å의 깊이에 형성한다. 이 凹부(501)가 뒤에 소자분리 영역(502)으로 된다.
그후, 제5b도에서와 같이 내이방성 에칭막(503)을 에칭 제거하여, 凹부(501)를 포함하는 반도체 기판(500)위에 CVD(케미칼.웨이퍼.디포지션)법에 의해 절연막으로서 예를 들면 실리콘 산화막(504)을 약 1μm 퇴적시킨다.
그리고, 제5c도에서와 같이 실리콘 산화막(504)을, 반도체 기판(500) 표면이 노출되도록 에칭 제거한다. 이에 따라 凹부(501)에 실리콘 산화막(504)의 에칭 제거되지 않고 남은 실리콘 산화물(505),(506)이 형성되어 소자분리 영역으로 된다. 여기에서 참고번호(502)는 좁은 면적의 소자분리 영역을 도시하고, 참고번호(507)은 넓은 면적의 소자분리 영역을 도시한다.
상술하는 종래의 기술은, 제5c도에 도시하는 바와 같이 소자분리 영역의 분리폭이 좁은 영역에서는, 실리콘 산화물(505)이 완전히 凹부에 묻혀 양호한 소자분리 영역으로서 기능을 하나, 분리폭이 넓은, 즉 넓은 면적에 있어서 필드 절연막이 필요할 경우에는, 실리콘 산화물(506)이 凹부에 완전히 묻혀지지 않기 때문에, 소자분리 영역으로서는 불완전해져, 배선과 기판간의 배선용량의 증대, 단차에 의한 배선의 단선, 쇼트라는 문제점이 있었다.
또한 상술하는 종래의 기술에 대해서 몇 개의 개량이 행해지고 있다. 예를 들면 일본국 특허공개 소화 55-78540호 공보, 일본국 특허공개 소화 56-94646호 공보, 또는, 일본국 특허공개 소화 56-94647호 공보에 그 개량된 기술이 기재되어 있다. 그러나, 이 개량 기술에 있어서는, 서브 미크론 치수의 분리를 재현성 있게 형성하는 일은 불가능하다.
거기에서 본 발명은, 이와 같은 문제점을 해결하는 것이며, 그 목적으로 하는 바는, 소자분리 영역의 면적이나 형상, 분리폭의 대소에 의하지 않고, 충분한 소자분리 영역을 얻는데에 있다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판중에 설치되는 소자분리 영역을 감싸듯이, 내이방성 에칭막을 마스크로서 이방성 에칭에 의해 상기한 반도체 기판중에 凹부를 형성하는 공정, 상기한 凹부에 절연막을 묻어서 형성하는 공정, 상기한 凹부에 감싸인 상기한 반도체 기판 이외의 상기 반도체 기판위에 내산화성 마스크막을 형성하는 공정, 상기 내산화성 마스크막을 마스크로서 상기 반도체 기판을 선택 산화하므로서, 상기 凹부에 감싸인 상기 반도체 기판을 선택 산화막으로 하는 공정, 상기 절연물이 묻혀서 형성된 상기한 凹부와 상기한 선택 산화막을 상기한 소자분리 영역으로 하는 공정으로 이루어지는 것을 특징으로 한다.
또한, 반도체 기판중에서 설치되는 소자분리 영역을 감싸도록, 내이방성 에칭막을 마스크로서 이방성 에칭에 의해 상기한 반도체 기판중에 凹부를 형성하는 공정 상기한 반도체 기판 위 및 상기한 凹부위에 내산화성 마스크막을 형성하는 공정, 상기 凹부중에, 상기 凹부의 상기 반도체 기판 표면 가까이의 측벽이 노출하도록 다결정 실리콘을 묻는 공정, 상기 다결정 실리콘을 산화하여 실리콘 산화물로 하는 공정, 상기 실리콘 산화물이 묻혀진 상기 凹부에 의해 감싸여 있는 상기 반도체 기판 표면의 상기 내산화성 마스크막을 에칭제거하는 공정, 선택 산화법에 의해, 상기 凹부에 감싸인 상기 반도체 기판을 선택 산화하여 선택 산화막으로 하는 공정, 상기 실리콘 산화물이 묻혀서 형성된 상기 凹부와 상기 선택 산화막을 상기 소자분리 영역으로 하는 공정으로 이루어지는 것을 특징으로 한다.
본 발명의 작용을 기술하면, 소자분리를 형성하는 부분을, 미세한 부분과 넓은 부분으로 나누어, 미리 미세한 부분에 凹부를 형성하여, 거기를 절연물로 묻은 후, 넓은 부분을 선택 산화하므로서, 패턴 폭에 의하지 않고 충분한 소자분리층을 얻을 수가 있다.
즉, 넓은 분리폭을 필요로 하는 경우에, 그후에 넓은 소자분리 영역으로 되는 부분을 감싸듯이 RIE등에 의해 凹부를 형성하여, 그 凹부에 절연물을 묻어, 그 凹부에 감싸인 부분 이외를 내산화성 마스크로 피복하여, 선택 산화를 하므로서 넓은 소자분리 영역을 형서하는 것이다.
다음에, 본 발명의 실시예에 대해서 상세히 설명을 한다.
제1a도 내지 제1h도에 본 발명에 의한 반도체 장치의 제조 방법의 실시예의 제조공정 단면도를 도시한다. 제2도는 그 평면도를 도시한다. 제2도에 있어서, A-A′ 단면도가 제1h도에 해당한다.
먼저, 제1a도에 도시하는 바와 같이, 반도체 기판으로서 예를 들면 P형 실리콘 기판(100)위에 선택적으로 내이방성 에칭막(101)을 형성한다.
그래서, 제1b도에 도시하는 바와 같이 그 내이방성 에칭막(101)을 마스크로서, P형 실리콘 기판(100)에 이방성 에칭, 예를 들면 EIE에 의해 凹부(102)를 형성한다. 또다시 구체적으로는, CBrF3 가스를 사용한 RIE에 의해 7000Å의 깊이로 凹부(102)를 형성한다. 또한 이때, 넓은 소자분리 영역(110)의 형성에 있어서는, 그 영역(110)을 감싸듯이 凹부(102)를 형성한다. 제2도에 있어서의 凹부(201)가 그것에 해당한다.
다음으로 제1c도에 도시하는 바와 같이, 소자분리 영역(110),(111)을 형성하는 凹부(102) 아래에, 필요에 따라서 붕소를 30KeV에서 3×1015cm-2의 농도로 이온 타입하여, 스톱퍼 영역(104)을 형성한다.
그래서, 제1d도에 도시하는 바와 같이 凹부(102)를 갖는 P형 실리콘 기판(100) 위에 절연물로서 실리콘 산화막(105)을 CVD법에 의해 1μm에 퇴적시킨다.
제1e도에 도시하는 바와 같이, 그 실리콘 산화막(105)을 凹부(102)중에만 남도록 CF4+CHF3가스의 RIE에 의해 에칭 제거한다. 이때, 凹부(102) 이외는 P형 실리콘 기판(100)의 표면이 노출하도록 한다. 이에 따라, P형 실리콘 기판(100)중의 凹부(102)중에 절연물로서 실리콘 산화물(106)이 형성된다.
그래서, 제1f도, 제1g도에 도시하는 바와 같이, 드라이 O2기중에서, 1000℃에서 약 100분간 P형 실리콘 기판(100)을 열산화하여, 실리콘 산화막(107)을 약 800Å 형성한다. 이 실리콘 산화막(107)은, 제1d도의 실리콘 산화막(105)의 막두께를 정확하게 관리하여, 에칭의 시간 제어에 의해, P형 실리콘 기판(100)의 표면에 약 800Å 두께로 남도록 하여도 좋다. 이 실리콘 산화막(107)위에, 내산화성 마스크막으로서 실리콘 질화막(108)을 기상 성장법, 예를 들어 CVD법에 의해 약 1500Å 형성한다, 그래서, 넓은 소자분리 영역을 필요로 하는 (110)위의 실리콘 질화막(108)을 제거하기 위해서, 레지스트(109)를 선택적으로 실리콘 질화막(108) 위에 형성하여, 그것을 마스크로서 실리콘 질화막을 CF4가스의 프라즈마 에칭 제거한다. 그리고 레지스트(109)도 에칭 제거한다.
그후, 제1g도에 도시하는 상태에서, 에칭 제거되지 않고 남은 실리콘 질화막(108)을 마스크로서, P형 실리콘 기판(100)을 웨트 O2기중에서 950℃, 8atm, 1시간 산화하여, 제1h도에 도시하는 바와 같이, 선택 산화막(112)을 형성한다. 그래서, 실리콘 질화막(108)을 전부 에칭 제거하여, 소자분리 영역(110),(111)을 형성할 수 있다. 이 제1h도와 제2도를 사용해서 설명을 하면, 제2도에 있어서 (200)은 P형 실리콘 기판을 도시하고, (201)은 사선부분 및 (203)은 凹부(102)를 도시하고, (202),(204)는 각각, 넓은 면적, 좁은 면적의 소자분리 영역(110),(111)을 도시한다. 여기에서, (203)과 (204)는 동일한 부분을 도시하게 된다.
제3a도 내지 제3f도는 본 발명에 의한 반도체 장치의 제조 방법의 별도의 실시예를 도시하는 제조공정 단면도이다.
먼저 제3a도는, 제1a도 내지 제1c도의 공정과 동일하게 하여 형성된다. 여기에서, (300)은 P형 실리콘 기판을 도시하고, (301)은 내이방성 에칭막을 도시하고, (302)는 凹부를 도시하고, (303)은 붕소 이온을 도시한다. 그리고, (304)는 스톱퍼 영역을 도시하고, (313),(314)는 각각 면적이 좁은 소자분리 영역, 면적이 넓은 소자분리 영역을 도시한다.
그래서, 제3b도에 도시하는 바와 같이, 凹부(302)가 형성된 P형 실리콘(300)에, 드라이 O2기중에서 800Å의 실리콘 산화막(305)을 형성한다. 다음으로 그 실리콘 산화막(305) 위에 내산화성 마스크막으로서, 실리콘 질화막(306)을 기상 성장법, 예를 들면 CVD법에 의해 1400Å정도 형성한다. 또 다시 다결정 실리콘막(307)을 동일하게 기상 성장법, 예를 들면 CVD법에 의해 3500Å정도 형성한다. 그래서, 열가소성막으로서 레지스트(308)를 2μm 코팅하여, 예를 들면 200℃에서 5분간 가열하여, 표면을 평탄한 상태로 한다.
다음으로 제3c도에 도시하는 바와 같이, 다결정 실리콘막(307)의 표면에서 에칭의 종점 검출을 하므로서, 레지스트(308)을 O2가스의 프라즈마에서 에칭 제거한다. 이때, 소자분리 영역(313)의 凹부(302)의 일부에 레지스트가 남는다.
그래서, 제3d도에 도시하는 바와 같이, 凹부(302)내에 남은 레지스트(308)를 마스크로서, P형 실리콘 기판(300) 표면에 노출한 다결정 실리콘막(307)을 CF4가스의 프라즈마 기중에서, 凹부내에서만이 남도록 에칭 제거한다. 이것에 의해, 凹부(302)중의 일부에 다결정 실리콘(309)이 남는다. 또한 나머지 레지스트(308)도 에칭 제거한다.
다음으로 제3e도에 도시하는 바와 같이, 넓은 면적의 소자분리 영역이 되는 (314) 이외의 영역을 레지스트(310)에 의해 마스크하여, 예를 들면 CF4가스의 프라즈마에 의해 실리콘 질화막(306)를 선택적으로 에칭 제거한다.
그래서, 제3f도에 도시하는 바와 같이, 레지스트(310)을 제거하여서, 웨트 O2기중에서 다결정 실리콘(309) 및, 실리콘 질화막(306)이 제거부분 아래의 P형 실리콘 기판을, 내산화성 마스크막인 실리콘 질화막(306)을 마스크로서 예를 들면 950°, 8atm에서 2시간 산화하므로서, 선택 산화막(311)을 형성하며, 또 다결정 실리콘(309)을 실리콘 산화막(312)로 한다. 그리고 P형 실리콘 기판 위에 노출하고 있는 실리콘 질화막을 에칭 제거한다. 이에 따라, 좁은 면적의 소자분리 영역(313)과 넓은 면적의 소자분리 영역(314)이 형성된다.
제4a도 내지 제4c도는, 본 발명에 의한 반도체 장치의 제조 방법의 또 다른 별도의 실시예를 도시하는 제조공정 단면도이다.
먼저 제4a도는 제3d도의 공정후, 레지스트(308)를 제거한 상태이다. (400)은 P형 실리콘 기판, (401)은 좁은 면적의 소자분리 영역, (402)는 凹부, (403)은 넓은 면적의 소자분리 영역, (404)는 스톱퍼 영역, (405)는 실리콘 산화막, (406)은 실리콘 질화막이다. 여기에서, (409)는 제3d도에 있어서 다결정 실리콘(309)을, 예를 들면 950℃, 8atm에서 4시간 열산화한 후의 실리콘 산화물이다.
다음으로 제4b도에 도시하는 바와 같이, 넓은 면적의 소자분리 영역(403)으로 되는 P형 실리콘 기판(400)위의 실리콘 질화막(406)을 레지스트(407)의 패턴을 마스크로서, 예를 들면 CF4가스의 프라즈마에서 에칭한다.
그래서, 제4c도에 도시하는 바와 같이, 노출된 P형 실리콘 기판(400)을 예를 들면 웨트 산화 기중에서 950℃, 8atm, 1시간 산화하여 선택 산화막(408)을 형성한다. 그후 P형 실리콘 기판(400)위의 실리콘 질화막(406)을 에칭 제거한다. 이에 따라, 좁은 면적의 소자분리 영역(401) 및 넓은 면적의 소자분리 영역(403)이 얻어지는 것이다.
본 발명의 실시예로서, 반도체 기판에 P형 실리콘 기판을 사용하였으나, 이것은 N형 실리콘 기판이라도 좋고, 그때는 스톱퍼로서 인 또는 비소 등을 이온 타입하면 된다.
또한, 제3a도 내지 제3f도에 도시하는 실시예에, 레지스트(308)를 사용해서, 그 레지스트를 다결정 실리콘막(307)의 凹부에 묻었으나, 이 레지스트(308)는, BPSG(인 붕소 유리)막이라도 좋고, 에칭에는, 예를 들면 CF4+H2의 혼합가스에 의한 RIE를 사용하면 좋다.
또 다시 본 발명에 의해 형성한 좁은 면적의 소자분리 영역 및 넓은 영역의 소자분리 영역이외의, 말하자면 액티브 영역에는, 통상의 방법에 의해, MOS형 전계 효과 트랜지스터 혹은 바이폴라형 트랜지스터 등이 형성되는 것이다. 또한, 본 발명에서 말하는 넓은 면적의 소자분리 영역은, 凹부에 감싸인 폭이 4μm 이상이 된다.
본 발명은, 반도체 기판에 소자분리 영역을 이루는 부를 형성하고, 좁은 면적의 소자분리 영역은 그대로 그 凹부에 절연물을 묻어 형성한다. 한편 넓은 면적의 소자분리 영역은 그 영역을 감싸듯이 凹부를 형성하고, 그 凹부에 절연물을 묻어 형성한 후, 그 중의 기판을 선택 산화하므로서 형성한다. 이와 같이 소자분리 영역의 분리폭에 의하지 아니하고 양호하며 확실하게 소자를 분리하는 소자분리 영역이 얻어지는 효과가 있다.

Claims (5)

  1. 반도체 기판중에 설치되는 소자분리 영역을 감싸듯이 내이방성 에칭막을 마스크로서 이방성 에칭에 의해 상기한 반도체 기판중에 凹부를 형성하는 공정, 상기 凹부에 절연막을 묻어서 형성하는 공정, 상기 凹부에 감싸인 상기 반도체 기판 이외의 상기 반도체 기판위에 내산화성 마스크막을 형성하는 공정, 상기 내산화성 마스크막을 마스크로서 상기 반도체 기판을 선택 산화하므로서, 상기 凹부에 감싸여진 상기 반도체 기판을 선택 산화막으로 하는 공정, 상기 절연물이 묻혀서 형성된 상기 凹부와 상기 선택 산화막을 상기 소자분리 영역으로 하는 공정으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판중에 설치되는 소자분리 영역을 감싸듯이, 내이방성 에칭막을 마스크로 하여 이방성 에칭에 의해 상기 반도체 기판중에 凹부를 형성하는 공정, 상기 반도체 기판 위 및 상기 凹부위에 내산화성 마스크막을 형성하는 공정, 상기 凹부중에, 상기 凹부의 상기 반도체 기판 표면 가까이의 측벽이 노출하도록 다결정 실리콘을 묻어주는 공정, 상기 실리콘 산화물이 묻혀진 상기 凹부에 의해 감싸여져 있는 상기 반도체 기판 표면의 상기 내산화성 마스크막을 에칭 제거하는 공정, 상기 다결정 실리콘을 산화하여 실리콘 산화물로 하는 공정, 선택 산화법에 의해, 상기 凹부에 감싸여진 상기 반도체 기판을 선택 산화하여 선택 산화막으로 하는 공정, 상기 실리콘 산화물이 묻혀서 형성된 상기 凹부와 상기 선택 산화막을 상기 소자분리 영역으로 하는 공정으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 기판의 소망의 영역에 이방성 엣칭으로 형성된 凹부에 다결정 실리콘이 묻어져서 형성된 실리콘 산화물로 된 좁은 소자분리 영역을 형성하는 공정과 상기 반도체 기판의 표면을 선택 산화하므로서 형성된 폭이 4μm 이상의 넓은 소자분리 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판의 오목부내에 산화 실리콘이 묻어져서 형성된 좁은 소자분리 영역과, 상기 좁은 소자분리 영역에 에워싸인 선택 산화법으로 상기 기판상에 형성된 폭이 수 μm 이상의 넓은 소자분리 영역을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 이방성 엣칭은 건식 부식임을 특징으로 하는 반도체 장치의 제조 방법.
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