JPS63184352A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関する。特に半導体
装置の素子分離領域の形成方法に関する。

［従来の技術］ 従来の半導体装置における溝掘り型の素子分離領域の製
造方法を第５図（ａ）〜（ｅ）に示す。

第５図（ａ）にあるように、半導体基板５００上に選択
的に耐異方性エッチングＩＩ！５０３を形成する。そし
て耐異方性エツチング膜５０３をマスクとして半導体基
板５００を異方性エツチング、例えばＣＢｒＦ３を用い
たりアクティブ・イオン・エツチング（ＲＩ　Ｅ）によ
り、凹部５０１を７ｏｏｏＸの深さに形成する。この凹
部５０１が後に素子分離領域５０２となる。

その後、第５図（ｂ）にあるように耐異方性エツチング
膜５０３をエツチング除去し、凹部５０１を含む半導体
基板５００の上にＣＶＤ　（ケミカル・ベーパー・デポ
ジション）法により絶縁膜として例えばシリコン酸化膜
５０４を約１ｐＬｍ堆積する。

そして、第５図（Ｃ）にあるようにシリコン酸化膜５０
４を、半導体基板５００表面が露出するようにエツチン
グ除去する。これにより凹部５０１にシリコン醸化膜５
０４のエツチング除去されずに残ったシリコン醸化物５
０５．５０６が形成され素子分離領域となる。ここで５
０２は狭い面積の素子分離領域を示し、５０７は広い面
積の素子分離領域を示す。

［発明が解決しようとする問題点］ 上述の従来技術は、第５図（Ｃ）に示すように素子分離
領域の分ｓ幅が狭い領域では、シリコン酸化物５０５が
完全に凹部に埋め込まれ良好な素子分離領域として機能
するが、分離幅が広い、つまり広い面積においてフィー
ルド絶縁膜が必要となる場合には、シリコン酸化物５０
６が凹部に完全に埋め込まれないため、素子分離領域と
しては不完全となり、配線容量の増大、段差による配線
の断線・シコートといった問題点があった。

また上述の従来技術に対して幾つかの改良が行なわれて
いる。例えば特開昭５５−７８５４０号公報、特開昭５
６−９４８４６号公報、又は特開昭５６−９４６４７号
公報にその改良が記載されている。しかし、この改良技
術においては、サブミクロン寸法の分離を再現良く形成
する事は不可能である。

そこで本発明は、かかる問題点を解決するものであり、
その目的とするところは、素子分離領域の面積や形状、
分＃１１１１１の大小によらず、十分な素子分離領域を
得ることにある。

［問題点を解決するための手段］ 本発明の半導体装置の製造方法は、半導体基板中に設け
られる素子分離領域を囲むように、耐異方性エツチング
膜をマスクとして異方性エツチングにより前記半導体基
板中に凹部を形成する工程、前記凹部に絶縁膜を埋め込
み形成する工程、前記凹部に囲まれた前記半導体基板以
外の前記半導体基板上に耐酸化性マスク膜を形成する工
程、前記耐酸化性マスク膜をマスクとして前記半導体基
板を選択酸化することにより、前記凹部に囲まれた前記
半導体基板を選択酸化膜とする工程、前記絶縁物が埋め
込み形成された前記凹部と前記選択酸化膜とを前記素子
分離領域とする工程からなることを特徴とする。

また、半導体基板中に設けられる素子分離領域を囲むよ
うに、耐異方性エツチング膜をマスクとして異方性エツ
チングにより前記半導体基板中に凹部を形成する工程、
前記半導体基板上及び前記凹部の上に耐酸化性マスク膜
を形成する工程、前記凹部中に、前記凹部の前記半導体
基板表面近くの側壁が露出するように多結晶シリコンを
埋め込む工程、前記多結晶シリコンを酸化してシリコン
酸化物とする工程、前記シリコン酸化物が埋め込まれた
前記凹部により囲まれている前記半導体基板表面の前記
ｌＴＩ＃酸化性マスク膜をエツチング除去する工程、選
択酸化法により、前記凹部に囲まれた前記半導体基板を
選択酸化して選択酸化膜とする工程、前記シリコン酸化
物が埋め込み形成された前記凹部と前記選択酸化膜とを
前記素子分離領域とする工程からなることを特徴とする
。

［作用］ ５一 本発明の作用を述べれば、素子分離を形成する部分を、
微細な部分と広い部分とに分け、あらかじめ微細な部分
に凹部を形成し、そこを絶縁物で埋め込んだ後、広い部
分を選択酸化することにより、パターン幅によらず十分
な素子分離層を得ることができる。

つまり、広い分＃幅を必要とする場合に、その後に広い
、素子分離領域となる部分を囲むようにＲＩＥ等により
凹部を形成し、その凹部に絶縁物を埋め込み、その凹部
に囲まれた部分以外を耐酸化性マスクで被い、選択酸化
をすることにより広い素子分離領域を形成するのである
。

［実施例］ 以下、本発明の実施例について詳細に説明する。

第１図（＆）〜（ｈ）に本発明による半導体装置の製造
方法の実施例の製造工程断面図を示す。

第２図はその平面図を示す。第２図におけるＡ　−λ断
面図が第１図（ｈ）に相当する。

まず、第１図（ａ）に示すように、半導体基板として例
えばＰ型シリコン基板１００上に選択的に耐異方性エツ
チングｌＩ！１０１を形成する。

そして、第１図（ｂ）に示すようにその耐異方性エツチ
ング膜１０１をマスクとして、Ｐｆｉシリコン基板１０
０に異方性エツチング、例えばＲＩＥにより凹部１０２
を形成する。さらに具体的には、ＣＢｒＦ３ガスを用い
たＲＩＥにより７００ｏＸの深さに凹部１０２を形成す
る。またこの時、広い素子分離領域１１０の形成にあた
っては、その領域１１０を囲むように凹部１０２を形成
する。

第２図においての凹部２０１がそれに相当する。

次に第１図（Ｃ）に示すように、素子分離領域１１０．
１１１を形成する凹部１０２下に、必要に応じてボロン
を３０　Ｋ　ｅ　Ｖ　テ３　Ｘ　１０１５ｃ＋ｎ−２ノ
濃度でイオン打ち込みして、ストッパー領域１０４を形
成する。

そして、第１図（ｄ）に示すように凹部１０２を有する
Ｐ型シリコン基板１００上に絶縁物としてシリコン酸化
膜１０５をＣＶＤ法により、１川ｍ堆積する。

第１図（ｅ）に示すように、そのシリコン酸化膜１０５
を凹部１０２中にのみ残るようにＣＦ４＋ＣＨＦ３ガス
のＲＩＥによりエツチング除去する。この時、凹部１０
２以外はＰ型シリコン基板１００の表面が露出するよう
にする。これにより、Ｐ型シリコン基板１００中の凹部
１０２中に絶縁物としてシリコン酸化物１０６が形成さ
れる。

そして、第１図（ｆ）、（ｇ）に示すように、ドライ０
２雰囲気中、１０００℃で約１００芳型シリコン基板１
００を熱酸化して、シリコン酸化膜１０７を約８０ＯＡ
形成する。このシリコン酸化膜１０７は、第１図（ｄ）
のシリコン酸化膜１０５の膜厚を正確に管理し、エツチ
ングの時間制御により、Ｐ型シリコン基板１００の表面
に約８０ＯＡ厚で残るようにしても良い。このシリコン
酸化膜１０７上に、耐酸化性マスク膜としてシリコン窒
化膜１０８を気相成長法、例えばＣＶＤ法により約１５
００λ形成する。そして、広い素子分離領域を必要とす
る１１０上のシリコン窒化膜１０８を除去するために、
レジスト１０９を選択的にシリコン窒化１ｊｌｌ１０８
上に形成し、それをマスクとしてシリコン窒化膜をＣＦ
４ガスのプラズマエツチング又は熱リン酸で１８０℃、
４０分くらいで選択的にエツチング除去する。そしてレ
ジスト１０９もエツチング除去する。

その後、第１図（ｇ）に示す状態で、エツチング除去さ
れずに残ったシリコン窒化膜１０８をマスクとして、Ｐ
型シリコン基板１００をウェット０２雰囲気中で９５０
℃、８ａｔｍ、１時間酸化し、Ｍ１図（ｈ）に示すよう
に、選択酸化ｌ１ｘ１１２を形成する。そして、シリコ
ン窒化膜１０８を全部エツチング除去して、素子分離領
域１１０、１１１が形成できる．この第１図（ｈ）と第
２図を用いて説明すると、第２図において２００はＰ型
シリコン基板を示し、２０１の斜線部分及び２０３は凹
部（１０２）を示し、２０２、２０４はそれぞれ、広い
面積、狭い面積の素子分離領域（１１０、１１１）を示
す。ここで、２０３と２０４は同じ部分を示すこととな
る。

第３図（ａ）〜（ｆ）は本発明による半導体装置の製造
方法の別の実施例を示す製造工程断面図である。

まず第３図（ａ）は、第１図（ａ）〜（Ｃ）の工程と同
様にして形成される。ここで、３００はＰ型シリコン基
板を示し、３０１は耐異方性エツチング膜を示し、３０
２は凹部を示し、３０３はボロンイオンを示す。そして
、３０４はストッパー領域を示しｔ，　３　１　３、３
１４はそれぞれ面積の狭い、面積の広い素子分離領域を
示す。

そして、第３図（ｂ）に示すように、凹部３０２が形成
されたＰ型シリコン基板３００に、ドライ０２雰囲気中
で８０ＯＡのシリコン酸化１［３０５を形成する。次に
その廼すコン酸化膜３０５上に耐酸化性マスク膜として
、シリコン窒化Ｉｌｌ！３０６を気相成長法、例えばＣ
ＶＤ法により１４００Ａ程度形成する．さらに多結晶シ
リコン膜３０７を同じく気相成長法、例えばＣＶＤ法に
より３５００Ａ程度形成する。そして、熱可塑性膜とし
てレジスト３０８を２ｇｍコーティングし、例えば２０
０℃で５分間加熱して、表面を平坦な状態とする。

次に第３図（Ｃ）に示すように、多結晶シリコン膜３０
７の表面でエツチングの終点検出をすることにより、レ
ジスト３０８を０２ガスのプラズマでエツチング除去す
る。この時、素子分離領域３１３の凹部３０２の一部に
レジストは残る。

そして、第３図（ｄ）に示すように、凹部３０２内に残
ったレジスト３０８をマスクとして、Ｐ型シリコン基板
３００表面に露出した多結晶シリコン膜３０７をＣＦ４
ガスのプラズマ雰囲気中で、凹部の中にのみ残るように
エツチング除去する。

これにより、凹部３０２中の一部に多結晶シリコン３０
９が残る。また残りのレジスト３０Ｂもエツチング除去
する。

次に第１図（ｅ）に示すように、広い面積の素子分離領
域となる３１４以外の領域をレジスト３１０によりマス
クをして、例えばＣＦ４ガスのプラズマによってシリコ
ン窒化膜３０６を選択的にエツチング除去する。

そして、第１図（ｆ）に示すように、レジスト３；１０
を除去してから、ウェット０２雰囲気中で多結晶シリコ
ン３０９及び、シリコン窒化膜３０６が除去された下の
Ｐ型シリコン基板を、耐酸化性マスク膜であるシリコン
窒化１１！４３０６をマスクとして例えば９５０℃、８
　ａｔｍで２時間酸化することにより、選択酸化Ｉｌｌ
　３１１を形成し、しかも多結晶シリコン３０９をシリ
コン酸化物３１２とする。そしてｐ２シリコン基板上に
露出しているシリコン窒化膜をエツチング除去する。こ
れにより、狭い面積の素子分離領域３１３と広い面積の
素子分離領域３１４が形成される。

第４図（ａ）〜（Ｃ）は、本発明による半導体装置の製
造方法のさらに別の実施例を示す製造工程断面図である
。

まず第４図（ａ）は第３図（ｄ）の工程後、レジスト３
０８を除去した状態である。４００はＰ型シリコン基板
、４０１は狭い面積の素子分離領域、４０２は凹部、４
０３は広い面積の素子分離領域、４０４はストッパー領
域、４０５はシリコン触化膜、４０６はシリコン窒化膜
である。ここで、４０９は第３図（ｄ）における多結晶
シリコン３０９を、例えば９５０℃、８　ａｔＩｌｌで
４時間熱鍛化した後のシリコン酸化物である。

次に第４図（ｂ）に示すように、広い面積の素子分離領
域４０３となるＰｙＪｉシリコン基板４００上のシリコ
ン窒化膜４０６をレジスト４０７のパターンをマスクと
して、例えばＣＦ４ガスのプラスマでエツチングする。

そして、！ｓ４図（Ｃ）に示すように、露出したＰｇシ
リコン基板４００を例えばウェット酸化雰囲気中で９５
０℃、８　ａｔｍ、１時間酸化して選択酸化ｌｌｌＩ４
０８を形成する。この後Ｐ型シリコン基板４００上のシ
リコン窒化［１４０６をエツチング除去する。これによ
り、狭い面積の素子分離領域４０１及び広い面積の素子
分離領域４０３が得られるのである。

本発明の実施例として、半導体基板にＰ型シリコン基板
を用いたが、これはＮ型シリコン基板でも良く、その時
はストッパーとしてリン又はヒ素等をイオン打ち込みす
れば良い。

才だ、第３図（ａ）〜（ｆ）に示す実施例に、レジス）
３０Ｂを用いて、そのレジストを多結晶シリコン膜３０
７の凹部に埋め込んだが、このレジスト３０８は、ＢＰ
ＳＧ　（リンホウ素ガラス）膜でも良く、エツチングに
は、例えばＣＦ４　＋Ｈ２の混合ガスによるＲＩＥを用
いれば良い。

さらに本発明により形成した狭い面積の素子分離領域及
び広い領域の素子分離領域以外の、いわゆるアクティブ
領域には、通常の方法により、ＭＯ５型電界効果トラン
ジスタあるいはバイポーラ型トランジスタ等が形成され
るものである。

また、本発明でいう広い面積の素子分離領域は、凹部に
囲まれた幅が数Ｊ１．ｍから１０　ｇｍ位いまでのこと
である。

［発明の効果］ 本発明は、半導体基板に素子分離領域となる凹部を形成
し、狭い面積の素子分離領域はそのままその凹部に絶縁
物を埋め込んで形成する。一方広い面積の素子分離領域
はその領域を囲むように凹部を形成し、その凹部に絶縁
物を埋め込み形成後、その中の基板を選択酸化すること
により形成する。

このように素子分離領域の分離幅によらず良好で確実に
素子を分離する素子分離領域が得られるという効果があ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は、本発明による実施例を示す半
導体装置の製造工程断面図。 第２図は、本発明による実施例を示すＭＳ１図（ｈ）の
半導体装置の平面図。 第３図（ａ）〜（ｆ）は、本発明による別の実施例を示
す半導体装置の製造工程断面図。 第４図（ａ）〜（Ｃ）は、本発明によるさらに別の実施
例を示す半導体装置の製造工程断面図。 第５図（ａ）〜（Ｃ）は、従来技術による半導体装置の
製造工程断面図。 １００．２００．３００．４００，５００・・・・・・
Ｐ型シリコン基板 １０１．３０１．５０３・・・・・・耐異方性エツチン
グ膜 １０２．２０１．２０３．３０２．４０２．５０１・・
・・・・凹部 １０３．３０３・・・・・・ポロンイオン１０４．３０
４．４０４・・・・・・ストッパー領域１０５　、１０
７、３０５、４０５、５０４・・・…シリコン酸化膜 １０６．３１２．４０９．５０５．５０６・・・・・・
シリコン酸化物 １０８．３０６．４０６・・・・・・シリコン窒化膜１
０９．３０８．３１０．４０７・・・・・・レジスト１
１０．２０２．３１４．４０３．５０７・・・・・・広
い面積の素子分離領域 １１１．２０４．３１３．４０１．５０２ｏ１・・狭い
面積の素子分離領域 １１２．３１１．４０８・・・・・・選択酸化膜３０７
・・・・・・多結晶シリコン膜 ３０９・・・・・・多結晶シリコン 以　　　　上 出願人セイコーエプソン株式会社 （ｆ） ＜’Ｏ＞ （Ｃ） 第４図

Claims (1)

【特許請求の範囲】
1. 半導体基板中に設けられる素子分離領域を囲むように、
   耐異方性エッチング膜をマスクとして異方性エッチング
   により前記半導体基板中に凹部を形成する工程、前記凹
   部に絶縁膜を埋め込み形成する工程、前記凹部に囲まれ
   た前記半導体基板以外の前記半導体基板上に耐酸化性マ
   スク膜を形成する工程、前記耐酸化性マスク膜をマスク
   として前記半導体基板を選択酸化することにより、前記
   凹部に囲まれた前記半導体基板を選択酸化膜とする工程
   、前記絶縁物が埋め込み形成された前記凹部と前記選択
   酸化膜とを前記素子分離領域とする工程からなることを
   特徴とする半導体装置の製造方法。