JPH01287951A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01287951A JPH01287951A JP11701588A JP11701588A JPH01287951A JP H01287951 A JPH01287951 A JP H01287951A JP 11701588 A JP11701588 A JP 11701588A JP 11701588 A JP11701588 A JP 11701588A JP H01287951 A JPH01287951 A JP H01287951A
- Authority
- JP
- Japan
- Prior art keywords
- film
- element isolation
- isolation region
- oxidation
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000002955 isolation Methods 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims description 40
- 238000007254 oxidation reaction Methods 0.000 claims description 40
- 238000009413 insulation Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 24
- 239000010703 silicon Substances 0.000 abstract description 24
- 238000005530 etching Methods 0.000 abstract description 16
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002893 slag Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に微細なアラ
イメント用パターンを形成する素子に適用される素子分
離技術に関する。
イメント用パターンを形成する素子に適用される素子分
離技術に関する。
（従来の技術）
半導体装置の素子分離技術として、従来、シリコンエッ
チアイソレージラン法及び選択酸化法が用いられていて
、高耐圧を必要とするものには上記シリコンエッチアイ
ソレージラン法が、それほど耐圧を必要としないものに
は上記選択酸化法が用いられている。
チアイソレージラン法及び選択酸化法が用いられていて
、高耐圧を必要とするものには上記シリコンエッチアイ
ソレージラン法が、それほど耐圧を必要としないものに
は上記選択酸化法が用いられている。
上記シリコンエッチアイソレージラン法は次のような工
程により行なわれている。すなわ元、先ず第３図（１）
に示すようにシリコン基板（１）表面を熱酸化してＳｉ
ｎ、膜（２）を形成した後、更にその上Ｉｐニー ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法によりＳ ｉｓ Ｎ４ ？ＪＸ （３）
を形成する。続いて同図（２）に示すようニＰ Ｂ Ｐ
（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ
）ニヨリ素子形成予定領域上を覆うレジストパターン
（４）を形成する。次に上記レジストパターン（４）を
マスクとして上記Ｓｉ、Ｎ、膜（３）をドライエツチン
グすることにより８ｉ、Ｎ、膜パターン（５）を形成す
る。
程により行なわれている。すなわ元、先ず第３図（１）
に示すようにシリコン基板（１）表面を熱酸化してＳｉ
ｎ、膜（２）を形成した後、更にその上Ｉｐニー ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法によりＳ ｉｓ Ｎ４ ？ＪＸ （３）
を形成する。続いて同図（２）に示すようニＰ Ｂ Ｐ
（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ
）ニヨリ素子形成予定領域上を覆うレジストパターン
（４）を形成する。次に上記レジストパターン（４）を
マスクとして上記Ｓｉ、Ｎ、膜（３）をドライエツチン
グすることにより８ｉ、Ｎ、膜パターン（５）を形成す
る。
そして同図（３）に示すように上記レジストパターン（
４）を除去した後、その直下の上記８ｉ０！膜（５）を
エツチングすることにより酸化膜パターン（６）を形成
し、上記シリコン基板表面を露出させる。そして、この
露出されたシリコン基板をエツチングし、素子分離のた
めの溝部（７）を形成する。次に同図（４）に示すよう
に上記Ｓｉ、Ｎ、膜パターン（５）を酸化防止膜として
熱酸化を行なうことにより素子分離用の熱酸化膜（８）
を形成する。このとき、酸素が５ｌｓＮａパターン（５
）下にも侵入するため、上記熱酸化膜（８）にはＳｉ、
Ｎ、膜パターン（５）下に侵入した所までバーズビーク
部が形成される。そして同図（５）に示すように８ｉｓ
Ｎ４膜パターン（５）をエツチング除去し続いて上記熱
酸化のバッファとして用いたＳｉｎ。
４）を除去した後、その直下の上記８ｉ０！膜（５）を
エツチングすることにより酸化膜パターン（６）を形成
し、上記シリコン基板表面を露出させる。そして、この
露出されたシリコン基板をエツチングし、素子分離のた
めの溝部（７）を形成する。次に同図（４）に示すよう
に上記Ｓｉ、Ｎ、膜パターン（５）を酸化防止膜として
熱酸化を行なうことにより素子分離用の熱酸化膜（８）
を形成する。このとき、酸素が５ｌｓＮａパターン（５
）下にも侵入するため、上記熱酸化膜（８）にはＳｉ、
Ｎ、膜パターン（５）下に侵入した所までバーズビーク
部が形成される。そして同図（５）に示すように８ｉｓ
Ｎ４膜パターン（５）をエツチング除去し続いて上記熱
酸化のバッファとして用いたＳｉｎ。
膜（２）をエツチング除去することにより熱酸化層（８
ａ）で分離された素子領域を形成する。
ａ）で分離された素子領域を形成する。
一方、選択酸化法は次のような工程により行なわれる。
すなわち、
まず、第４図（１）に示すように熱酸化を行ないシリコ
ン基板（１）表面に８ｉ０．膜（２）を形成し、その上
にＣＶＤ法により８ｉ、Ｎ、膜（３）を形成する。次い
で同図（２）に示すようにＰＥＰにより素子形成予定領
域上を覆うレジストパターン（４）を形成し、このレジ
ストパターン（４）をマスクとして上記Ｓｉｓ ＮＪＩ
Ｅ（３）をエツチングしてＳｔ、Ｎ、膜パターン（５）
を形成する。
ン基板（１）表面に８ｉ０．膜（２）を形成し、その上
にＣＶＤ法により８ｉ、Ｎ、膜（３）を形成する。次い
で同図（２）に示すようにＰＥＰにより素子形成予定領
域上を覆うレジストパターン（４）を形成し、このレジ
ストパターン（４）をマスクとして上記Ｓｉｓ ＮＪＩ
Ｅ（３）をエツチングしてＳｔ、Ｎ、膜パターン（５）
を形成する。
次に同図（３）に示すように上記レジストパターン（４
）を除去した後、上記Ｓｉ、Ｎ、膜パターン（５）を酸
化防止膜として熱酸化を行なうことにより熱酸化膜（８
）を形成する。この時、上述したシリコンエッチアイソ
レージラン法と同様にバーズビーク部が形成される二そ
して同図（４）に示すように８ｉ、Ｎ、パターン（５）
をエツチング除去し、続いて上記熱酸化のバッファとし
て用いた８ｉ０．膜（２）をエツチング除去することに
より、熱酸化槽（８ａ）で分離された素子領域を形成す
る。
）を除去した後、上記Ｓｉ、Ｎ、膜パターン（５）を酸
化防止膜として熱酸化を行なうことにより熱酸化膜（８
）を形成する。この時、上述したシリコンエッチアイソ
レージラン法と同様にバーズビーク部が形成される二そ
して同図（４）に示すように８ｉ、Ｎ、パターン（５）
をエツチング除去し、続いて上記熱酸化のバッファとし
て用いた８ｉ０．膜（２）をエツチング除去することに
より、熱酸化槽（８ａ）で分離された素子領域を形成す
る。
（発明が解決しようとする課題）
従来、上記シリコンエッチアイソレージラン法及び選択
酸化法は、その特性により、高耐圧を必要とし、リーク
電流が流れないようにする必要のある場合にはシリコン
エッチアイソレージ１ン法を用いて素子分離する。しか
し、上記シリコンエッチアイソレージラン法だと、シリ
コン基板（１１をエツチングして溝部（７）を形成する
際に必ずサイドエツチングされる。また、上記溝ｍ（７
）に熱酸化膜を形成する際にも必ずサイド酸化される。
酸化法は、その特性により、高耐圧を必要とし、リーク
電流が流れないようにする必要のある場合にはシリコン
エッチアイソレージ１ン法を用いて素子分離する。しか
し、上記シリコンエッチアイソレージラン法だと、シリ
コン基板（１１をエツチングして溝部（７）を形成する
際に必ずサイドエツチングされる。また、上記溝ｍ（７
）に熱酸化膜を形成する際にも必ずサイド酸化される。
そのため上記レジストパターン（４）の開孔部と上記熱
酸化層（８ａ）との間にパターン変換差が生じるので２
〜３μ程度の微細な素子形成領域を形成する場合、素子
形成予定領域上を覆うレジストパターンの幅を大きくと
らねばならないので微細な素子の素子分離に上記シリコ
ンエッチアイソレージラン法を用いるのは好ましくない
。そこで、選択酸化法を行なうと、シリコン基板（１）
をエツチングしないのでサイドエツチングの心配がない
、従って抵抗等の微細な素子形成領域を形成する場合の
素子分離には選択酸化法の方が適している。
酸化層（８ａ）との間にパターン変換差が生じるので２
〜３μ程度の微細な素子形成領域を形成する場合、素子
形成予定領域上を覆うレジストパターンの幅を大きくと
らねばならないので微細な素子の素子分離に上記シリコ
ンエッチアイソレージラン法を用いるのは好ましくない
。そこで、選択酸化法を行なうと、シリコン基板（１）
をエツチングしないのでサイドエツチングの心配がない
、従って抵抗等の微細な素子形成領域を形成する場合の
素子分離には選択酸化法の方が適している。
シリコン基板に素子を形成する場合高耐圧を必要とする
素子と微細な素子の両方を同一基板中に形成したいとい
う場合が出てくる。そうすると上述したような素子分離
法だと一長一短があり１つの分離法で高耐圧を要する素
子と微細な素子の両方を形成することができない。例え
ばシリコンエッチアイソレージ１ン法により素子分離す
る場合の工程を示すと次のようになる。
素子と微細な素子の両方を同一基板中に形成したいとい
う場合が出てくる。そうすると上述したような素子分離
法だと一長一短があり１つの分離法で高耐圧を要する素
子と微細な素子の両方を形成することができない。例え
ばシリコンエッチアイソレージ１ン法により素子分離す
る場合の工程を示すと次のようになる。
まず第２１Ｎ（１）に示すように熱酸化を行ないシリコ
ン基板（１）の全面に薄いＳｉｎ、膜（２）を形成する
。
ン基板（１）の全面に薄いＳｉｎ、膜（２）を形成する
。
その後、上記８ｉ０．膜（２）上にＣＶＤ法により薄い
Ｓｉ、Ｎ、膜（３）を形成する。続いて同図（２）に示
すようにＰＥＰにより素子形成予定領域上を覆うレジス
トパターン（４）を形成し、上記Ｓｉ、Ｎ、膜（３）を
エツチングしてＳｉ、Ｎ４膜パターン（５）を形成する
。次に同図（３）に示すように上記レジストパターン（
４）を除去した後、上記Ｓｉｎ、膜（２）を開孔し８ｉ
０．膜パターン（６）を形成し、そして上記シリコン基
板（１）のエツチングを行ない、溝部（７）を形成する
。このときのエツチングには不可避的にサイドエツチン
グを伴うため、特に微細な素子形成領域の素子分離のた
めの溝部の幅が上記レジストパターン（４）の幅よりも
広くなり、上記素子形成領域の−が狭くなる。
Ｓｉ、Ｎ、膜（３）を形成する。続いて同図（２）に示
すようにＰＥＰにより素子形成予定領域上を覆うレジス
トパターン（４）を形成し、上記Ｓｉ、Ｎ、膜（３）を
エツチングしてＳｉ、Ｎ４膜パターン（５）を形成する
。次に同図（３）に示すように上記レジストパターン（
４）を除去した後、上記Ｓｉｎ、膜（２）を開孔し８ｉ
０．膜パターン（６）を形成し、そして上記シリコン基
板（１）のエツチングを行ない、溝部（７）を形成する
。このときのエツチングには不可避的にサイドエツチン
グを伴うため、特に微細な素子形成領域の素子分離のた
めの溝部の幅が上記レジストパターン（４）の幅よりも
広くなり、上記素子形成領域の−が狭くなる。
そして、同図（４）に示すように熱酸化により上記シリ
コン基板（１）のＳｉ、０．膜パターン（力の開孔され
ている部分に熱酸化膜（８）を形成する。このときの酸
化にも不可避的にサイド酸化を伴うので、上述したサイ
ドエツチングも加わり素子形成領域が微細な場合は隣り
合う素子分離領域の熱酸化膜が重なってしまい素子形成
領域が全く無くなってしまう。
コン基板（１）のＳｉ、０．膜パターン（力の開孔され
ている部分に熱酸化膜（８）を形成する。このときの酸
化にも不可避的にサイド酸化を伴うので、上述したサイ
ドエツチングも加わり素子形成領域が微細な場合は隣り
合う素子分離領域の熱酸化膜が重なってしまい素子形成
領域が全く無くなってしまう。
そして同図（５）に示すように上記Ｓｉ、Ｎ４膜パター
ン（５）をエツチング除去して熱酸化層（８ａ）を形成
するが、上述のように微細な素子形成領域の部分は熱酸
化層（８ａ）が重なって、素子形成領域が無くなってい
るので全く実用性が無い。
ン（５）をエツチング除去して熱酸化層（８ａ）を形成
するが、上述のように微細な素子形成領域の部分は熱酸
化層（８ａ）が重なって、素子形成領域が無くなってい
るので全く実用性が無い。
そこで本発明は、同一の工程でシリコン基板に溝部を形
成して設けられた素子分離用の熱酸化層と、溝部を形成
せずに設けられた熱酸化層とを形成することにより簡単
な工程で素子の微細化に好適な半導体装置の製造方法を
提供することを目的としている。
成して設けられた素子分離用の熱酸化層と、溝部を形成
せずに設けられた熱酸化層とを形成することにより簡単
な工程で素子の微細化に好適な半導体装置の製造方法を
提供することを目的としている。
（課題を解決するための手段）
本発明は、半導体基板上に薄い絶縁膜と薄い酸化防止膜
を形成し、その後この酸化防止膜を選択的に除去し素子
分離領域に上記酸化防止膜を残存させる。その後、上記
素子分離領域の上記絶縁膜を除去し、その部分に絶縁の
ための溝部を形成する。そして、上記半導体基板を高温
生仲さらし上記溝部及びこの溝部以外の上記素子分離領
域に同時に熱酸化層を形成する。
を形成し、その後この酸化防止膜を選択的に除去し素子
分離領域に上記酸化防止膜を残存させる。その後、上記
素子分離領域の上記絶縁膜を除去し、その部分に絶縁の
ための溝部を形成する。そして、上記半導体基板を高温
生仲さらし上記溝部及びこの溝部以外の上記素子分離領
域に同時に熱酸化層を形成する。
（作用）
上述の方法によれば、上記素子分離領域の上記絶縁膜及
び上記酸化防止膜を除去し、その部分に選択的に溝部を
形成し、上記素子分離領域に熱酸化層を形成することに
より、同一の工程で深い熱酸化層と浅い熱酸化層を形成
でき、かつ践い熱酸化層の方はパターン変換差を非常に
小さくすることができる。
び上記酸化防止膜を除去し、その部分に選択的に溝部を
形成し、上記素子分離領域に熱酸化層を形成することに
より、同一の工程で深い熱酸化層と浅い熱酸化層を形成
でき、かつ践い熱酸化層の方はパターン変換差を非常に
小さくすることができる。
（実施例）
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明に係る半導体装置の製造方法へ一実施例
を製造工程に分けて説明する。
を製造工程に分けて説明する。
（１） まず、第１図（１）に示すようにＰ型のシリ
コン基板（１）上に熱酸化により厚さ１０００−３００
ＯＡの絶縁膜（２）を形成する。そして、更にその上に
ＣＶＤ法により厚さ１０００〜３０００芙のＳｉ、Ｎ４
を堆積し、酸化防止膜（３）を形成する。
コン基板（１）上に熱酸化により厚さ１０００−３００
ＯＡの絶縁膜（２）を形成する。そして、更にその上に
ＣＶＤ法により厚さ１０００〜３０００芙のＳｉ、Ｎ４
を堆積し、酸化防止膜（３）を形成する。
（２）次に同図（２）に示すようにＰＥＰにより素子形
成予定領域に開孔を有するレジスト膜（４）を形成する
。その後、ドライエツチングにより上記素子形成予定領
域の上記酸化防止膜（５）を除去する。
成予定領域に開孔を有するレジスト膜（４）を形成する
。その後、ドライエツチングにより上記素子形成予定領
域の上記酸化防止膜（５）を除去する。
（３） 次に同図（３）に示すように、素子分離のた
めの溝部形成予定領域以外を覆うレジスト膜顛を形成し
、その後滓化アンモンによりエツチングし、上記溝部形
成予定領域の上記絶縁膜（６）を除去する〇（４）
そして、同図（４）に示すようにアルカリエツチング溶
液により選択的に上記シリコン基板（１）をエツチング
し、素子分離領域に深さ０．５〜０．３μｍの溝部（力
を形成する。
めの溝部形成予定領域以外を覆うレジスト膜顛を形成し
、その後滓化アンモンによりエツチングし、上記溝部形
成予定領域の上記絶縁膜（６）を除去する〇（４）
そして、同図（４）に示すようにアルカリエツチング溶
液により選択的に上記シリコン基板（１）をエツチング
し、素子分離領域に深さ０．５〜０．３μｍの溝部（力
を形成する。
（５） 次に同図（５）に示すように１ＯＯＯ〜１１
００°Ｃで２〜１０時間熱酸化することにより上記素子
分＃ｌＩ領域に深さ１〜３μｍの熱酸化膜（８）を形成
する。
００°Ｃで２〜１０時間熱酸化することにより上記素子
分＃ｌＩ領域に深さ１〜３μｍの熱酸化膜（８）を形成
する。
（６） 最後に同図（６）に示すように上記素子形成
領域に残存した上記熱酸化膜（８）及び上記酸化防止膜
（５）を除去し、上記素子分離領域に熱酸化＊（８ａ）
を残存させる。
領域に残存した上記熱酸化膜（８）及び上記酸化防止膜
（５）を除去し、上記素子分離領域に熱酸化＊（８ａ）
を残存させる。
本実施例によると、簡単な工程で高耐圧を必要とする素
子の素子分離には溝部を形成して熱酸化層を形成し、高
耐圧を必要としない微細な素子の素子分離には、溝部を
形成せずに熱酸化層のみを形成するようにしたことによ
り、上述した選択酸化法及びシリコンエッチアイソレー
ジ冒ン法の両方の長所を合わせ持つことができる。更に
、微細な素子の素子分離に溝部を形成せずに熱酸化層の
みを形成しているので、サイドエツチングが生じず、精
密制御ができて高性度化が図れる。さらに、本実施例に
より製造された半導体装置マスク合せに使用すると、微
細なパターンを形成することが可能になるので、非常に
高精度のマスク合せを行うことが可能になる。
子の素子分離には溝部を形成して熱酸化層を形成し、高
耐圧を必要としない微細な素子の素子分離には、溝部を
形成せずに熱酸化層のみを形成するようにしたことによ
り、上述した選択酸化法及びシリコンエッチアイソレー
ジ冒ン法の両方の長所を合わせ持つことができる。更に
、微細な素子の素子分離に溝部を形成せずに熱酸化層の
みを形成しているので、サイドエツチングが生じず、精
密制御ができて高性度化が図れる。さらに、本実施例に
より製造された半導体装置マスク合せに使用すると、微
細なパターンを形成することが可能になるので、非常に
高精度のマスク合せを行うことが可能になる。
以上のように本発明によれば、半導体基板に同一の工程
により、溝部に熱酸化層を形成するようにした素子分離
領域と、溝部を形成せずに熱酸化層のみで形成された素
子分離領域の両方を合せ持つことができるので、素子の
微細化に好適な半導体装１ｖｌの製造方法を提供できる
。
により、溝部に熱酸化層を形成するようにした素子分離
領域と、溝部を形成せずに熱酸化層のみで形成された素
子分離領域の両方を合せ持つことができるので、素子の
微細化に好適な半導体装１ｖｌの製造方法を提供できる
。
第１図（１）乃至（６）は本発明の一実施例を示す半導
体装置の製造方法を示す工程図、第２図（１）乃至（５
）はシリコンエッチアイソレージ、ン法により微細な素
子領域を素子分離する場合の製造方法を示す工程図、第
３図（１）乃至（５）はシリコンエッチアイソレージロ
ン法により微細でない素子領域を素子分離する場合の＋
！！！遣方法を示す工程図、第４図（１）乃至（４）は
選択酸化法により素子分離する場合の製造方法を示す工
程図である。 ｌ・・・半導体基板、 ２・・・絶縁膜、３・・・酸
化防止膜、 ７・・・溝部、８ａ・・・熱酸化層。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ＋２） 第 １ ■ 第１記 第 ２ 口 第 ３１ 嘉 ４ 口
体装置の製造方法を示す工程図、第２図（１）乃至（５
）はシリコンエッチアイソレージ、ン法により微細な素
子領域を素子分離する場合の製造方法を示す工程図、第
３図（１）乃至（５）はシリコンエッチアイソレージロ
ン法により微細でない素子領域を素子分離する場合の＋
！！！遣方法を示す工程図、第４図（１）乃至（４）は
選択酸化法により素子分離する場合の製造方法を示す工
程図である。 ｌ・・・半導体基板、 ２・・・絶縁膜、３・・・酸
化防止膜、 ７・・・溝部、８ａ・・・熱酸化層。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ＋２） 第 １ ■ 第１記 第 ２ 口 第 ３１ 嘉 ４ 口
Claims (1)
- 【特許請求の範囲】 半導体基板上に薄い絶縁膜と薄い酸化防止 膜を形成する工程と、上記酸化防止膜を選択的に除去し
素子分離領域に上記酸化防止膜を残存させる工程と、上
記酸化膜を選択的に除去し上記素子分離領域に絶縁のた
めの溝部を形成する工程と、上記半導体基板を高温中に
さらし上記溝部及びこの溝部以外の上記素子分離領域に
同時に熱酸化層を形成する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11701588A JPH01287951A (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11701588A JPH01287951A (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287951A true JPH01287951A (ja) | 1989-11-20 |
| JPH0566011B2 JPH0566011B2 (ja) | 1993-09-20 |
Family
ID=14701337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11701588A Granted JPH01287951A (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135318A (ja) * | 1996-10-30 | 1998-05-22 | Lg Semicon Co Ltd | 半導体装置の隔離膜形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217629A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-05-16 JP JP11701588A patent/JPH01287951A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217629A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135318A (ja) * | 1996-10-30 | 1998-05-22 | Lg Semicon Co Ltd | 半導体装置の隔離膜形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0566011B2 (ja) | 1993-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62291940A (ja) | 半導体装置の製造方法 | |
| KR940016682A (ko) | 집적회로에서 전기적 분리 구조 및 그 형성방법 | |
| US6867143B1 (en) | Method for etching a semiconductor substrate using germanium hard mask | |
| JPH01287951A (ja) | 半導体装置の製造方法 | |
| JPH06163528A (ja) | 半導体装置の製造方法 | |
| JPS6387741A (ja) | 半導体装置の製造方法 | |
| JPS60133739A (ja) | 半導体装置の製造方法 | |
| KR0168148B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| JPS61184831A (ja) | 半導体装置の製造方法 | |
| KR0131367B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| JPS59107534A (ja) | 半導体装置の製造方法 | |
| KR100294641B1 (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR100189747B1 (ko) | 반도체 소자간의 격리방법 | |
| KR960008563B1 (ko) | 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법 | |
| KR100268902B1 (ko) | 반도체소자의소자격리층형성방법 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| KR960002742A (ko) | 반도체소자의 제조방법 | |
| JPH01162351A (ja) | 半導体装置の製造方法 | |
| KR970003780A (ko) | 반도체소자의 소자분리 산화막 제조방법 | |
| JPS62181451A (ja) | フイ−ルド絶縁膜の形成方法 | |
| KR19980053673A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR19990004605A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| JPH01151244A (ja) | 半導体装置の製造方法 | |
| JPS6297354A (ja) | 半導体装置の製造方法 | |
| JPH03101249A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |