KR100294641B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

Info

Publication number
KR100294641B1
KR100294641B1 KR1019980037087A KR19980037087A KR100294641B1 KR 100294641 B1 KR100294641 B1 KR 100294641B1 KR 1019980037087 A KR1019980037087 A KR 1019980037087A KR 19980037087 A KR19980037087 A KR 19980037087A KR 100294641 B1 KR100294641 B1 KR 100294641B1
Authority
KR
South Korea
Prior art keywords
pattern
film
region
trench
antioxidant
Prior art date
Application number
KR1019980037087A
Other languages
English (en)
Other versions
KR20000019136A (ko
Inventor
엄재두
김하영
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980037087A priority Critical patent/KR100294641B1/ko
Publication of KR20000019136A publication Critical patent/KR20000019136A/ko
Application granted granted Critical
Publication of KR100294641B1 publication Critical patent/KR100294641B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 상대적으로 산화방지막 패턴의 크기가 크고 밀도가 낮은 제1 영역 및 상대적으로 산화방지막 패턴 크기가 작고 밀도가 높은 제2 영역으로 이루어지는 반도체 소자의 트렌치를 이용한 소자분리막 형성 방법에 있어서, 반도체 기판 내에 형성된 트렌치 내부 및 산화방지막 패턴 사이에만 산화막이 남도록 하기 위하여, 산화막을 연마하고, 전체 구조 상에 음성감광막을 도포하고, 트렌치 형성에 사용된 마스크로 음성감광막을 노광하되, 제1 영역에 초점을 맞추어 상기 제2 영역 상에는 디포커스(defocus)가 발생하도록하고, 음성감광막을 현상하여 상기 트렌치 상에 제1 음성감광막 패턴을 형성하고, 열처리 공정을 실시하여 상기 제1 음성감광막패턴을 플로우시킴으로써, 제2 영역을 덮는 제2 음성감광막패턴을 형성하고, 제2 음성감광막패턴을 식각마스크로, 상기 연마 과정에서 완전히 제거되지 않고 상기 제1 영역의 상기 산화방지막 패턴 상에 잔류한 산화막을 식각하여, 상기 제1 영역의 상기 산화방지막 패턴을 노출시키고, 제2 음성감광막패턴 및 산화방지막 패턴을 제거하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성 방법
본 발명은 반도체 장치 제조 분야에 관한 것으로, STI(shallow trench isolation) 기술을 이용한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
도1a 내지 도1c, 도2 및 도3을 참조하여 종래의 STI 기술을 이용한 반도체 소자의 소자분리막 형성 방법을 설명한다.
먼저, 도1a에 도시한 바와 같이 실리콘 기판(10) 상에 패드산화막(pad oxide)(11) 및 산화방지를 위한 질화막(12)을 차례로 형성하고, 질화막(12) 및 패드산화막(11)을 선택적으로 식각하여 트렌치 형성 영역의 실리콘 기판(10)을 노출시키는 산화방지패턴(13)을 형성한다. 이어서, 실리콘 기판(10)을 선택적으로 식각하여 트렌치를 형성하고, 고밀도 플라즈마 화학기상증착법(high plasma density chemical vapor deposition)으로, 트렌치를 포함한 전체 구조 상에 산화막(14)을 형성한다.
이때, 산화방지패턴(13)의 폭과 밀도에 따라 영역별로 산화막(14) 두께가 다르게 형성된다. 즉, 상대적으로 산화방지패턴(13)의 폭이 넓고 밀도가 낮은 제1 영역(A)에서는, 상대적으로 산화방지패턴(13)의 폭이 좁고 밀도가 높은 제2 영역(B)보다 산화막(14)이 두껍게 형성된다.
도1b는 도1a의 제1 영역(A) 상에 형성된 산화막(14)의 단면을 보이고, 도1c는 도1a의 제2 영역(B) 상에 형성된 산화막(14)의 단면을 보이는 SEM(scanning electro microscope) 사진이다.
다음으로, 도2에 도시한 바와 같이 트렌치 내부 및 산화방지패턴(13) 사이에만 산화막(14)이 남도록 하기 위하여, 화학적 기계적 연마(chemical mechanical polishing) 공정을 실시한다. 이때, 제1 영역(A) 상에 형성된 산화막(14)은 화학적 기계적 연마 후에, 완전히 제거되지 않고 잔류한다.
상기와 같이 화학적 기계적 연마 후, 제1 영역(A)에 산화막(14)이 잔류하는 것을 방지하기 위하여, 산화방지패턴(13) 형성을 위한 마스크에 보조 패턴을 삽입하여 산화방지패턴(13)의 폭 및 밀도를 조절하는 방법이 있으나, 스크라이브 라인(scribe line) 이나 셀영역의 큰 패턴에는 보조 패턴을 적용하지 못한다.
따라서, 도3에 도시한 바와 같이 제2 영역(B) 상에 감광막 패턴(30)을 형성하고, 제1 영역(A)의 산화막을 제거하는 방법이 제시되고 있으나, 이와 같은 방법은 별도의 마스크를 제조하여야하는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소자분리막 형성 과정에서 잔류하는 산화막을, 별도의 마스크 제조 공정을 수반하지 않고 보다 용이하게 제거할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c, 도2 및 도3은 종래의 STI 기술을 이용한 반도체 소자의 소자분리막 형성 공정 단면도,
도4 내지 도7은 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
A: 제1 영역 B: 제2 영역
20: 실리콘 기판 21: 패드산화막
22: 질화막 23: 양성감광막 패턴
24: 산화방지막 패턴 25: 산화막
40A: 제1 음성감광막패턴 40B: 제2 음성감광막패턴
M: 마스크
상기 목적을 달성하기 위한 본 발명은 상대적으로 산화방지막 패턴의 크기가 크고 밀도가 낮은 제1 영역 및 상대적으로 산화방지막 패턴 크기가 작고 밀도가 높은 제2 영역으로 이루어지는 반도체 소자의 트렌치를 이용한 소자분리막 형성 방법에 있어서, 반도체 기판 실리콘 기판 상에 산화방지막을 형성하는 제1 단계; 상기 산화방지막 상에 양성감광막을 도포하고, 상기 제1 영역에 트렌치를 형성하기 위한 마스크를 사용하여 상기 양성감광막을 노광하고, 현상하여 트렌치 영역의 상기 산화방지막을 노출시키는 양성감광막 패턴을 형성하는 제2 단계; 상기 양성감광막을 식각마스크로, 상기 산화방지막을 선택적으로 식각하여 트렌치 영역의 상기 반도체 기판을 노출시키는 산화방지막 패턴을 형성하고, 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성한 후, 상기 양성감광막 패턴을 제거하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 산화막을 형성한 후, 상기 트렌치 내부 및 산화방지막 패턴 사이에만 상기 산화막이 남도록 하기 위하여, 상기 산화막을 연마하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 음성감광막을 도포하고, 상기 제2 단계에서 사용된 마스크를 다시 사용하여 상기 음성감광막을 노광하되, 상기 제1 영역에 초점을 맞추어 상기 제2 영역 상에는 디포커스(defocus)가 발생하도록 하는 제5 단계; 상기 음성감광막을 현상하여 상기 트렌치 상에 제1 음성감광막패턴을 형성하는 제6 단계; 열처리 공정을 실시하여 상기 제1 음성감광막패턴을 플로우시킴으로써, 상기 제2 영역을 덮는 제2 음성감광막패턴을 형성하는 제7 단계; 상기 제2 음성감광막패턴을 식각마스크로, 상기 제4 단계에서 완전히 제거되지 않고 상기 제1 영역의 상기 산화방지막 패턴 상에 잔류한 산화막을 식각하여, 상기 제1 영역의 상기 산화방지막 패턴을 노출시키는 제8 단계; 및 상기 제2 음성감광막패턴 및 산화방지막 패턴을 제거하는 제9 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도4 내지 도7을 참조하여 설명한다.
도4 내지 도7에서 도면부호 'A'는 상대적으로 패턴의 크기가 크고 밀도가 낮은 제1 영역을 나타내고, 'B'는 상대적으로 패턴 크기가 작고 밀도가 높은 제2 영역을 나타낸다. 이하의 설명에서 트렌치는 제2 영역에 형성된다.
먼저, 도4에 도시한 바와 같이 실리콘 기판(20) 상에 패드산화막(21) 및 산화방지를 위한 질화막(22)을 차례로 형성한다. 다음으로, 양성감광막을 전체 구조 상에 도포하고, 트렌치 영역을 노광시키기 위한 마스크(M)를 사용하여 양성감광막을 노광하고, 현상하여 트렌치 영역을 노출시키는 양성감광막 패턴(23)을 형성한다. 이어서, 양성감광막 패턴(23)을 식각마스크로, 질화막(22) 및 패드산화막(21)을 선택적으로 식각하여 트렌치 영역의 실리콘 기판(20)을 노출시키는 산화방지막 패턴(24)을 형성한 다음, 노출된 실리콘 기판(20)을 식각하여 트렌치를 형성한다.
다음으로, 도5에 도시한 바와 같이 양성감광막 패턴(23)을 제거하고, 고밀도 플라즈마 화학기상증착법으로, 트렌치를 포함한 전체 구조 상에 산화막(25)을 형성한 후, 트렌치 내부 및 산화방지패턴(24) 사이에만 산화막(25)이 남도록 하기 위하여, 화학적 기계적 연마공정을 실시한다. 이때, 제1 영역(A) 상에 형성된 산화막(25)은 화학적 기계적 연마 후에, 완전히 제거되지 않고 잔류한다.
다음으로, 전체 구조 상에 음성감광막을 도포하고, 트렌치 영역을 노광시키는 마스크(M)를 다시 사용하여 노광을 실시한다. 노광시, 초점을 제1 영역(A)에 맞추어, 제2 영역(B) 상에는 디포커스(defocus)가 발생하도록 한다.
이어서, 상기 음성감광막을 현상하여 트렌치 영역 상에 제1 음성감광막 패턴(40A)을 형성한다. 상기와 같은 노광공정에서 제2 영역 상에 디포커스가 발생됨으로 인하여 제2 영역 상에 형성되는 패턴은 그 형태가 뚜렷하지 못하다.
다음으로, 도6에 도시한 바와 같이 열처리 공정을 실시하여 상기 제1 음성감광막 패턴(40A)을 플로우(flow)시킴으로써 제2 영역을 덮는 제2 음성감광막패턴(40B)을 형성한다. 이어서, 제2 음성감광막패턴(40B)을 식각마스크로 제1 영역 상에 잔류하는 산화막(25)을 식각하여 산화방지막 패턴(24)이 노출되도록 한다.
다음으로, 도7에 도시한 바와 같이 제2 음성감광막패턴(40B) 및 산화방지막 패턴(24)을 제거한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자분리막 형성 과정에서 잔류하는 산화막을, 별도의 마스크 제조 공정을 수반하지 않고 보다 용이하게 제거할 수 있어 공정 효율을 높일 수 있다.

Claims (3)

  1. 상대적으로 산화방지막 패턴의 크기가 크고 밀도가 낮은 제1 영역 및 상대적으로 산화방지막 패턴 크기가 작고 밀도가 높은 제2 영역으로 이루어지는 반도체 소자의 트렌치를 이용한 소자분리막 형성 방법에 있어서,
    반도체 기판 실리콘 기판 상에 산화방지막을 형성하는 제1 단계;
    상기 산화방지막 상에 양성감광막을 도포하고, 상기 제1 영역에 트렌치를 형성하기 위한 마스크를 사용하여 상기 양성감광막을 노광하고, 현상하여 트렌치 영역의 상기 산화방지막을 노출시키는 양성감광막 패턴을 형성하는 제2 단계;
    상기 양성감광막을 식각마스크로, 상기 산화방지막을 선택적으로 식각하여 트렌치 영역의 상기 반도체 기판을 노출시키는 산화방지막 패턴을 형성하고, 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성한 후, 상기 양성감광막 패턴을 제거하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 산화막을 형성한 후, 상기 트렌치 내부 및 산화방지막 패턴 사이에만 상기 산화막이 남도록 하기 위하여, 상기 산화막을 연마하는 제4 단계;
    상기 제4 단계가 완료된 전체 구조 상에 음성감광막을 도포하고, 상기 제2 단계에서 사용된 마스크를 다시 사용하여 상기 음성감광막을 노광하되, 상기 제1 영역에 초점을 맞추어 상기 제2 영역 상에는 디포커스(defocus)가 발생하도록 하는 제5 단계;
    상기 음성감광막을 현상하여 상기 트렌치 상에 제1 음성감광막패턴을 형성하는 제6 단계;
    열처리 공정을 실시하여 상기 제1 음성감광막패턴을 플로우시킴으로써, 상기 제2 영역을 덮는 제2 음성감광막패턴을 형성하는 제7 단계;
    상기 제2 음성감광막패턴을 식각마스크로, 상기 제4 단계에서 완전히 제거되지 않고 상기 제1 영역의 상기 산화방지막 패턴 상에 잔류한 산화막을 식각하여, 상기 제1 영역의 상기 산화방지막 패턴을 노출시키는 제8 단계; 및
    상기 제2 음성감광막패턴 및 산화방지막 패턴을 제거하는 제9 단계
    를 포함하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화막을 고밀도 플라즈마를 이용한 화학기상증착법으로 형성하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막을 화학적 기계적 연마 방법으로 연마하는 반도체 소자의 소자분리막 형성 방법.
KR1019980037087A 1998-09-09 1998-09-09 반도체 소자의 소자분리막 형성 방법 KR100294641B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980037087A KR100294641B1 (ko) 1998-09-09 1998-09-09 반도체 소자의 소자분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980037087A KR100294641B1 (ko) 1998-09-09 1998-09-09 반도체 소자의 소자분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20000019136A KR20000019136A (ko) 2000-04-06
KR100294641B1 true KR100294641B1 (ko) 2001-10-19

Family

ID=19550009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980037087A KR100294641B1 (ko) 1998-09-09 1998-09-09 반도체 소자의 소자분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100294641B1 (ko)

Also Published As

Publication number Publication date
KR20000019136A (ko) 2000-04-06

Similar Documents

Publication Publication Date Title
KR20000044928A (ko) 반도체 소자의 트랜치 형성 방법
KR100294641B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100313523B1 (ko) 반도체 장치의 분리구조 형성방법
KR100356478B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR20070058747A (ko) 반도체 소자의 소자분리막 형성 방법
KR100418300B1 (ko) 반도체소자의소자분리막형성방법
KR0148611B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20070054892A (ko) 반도체 소자의 제조 방법
KR100396689B1 (ko) 반도체소자의게이트제조방법
KR100227634B1 (ko) 반도체 소자의 제조방법
KR100252859B1 (ko) 반도체 소자의 제조방법
KR20020044682A (ko) 반도체소자의 소자 격리막 형성 방법
KR20030002702A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20000021278A (ko) 트렌치 소자 분리 방법
KR100221633B1 (ko) 소자격리 방법
KR0137433B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20030002884A (ko) 반도체소자의 소자분리막 형성 방법
KR20040002117A (ko) 반도체소자 및 그의 제조방법
KR20020050918A (ko) 플레쉬 메모리 소자의 제조방법
KR20000003508A (ko) 반도체 소자의 소자분리막 형성 방법
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
KR20020030337A (ko) 반도체 장치의 얕은 트랜치형 분리구조 제조방법
KR20000052083A (ko) 엑스레이 마스크 제조방법
KR20010038753A (ko) 반도체 장치의 분리구조 제조방법
KR20020000821A (ko) 반도체 소자의 게이트 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090406

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee