JPS63131540A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63131540A JPS63131540A JP61278193A JP27819386A JPS63131540A JP S63131540 A JPS63131540 A JP S63131540A JP 61278193 A JP61278193 A JP 61278193A JP 27819386 A JP27819386 A JP 27819386A JP S63131540 A JPS63131540 A JP S63131540A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来の半導体装置の製造方法は第２図及び第５図に示す
様な細造をしていて、半導体基板をテーパー状にエツチ
ングした後不純ｖＩＪ１ｉ−イオンに打込で拡散するか
気相成長法で不純物を含む層を形成し熱処理によって不
純物を拡散するかして、溝部＠面に不純物を拡散してい
た。
様な細造をしていて、半導体基板をテーパー状にエツチ
ングした後不純ｖＩＪ１ｉ−イオンに打込で拡散するか
気相成長法で不純物を含む層を形成し熱処理によって不
純物を拡散するかして、溝部＠面に不純物を拡散してい
た。
しかし上記従来の技術では、半導体基板のテーパーエツ
チングによる場合、寸法制御がむずかしかったシ、実質
的な素子分離寸法が小さくなる。
チングによる場合、寸法制御がむずかしかったシ、実質
的な素子分離寸法が小さくなる。
また、固体からの不純物拡散では、？！［及び拡散閑さ
のコントロールがむすかしく、ＣＭＯＢ構造の様に、２
檀類の不純物を拡散するには工程数が多くつまりすぎ、
１ｆｆｉ的でないという欠点があった。
のコントロールがむすかしく、ＣＭＯＢ構造の様に、２
檀類の不純物を拡散するには工程数が多くつまりすぎ、
１ｆｆｉ的でないという欠点があった。
本発明はこの様な問題を解決するもので、その目的とす
るところは、量産的で制御性に畳んだ、素子分１１１ｔ
−有する半導体装置を提供するところにある。
るところは、量産的で制御性に畳んだ、素子分１１１ｔ
−有する半導体装置を提供するところにある。
（ａ） 牛導体基板弐面上に、フォトエツチングを行
なってパターンを形成する工程と、 （ｂ）） 前記パターンをマスクとして半導体基板表
面から、基板中に達して溝部を設ける工゛程と、（ｃ）
８部形成後、エツチングマスクに用いたパターンを
、後退させる工程と、 （ｅｉ） 後退後のパターンをマスクに、不純物に打
込む工程と、 （θ）その後溝部を埋め込む工程とからなることを特徴
とする。
なってパターンを形成する工程と、 （ｂ）） 前記パターンをマスクとして半導体基板表
面から、基板中に達して溝部を設ける工゛程と、（ｃ）
８部形成後、エツチングマスクに用いたパターンを
、後退させる工程と、 （ｅｉ） 後退後のパターンをマスクに、不純物に打
込む工程と、 （θ）その後溝部を埋め込む工程とからなることを特徴
とする。
本発明の作用を述べれば、半導体基板に溝Ｓｔ−形成し
た時のマスク材を後退させ、不純物を打込み、溝部を埋
める事により、トランジスタのチャンネル領域の周辺に
不純物層を形成できるため、溝の側壁をつたわって流れ
出すリーク電流ｔ−低減する事ができる。
た時のマスク材を後退させ、不純物を打込み、溝部を埋
める事により、トランジスタのチャンネル領域の周辺に
不純物層を形成できるため、溝の側壁をつたわって流れ
出すリーク電流ｔ−低減する事ができる。
〔実施例〕
以下本発明について、実施例に基づき詳細に説明する。
本発明の半導体装置の製造方法は、基本的には第１図（
ａ）〜（ｆ）の様になる。
ａ）〜（ｆ）の様になる。
以下工程を追いながら説明する。
まずシリコン基板にＰウェル領域及びＮウェル領域を形
成する。
成する。
ついで、シリコン基板を酸化した後、フォトエツチング
によって素子分離領域のシリコン酸化膜を除去しシリコ
ンエツチング用のマスクパターンを形成する。第１図（
ａ） 前記マスクパターンを用いシリコン基板をエツチングし
溝部を形成する。虫１図（ｂ）ついで、７ツ酸水溶液で
処理する事により、シリコン酸化膜のマスクパターンｔ
わずかに後退させる。第１図（ｃ） ついで、フォト工程によシＰチャンネル領域に、レジス
トパターンを形成し、シリコン基板を全面イオン打込に
よってポロンを不純物として拡散する。渠１図（ｄ） ついで同様にＮチャンネル領域にレジストパターンを形
成し、シリコン基板を全面イオン打込みによってリンを
不純物として拡散する。第１７（ｅｓ）この後溝部に酸
化シリコンを埋め込み、ゲートＰ 領域、Ｎ 領域、配
線等を形成し半導体装置を形成する。第１因（ｆ） 本実施例では、シリコン基板に溝部を形成するきいＯマ
スクとして酸化シリコンを酸化により得ているが、これ
に限定されるものではない。
によって素子分離領域のシリコン酸化膜を除去しシリコ
ンエツチング用のマスクパターンを形成する。第１図（
ａ） 前記マスクパターンを用いシリコン基板をエツチングし
溝部を形成する。虫１図（ｂ）ついで、７ツ酸水溶液で
処理する事により、シリコン酸化膜のマスクパターンｔ
わずかに後退させる。第１図（ｃ） ついで、フォト工程によシＰチャンネル領域に、レジス
トパターンを形成し、シリコン基板を全面イオン打込に
よってポロンを不純物として拡散する。渠１図（ｄ） ついで同様にＮチャンネル領域にレジストパターンを形
成し、シリコン基板を全面イオン打込みによってリンを
不純物として拡散する。第１７（ｅｓ）この後溝部に酸
化シリコンを埋め込み、ゲートＰ 領域、Ｎ 領域、配
線等を形成し半導体装置を形成する。第１因（ｆ） 本実施例では、シリコン基板に溝部を形成するきいＯマ
スクとして酸化シリコンを酸化により得ているが、これ
に限定されるものではない。
以上の様に、素子領域の外周ごく限られた領域にセル７
アラインで不純物を打込む事で、ジャンクションリーク
及び、ソースｅドレイン間のリークを十分に低減できた
。
アラインで不純物を打込む事で、ジャンクションリーク
及び、ソースｅドレイン間のリークを十分に低減できた
。
以上述べた様に、半導体装置の素子分離領域と素子領域
の境界部分にエツチングに用いたマスク材を後退させる
事にエクセル７アラインで不純物を打込む事によシ、ト
ランジスタのンース・ドレイン間のテール領域のリーク
及び、ジャンクションリークを十分に低減する事で信頼
性が高い半導体装置を実現した。
の境界部分にエツチングに用いたマスク材を後退させる
事にエクセル７アラインで不純物を打込む事によシ、ト
ランジスタのンース・ドレイン間のテール領域のリーク
及び、ジャンクションリークを十分に低減する事で信頼
性が高い半導体装置を実現した。
第１図（ａ）〜（ｆ）は本発明による半導体装置の製造
方法の実施例を示す製造工程断面図。 第２図及び第５図は従来の製造方法の特に第１図（ｄ）
及び（ｅ）に相当する工程の断面図。 １０１、１０２，５０１・・・・・・半導体基板１０２
・・・・・・・・・・・・・・・・・・・・・Ｐｗｅｌ
ｌ領域１０３・・・…・・・・・・・・・・・・・・・
ＮＷｅｌｌ領域１０４、２０４．５０４． ＩＬ６・・
・シリコン酸化膜１０５．２０５，３０５・・・・・・
溝 部１０６・・・・・・・・・・・・・・・・・・・
・・Ｐ型不純物イオン打込み１０７．２０７，３０７・
・・・・・Ｐ型拡散領域１０８・・・・・・・・・・・
・・・・・・・・・・Ｈ型不純物イオン打込み１０９・
・・・・・・・・・・・・・・・・・・・・Ｎ型拡散領
域１１０・・・・・・・・・・・・・・・・・・・・・
Ｎ十拡散層１１１・・・・・・・・・・・・・・・・・
・・・・Ｐ 拡散層１１２・・・・・・・・・・・・・
・・・・・・・・ゲート電極１１３・・・・・・・・・
・・・・・・・・・・・・層間絶縁膜１１４・・・・・
・・・・・・・・・・・・・・・・配 線１１５・・・
・・・・・・・・・・・・・・−・・・パッシベーショ
ン膜１１８・・・・・・・・・・・・・・・・・・・・
・レジスト３１７・・・・・・・・・・・・・・・・・
・・・・不純物を含むＳ ｉ Ｏ，膜板 上 ［１人 セイコーエプソン株式会社 （ｂ） （ｃ） （ｃｌ） 第１図
方法の実施例を示す製造工程断面図。 第２図及び第５図は従来の製造方法の特に第１図（ｄ）
及び（ｅ）に相当する工程の断面図。 １０１、１０２，５０１・・・・・・半導体基板１０２
・・・・・・・・・・・・・・・・・・・・・Ｐｗｅｌ
ｌ領域１０３・・・…・・・・・・・・・・・・・・・
ＮＷｅｌｌ領域１０４、２０４．５０４． ＩＬ６・・
・シリコン酸化膜１０５．２０５，３０５・・・・・・
溝 部１０６・・・・・・・・・・・・・・・・・・・
・・Ｐ型不純物イオン打込み１０７．２０７，３０７・
・・・・・Ｐ型拡散領域１０８・・・・・・・・・・・
・・・・・・・・・・Ｈ型不純物イオン打込み１０９・
・・・・・・・・・・・・・・・・・・・・Ｎ型拡散領
域１１０・・・・・・・・・・・・・・・・・・・・・
Ｎ十拡散層１１１・・・・・・・・・・・・・・・・・
・・・・Ｐ 拡散層１１２・・・・・・・・・・・・・
・・・・・・・・ゲート電極１１３・・・・・・・・・
・・・・・・・・・・・・層間絶縁膜１１４・・・・・
・・・・・・・・・・・・・・・・配 線１１５・・・
・・・・・・・・・・・・・・−・・・パッシベーショ
ン膜１１８・・・・・・・・・・・・・・・・・・・・
・レジスト３１７・・・・・・・・・・・・・・・・・
・・・・不純物を含むＳ ｉ Ｏ，膜板 上 ［１人 セイコーエプソン株式会社 （ｂ） （ｃ） （ｃｌ） 第１図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板表面上に、フォトエッチングを行なつ
て、パターンを形成する工程と、（ｂ）前記パターンを
マスクとして半導体基板表面から基板中に達して溝部を
設ける工程と、 （ｃ）溝部形成後、エッチングマスクに用いたパターン
を、後退させる工程と、 （ｄ）後退後のパターンをマスクに、不純物を打込む工
程と、 （ｅ）その後溝部を埋め込む工程とからなる、半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278193A JP2658027B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278193A JP2658027B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131540A true JPS63131540A (ja) | 1988-06-03 |
| JP2658027B2 JP2658027B2 (ja) | 1997-09-30 |
Family
ID=17593888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278193A Expired - Lifetime JP2658027B2 (ja) | 1986-11-21 | 1986-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658027B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697377A (ja) * | 1992-07-30 | 1994-04-08 | Nec Corp | Ｃｍｏｓ半導体装置の素子分離構造およびその製造方法 |
| WO1998025307A1 (en) * | 1996-12-04 | 1998-06-11 | Sharp Kabushiki Kaisha | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61137338A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS61267341A (ja) * | 1985-05-22 | 1986-11-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1986
- 1986-11-21 JP JP61278193A patent/JP2658027B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61137338A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS61267341A (ja) * | 1985-05-22 | 1986-11-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697377A (ja) * | 1992-07-30 | 1994-04-08 | Nec Corp | Ｃｍｏｓ半導体装置の素子分離構造およびその製造方法 |
| WO1998025307A1 (en) * | 1996-12-04 | 1998-06-11 | Sharp Kabushiki Kaisha | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658027B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |