JPH04155838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04155838A JPH04155838A JP27940090A JP27940090A JPH04155838A JP H04155838 A JPH04155838 A JP H04155838A JP 27940090 A JP27940090 A JP 27940090A JP 27940090 A JP27940090 A JP 27940090A JP H04155838 A JPH04155838 A JP H04155838A
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、なかでもゲートオーバーラツプド
レイン構造を有するＮ型ＭＯＳＦＥＴの製造方法に関す
るものである。
レイン構造を有するＮ型ＭＯＳＦＥＴの製造方法に関す
るものである。
（従来の技術）
従来、この種の技術は例えばＩＥＤＭ８７ （１９８７
−５）（米）ｐ、３８−４１に開示されるものがある。
−５）（米）ｐ、３８−４１に開示されるものがある。
その構造を第２図に、製造方法を第３図に示し以下に説
明する。
明する。
構造の特徴は第２図に示すように、自己整合で形成され
たソース、ドレインの低濃度Ｎ型拡散層１ａ、１ｂがゲ
ート電極１ｃとオーバーラツプしていることである。
たソース、ドレインの低濃度Ｎ型拡散層１ａ、１ｂがゲ
ート電極１ｃとオーバーラツプしていることである。
その形成方法を第３図に示すが、まず（ａ）図のように
Ｐ型シリコン基板（１００）２ａ上に、１５０人程１の
ゲート酸化膜２ｂを形成し、しきい値制御のためイオン
注入技術により、イオン種１１Ｂ１を注入量１．２ｅ１
２ｉｏｎｓ／ｃｍ２、打ち込みエネルギー３０ｋｅＶの
条件で注入し、その後ＬＰＣＶＤ法で第１の多結晶シリ
コン膜２Ｃを５００人程１堆積する。この後、これを大
気中に晒して前記膜２ｃ上に５〜１０人の自然二酸化シ
リコン膜２ｄを形成する。次いで、第２の多結晶シリコ
ン膜２ｅおよび第１の酸化膜２ｆをＣＶＤ法により堆積
し、異方性エツチングでバターニングする。
Ｐ型シリコン基板（１００）２ａ上に、１５０人程１の
ゲート酸化膜２ｂを形成し、しきい値制御のためイオン
注入技術により、イオン種１１Ｂ１を注入量１．２ｅ１
２ｉｏｎｓ／ｃｍ２、打ち込みエネルギー３０ｋｅＶの
条件で注入し、その後ＬＰＣＶＤ法で第１の多結晶シリ
コン膜２Ｃを５００人程１堆積する。この後、これを大
気中に晒して前記膜２ｃ上に５〜１０人の自然二酸化シ
リコン膜２ｄを形成する。次いで、第２の多結晶シリコ
ン膜２ｅおよび第１の酸化膜２ｆをＣＶＤ法により堆積
し、異方性エツチングでバターニングする。
次ぎに（ｂ）図のように、前記酸化１１ｉ２ｆをマスク
にして第２の多結晶シリコン膜２ｅを高選択性エツチン
グする。このとき前記酸化膜２ｄがストッパーとなる。
にして第２の多結晶シリコン膜２ｅを高選択性エツチン
グする。このとき前記酸化膜２ｄがストッパーとなる。
次にイオン注入により３１Ｐ゛、５ｅ １２ ｉ ｏｎ
ｓ／ｃｍ２．８０ｋｅＶの条件でリンを注入して、低濃
度ｎ−拡散層３ｄを形成する。
ｓ／ｃｍ２．８０ｋｅＶの条件でリンを注入して、低濃
度ｎ−拡散層３ｄを形成する。
次いで（Ｃ）図に示すように、酸化膜２ｆにサイドウオ
ール４ａを形成し、これをマスクにして第１の多結晶シ
リコン膜２ｃをエツチングする。
ール４ａを形成し、これをマスクにして第１の多結晶シ
リコン膜２ｃをエツチングする。
最後に（ｄ）図のよう；ニア５Ａ ｓ、４０ｋｅＶ４ｅ
ｌ ５ ｉ ｏｎｓ／ｃｍ２の条件でヒ素をイオン注
入し、高濃度拡散層５ａを形成する。また、オーバーラ
ツプ幅ｒは第１の多結晶シリコン膜２ｃを熱酸化して酸
化膜５ｂを形成することにより制御する。
ｌ ５ ｉ ｏｎｓ／ｃｍ２の条件でヒ素をイオン注
入し、高濃度拡散層５ａを形成する。また、オーバーラ
ツプ幅ｒは第１の多結晶シリコン膜２ｃを熱酸化して酸
化膜５ｂを形成することにより制御する。
（発明が解決しようとする課題）
しかしながら、前述の製造方法では、第１の多結晶シリ
コン膜上の自然酸化膜により、第２の多結晶シリコン膜
のエツチングの終点を制御するために、高選択性のドラ
イエツチング技術が必要となる。これはかなり困難な技
術である。
コン膜上の自然酸化膜により、第２の多結晶シリコン膜
のエツチングの終点を制御するために、高選択性のドラ
イエツチング技術が必要となる。これはかなり困難な技
術である。
また、ゲート長が短くなりパンチスルーストップ用Ｐ型
不純物をゲート下にイオン注入する場合や、Ｐ型ボケッ
トノパンチスルーストップ用Ｐ型不純物をイオン注入す
る場合には、ソース、トレイン低濃度ｎ型拡散層の不純
物打ち込み量を増加させ、パンチスルーストップ用Ｐ型
不純物影響を低減させる必要がある。
不純物をゲート下にイオン注入する場合や、Ｐ型ボケッ
トノパンチスルーストップ用Ｐ型不純物をイオン注入す
る場合には、ソース、トレイン低濃度ｎ型拡散層の不純
物打ち込み量を増加させ、パンチスルーストップ用Ｐ型
不純物影響を低減させる必要がある。
さらにこのパンチスルーストップ用Ｐ型不純物濃度が高
（なるために、接合容量が増加するという問題点があっ
た。
（なるために、接合容量が増加するという問題点があっ
た。
（課題を解決しようとする手段）
本発明は前述した問題点、即ち高選択比によるエツチン
グ技術の困難性、ソース、ドレイン低濃度拡散層の不純
物打ち込み量の増加、およびソース、ドレイン拡散層と
基板との接合容量の増加を解決するために、エッチバッ
ク技術で逆Ｔ字型Ｎ型ＭＯＳＦＥＴの製造方法と、パン
チスルーストップ用Ｐ型ポケットイオン注入を斜め注入
技術により、チャネル両端に選択的に行なう方法とで行
なうようにした。
グ技術の困難性、ソース、ドレイン低濃度拡散層の不純
物打ち込み量の増加、およびソース、ドレイン拡散層と
基板との接合容量の増加を解決するために、エッチバッ
ク技術で逆Ｔ字型Ｎ型ＭＯＳＦＥＴの製造方法と、パン
チスルーストップ用Ｐ型ポケットイオン注入を斜め注入
技術により、チャネル両端に選択的に行なう方法とで行
なうようにした。
（作用）
本発明は前述のような製造方法としたために、高選択性
のエツチング技術は必要とせず、チャネル下の基板濃度
の増加を抑制し、基板電圧によるしきい値の変動を低下
させることができる。従って接合容量の増加も生じない
。
のエツチング技術は必要とせず、チャネル下の基板濃度
の増加を抑制し、基板電圧によるしきい値の変動を低下
させることができる。従って接合容量の増加も生じない
。
（実施例）
第１図に本発明の実施例の工程を主要断面図として示し
、以下に説明する。
、以下に説明する。
まず（ａ）図に示すように、面方位（１００）のＰ型シ
リコン基板（１００）ｌ上に１５０人程１のＳ ｉ Ｏ
２膜を熱酸化などの手段で形成し、ゲート絶縁膜２とす
る。次に、その上にＬＰＣＶＤ法などで５００人程１の
第１の多結晶シリコン膜３を成長させ、さらにＣＶＤ法
により約３０００人のシリコン酸化膜（Ｓ ｉ Ｏ２膜
）４を成長させる。
リコン基板（１００）ｌ上に１５０人程１のＳ ｉ Ｏ
２膜を熱酸化などの手段で形成し、ゲート絶縁膜２とす
る。次に、その上にＬＰＣＶＤ法などで５００人程１の
第１の多結晶シリコン膜３を成長させ、さらにＣＶＤ法
により約３０００人のシリコン酸化膜（Ｓ ｉ Ｏ２膜
）４を成長させる。
次いで（ｂ）図に示すように、ＭＯＳＦＥＴとしてのチ
ャネル長領域（例えば０．６μｍ幅）５の酸化膜４をホ
トリソグラフィー・エツチング技術で、バターニングす
る。さらに、しきい値制御用にボロン（Ｂ）を例えばイ
オン種”Ｂ” ｌエネルギー５０ｋｅＶ、ドーズ量１．
２ｅ１２ｉｏｎｓ ／ ｃ ｍ ２の条件でイオン打ち
込み６を行なう。
ャネル長領域（例えば０．６μｍ幅）５の酸化膜４をホ
トリソグラフィー・エツチング技術で、バターニングす
る。さらに、しきい値制御用にボロン（Ｂ）を例えばイ
オン種”Ｂ” ｌエネルギー５０ｋｅＶ、ドーズ量１．
２ｅ１２ｉｏｎｓ ／ ｃ ｍ ２の条件でイオン打ち
込み６を行なう。
次に（ｃ）図に示すように、斜め注入技術により、例え
ばイオン種”Ｂ” ｌ注入量１．４ｅ１２ｉｏｎｓ／ｃ
ｍ２．エネルギー１００ｋｅＶ、注入角度６０°の条件
でＰ型ポケットのイオン注入を行ない、さらに基板（ウ
ェハ）を１８０°回転して、前記同様の条件でＰ型ポケ
ットのイオン注入を行なってＰ型打ち込み層（拡散層）
７を形成する。このとき注入角度θは、Ｐ型ポケット間
隔を１ （０＜ｌ＜Ｌ／２程度）、酸化膜４の膜厚りお
よび酸化膜パターン幅りとすると、Ｐ型ポケットどうし
がつながらない条件として、その形状から幾何学的に考
えれば、 Ｃｏ５− （ｈ ／７ｒＦＴ口）＞θ〉Ｃｏ５−（ｈ／
ｈ ４ ）２を満足する必要がある。この
条件により、酸化膜４の厚さｈのシャドー効果を利用し
てチャネル内への不純物の打ち込みを防げる。
ばイオン種”Ｂ” ｌ注入量１．４ｅ１２ｉｏｎｓ／ｃ
ｍ２．エネルギー１００ｋｅＶ、注入角度６０°の条件
でＰ型ポケットのイオン注入を行ない、さらに基板（ウ
ェハ）を１８０°回転して、前記同様の条件でＰ型ポケ
ットのイオン注入を行なってＰ型打ち込み層（拡散層）
７を形成する。このとき注入角度θは、Ｐ型ポケット間
隔を１ （０＜ｌ＜Ｌ／２程度）、酸化膜４の膜厚りお
よび酸化膜パターン幅りとすると、Ｐ型ポケットどうし
がつながらない条件として、その形状から幾何学的に考
えれば、 Ｃｏ５− （ｈ ／７ｒＦＴ口）＞θ〉Ｃｏ５−（ｈ／
ｈ ４ ）２を満足する必要がある。この
条件により、酸化膜４の厚さｈのシャドー効果を利用し
てチャネル内への不純物の打ち込みを防げる。
その後（ｄ）図のように、ＬＰＣＶＤ法により３５００
人程度０第２の多結晶シリコン膜８を成長させ、前記５
の領域を埋め込む。
人程度０第２の多結晶シリコン膜８を成長させ、前記５
の領域を埋め込む。
次に（ｅ）図のように、その第２の多結晶シリコン膜８
を前記５の領域が残るようにエッチバックし、ゲート電
極となる９を形成する。そして、濃酸水溶液で酸化膜４
を除去して、ＰＯＣｌ３を拡散源として第１、第２の多
結晶シリコン膜３および９に不純物（リン）をドーピン
グし、導電性を持たせる。
を前記５の領域が残るようにエッチバックし、ゲート電
極となる９を形成する。そして、濃酸水溶液で酸化膜４
を除去して、ＰＯＣｌ３を拡散源として第１、第２の多
結晶シリコン膜３および９に不純物（リン）をドーピン
グし、導電性を持たせる。
その後（ｆ）図のように、第２の多結晶シリコン膜９を
マスクとして、リンをイオン注入技術によりイオン種３
１ ｐ ＆、エネルギー８０ｋｅＶ、ドーズｉｊｌ ｅ
ｌ ３ ｉ ｏｎｓ／ｃｍ２の条件で打ち込み、低濃
度ｎ型ソース、ドレイン拡散層１１を形成する。
マスクとして、リンをイオン注入技術によりイオン種３
１ ｐ ＆、エネルギー８０ｋｅＶ、ドーズｉｊｌ ｅ
ｌ ３ ｉ ｏｎｓ／ｃｍ２の条件で打ち込み、低濃
度ｎ型ソース、ドレイン拡散層１１を形成する。
その後（ｇ）図に示すように、幅０．１５〜０．２μｍ
程度のサイドウオール１２をＰＳＧにより形成し、これ
をマスクとして第１の多結晶シリコン膜３を異方性エツ
チングする。
程度のサイドウオール１２をＰＳＧにより形成し、これ
をマスクとして第１の多結晶シリコン膜３を異方性エツ
チングする。
そうすると（ｈ）図のような形状になり、次いで全面に
ヒ素をイオン種”ＡＳ”ｌエネルギー４０ｋｅＶ、ドー
ズｆｆ１４ ｅ １５ ｉ ｏ ｎ ｓ／ｃｍ２の条件
でイオン注入し、高濃度ｎ型ソース、ドレイン拡散層１
４を形成する。
ヒ素をイオン種”ＡＳ”ｌエネルギー４０ｋｅＶ、ドー
ズｆｆ１４ ｅ １５ ｉ ｏ ｎ ｓ／ｃｍ２の条件
でイオン注入し、高濃度ｎ型ソース、ドレイン拡散層１
４を形成する。
以上の工程でゲートオーバーラツプドレイン構造のＭＯ
ＳＦＥＴ型のＮ型半導体装置ができる。
ＳＦＥＴ型のＮ型半導体装置ができる。
（発明の効果）
以上説明したように、本発明によればパンチスルースト
ップ用イオン注入を斜め注入技術を用いて行なうように
したため、困難な高選択性のエツチング技術を必要とせ
ず、チャネル下の基板濃度の増加を抑制し、基板電圧に
よるしきい値の変動を低下させることができる。従って
ソース、ドレイン拡散層下の不純物濃度が高くなること
による接合容量の増加もなくなる。つまり製造工程が容
易となり、信頼性の高い製品を得られる。
ップ用イオン注入を斜め注入技術を用いて行なうように
したため、困難な高選択性のエツチング技術を必要とせ
ず、チャネル下の基板濃度の増加を抑制し、基板電圧に
よるしきい値の変動を低下させることができる。従って
ソース、ドレイン拡散層下の不純物濃度が高くなること
による接合容量の増加もなくなる。つまり製造工程が容
易となり、信頼性の高い製品を得られる。
第１図は本発明の実施例の工程断面図、第２図は従来例
の構造図、第３図は従来例の工程断面図である。 １・・・・・・・・・・・・Ｐ型半導体基板、２・・・
・・・・・・・・・ゲート絶縁膜、３．８．９・・・・
ポリシリコン膜、 ４・・・・・・・・・・・・５ｉＯｚ膜、５・・・・・
・・・・・・・チャネル長領域、６・・・・・・・・・
・・・イオン打ち込み層、７・・・・・・・・・・・・
拡散層、 １１．１４・・・・・・ソース、ドレイン、１２・・・
・・・・・・・・・サイドウオール。
の構造図、第３図は従来例の工程断面図である。 １・・・・・・・・・・・・Ｐ型半導体基板、２・・・
・・・・・・・・・ゲート絶縁膜、３．８．９・・・・
ポリシリコン膜、 ４・・・・・・・・・・・・５ｉＯｚ膜、５・・・・・
・・・・・・・チャネル長領域、６・・・・・・・・・
・・・イオン打ち込み層、７・・・・・・・・・・・・
拡散層、 １１．１４・・・・・・ソース、ドレイン、１２・・・
・・・・・・・・・サイドウオール。
Claims (1)
- 【特許請求の範囲】 ゲートオーバーラップドレイン構造を有するＮ型ＭＯ
ＳＦＥＴから構成される半導体装置の製造において、 （ａ）ゲート絶縁膜上に第１の多結晶シリコン膜を成長
させ、その上に二酸化シリコン膜を堆積させ、該二酸化
シリコン膜を異方性エッチングでゲート電極となる部分
を除去する工程、 （ｂ）残った前記二酸化シリコン膜をマスクにして、し
きい値制御用イオン注入を選択的にチャネル部に行なう
工程、 （ｃ）次いで斜め注入技術を用いて、選択的にチャネル
部両端にパンチスルーストップ用Ｐ型ポケット領域を形
成する工程、 （ｄ）次いで第２の多結晶シリコン膜を堆積してゲート
となる部分を埋め込み、パターニングして多結晶シリコ
ンのゲート電極を形成する工程、 （ｅ）前記ゲート電極をマスクにして、不純物をイオン
注入してソース、ドレインとなる低濃度拡散層を形成す
る工程、 （ｆ）前記ゲート電極にサイドウォールを形成して、そ
れをマスクにして前記第１の多結晶シリコン膜をエッチ
ングする工程、 （ｇ）その後イオン注入技術で高濃度ソース、ドレイン
層を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940090A JPH04155838A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940090A JPH04155838A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155838A true JPH04155838A (ja) | 1992-05-28 |
Family
ID=17610591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27940090A Pending JPH04155838A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155838A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
| WO2000055897A1 (en) * | 1999-03-17 | 2000-09-21 | Koninklijke Philips Electronics N.V. | Method of manufacturing a mis field-effect transistor |
| WO2000055896A1 (en) * | 1999-03-17 | 2000-09-21 | Koninklijke Philips Electronics N.V. | Method of manufacturing a floating gate field-effect transistor |
| US6600195B1 (en) | 2000-03-21 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1990
- 1990-10-19 JP JP27940090A patent/JPH04155838A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
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