JPH0831567B2

JPH0831567B2 - 半導体装置およびその製造方法

Info

Publication number: JPH0831567B2
Application number: JP63197419A
Authority: JP
Inventors: 正紀福本; 康志内藤; 紳二小田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-08-08
Filing date: 1988-08-08
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPH0245973A

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体装置、特にダイナミックランダムア
クセスメモリー（DRAM）において、１個のMOS形トラン
ジスタと１個の記憶容量とを有する記憶素子（メモリー
セル）構造およびその製造方法に関するものである。

従来の技術メガビット領域の大容量を有するDRAMを、限られたチ
ップ寸法で製造を可能にするために、DRAMの構成要素で
あるメモリーセルの最小寸法を１μｍ以下に縮少するこ
とが一般に行なわれている。しかし、チップを搭載する
パッケージなどから発生するα線に起因するソフトエラ
ーなど、各種のノイズによって記憶情報が失われないよ
うにするため、縮少されたメモリーセル面積の範囲内で
記憶容量値を大きく保つことが要求される。発明者らは
先に、この要求を満足する第７図（Ａ），（Ｂ）に示す
構造のメモリーセルを考案した（例えば、特許：特願昭
60−198076,または1988年発行月刊（セミコンダクター
ワールド（Semiconductor World）誌４月号第89〜95
頁）。第７図（Ａ）において、１はＰ形シリコン基板で
あり、７は厚さ10nm程度の薄い絶縁膜、８はリンを含有
する多結晶シリコン、２は基板１に形成した深いトレン
チ側壁に形成された高濃度Ｎ形層、３は高濃度Ｐ形層で
あって、７を介して８をセルプレート、２を電荷蓄積ノ
ードとする容量と、２と３の接合容量とで、メモリーセ
ルの記憶容量を構成している。このメモリーセルでは、
第７図（Ｂ）から明らかなように、一つのシリコンの島
状領域を、深いトレンチが囲む状態になっており、トレ
ンチ側壁面のすべてを記憶容量として使用するため、メ
モリーセル面積を小さくしても、大きい記憶容量が得ら
れるようになっている。従って上記のノイズにあまり影
響されないという利点を有している。６は、隣接するメ
モリーセルへ記憶電荷がリークするのを防止する高濃度
Ｐ形層である。15,17,17′は、それぞれスイッチングト
ランジスタの多結晶シリコンゲート,N形ソース，ドレイ
ンであり、17は高濃度Ｎ形層16で２と接続されて、記憶
情報が上記トランジスタを通じて流入，流出する。14
は、各々のメモリーセル内トランジスタを分離するSiO₂
であり、19は、14の側壁にそうチャンネルストッパ用Ｐ
形層である。

発明が解決しようとする課題このメモリーセルでは以下に説明するようなリーク電
流が流れ、蓄積された電荷による情報の保持時間が極め
て短くなることがあるという欠点が存在した。第１のリ
ーク電流は、電気蓄積ノードである高濃度Ｎ形層２から
基板１へ流れるものであり、Ｎ形層２の電位が、その記
憶状態に対応してセルプレート８および基板１より高く
設定された場合に顕著であった。そして第２のリーク電
流は、２と17′間に電位差が発生するような状態におか
れた場合、通常約10¹⁵/cm²の不純物濃度の基板を使用す
るのでそれぞれ２と17′からの空乏層が拡大してつなが
り、パンチスルーを起こして流れるものである。第１の
リーク電流は、発明者らが解析，検討した結果、次の機
構で生ずると考えられることが明らかとなった。第８図
（Ａ）は、第７図（Ａ）に示したメモリーセル断面にお
いて、記憶容量の下部を一部拡大した図であり、１はＰ
形シリコン基板、２は電荷蓄積ノードである高濃度Ｎ形
層、７は容量の薄い絶縁膜、８は多結晶Siのセルプレー
ト電極である。高濃度Ｎ形層2,多結晶SiおよびＰ形基板
の電圧を例えばそれぞれ＋3V,＋1.5Vとし、７を大きな
メモリー容量を得るために厚さ10nmの非常に薄いSiO₂膜
とした時、高濃度Ｎ形層２側の空乏層21は、多結晶Si8
の電圧の影響をより大きく受けることになる。そして８
は２に対し相対的に負の電圧となっているから、高濃度
Ｎ形層２の接合がSiO₂7の界面と接する点で空乏層が、
より内側へ曲がり21′のような状態になる。しかも２は
高濃度のＮ形不純物を含有するので、21′では、少数キ
ャリヤである正孔の供給を受けて反転層を形成すること
がなく、深い空乏状態になっている。これを、第８図
（Ａ）のＡ−Ａ′を切る領域におけるバンドダイヤグラ
ムで表わすと第８図（Ｂ）のようになる。この図では、
電子のポテンシャルが正になるように描いてある。22,2
8,24はそれぞれ多結晶Si8,SiO₂7,高濃度Ｎ形層の伝導帯
の端、23,29,25はそれぞれ多結晶Si8,SiO₂7,高濃度Ｎ形
層の価電子帯の端を示し、26,27はそれぞれ７と２およ
び８と７の界面を示す。深い空乏状態では、SiO₂界面26
を含む近傍で高濃度Ｎ形層２のバンドがバンドギャップ
を越えて曲がり、空間的にバンドギャップのポテンシャ
ル障壁が生じたようになる。この状態では電子がこの障
壁をトンネル効果で越えるようになり、あとに正孔が残
る。このようにして、高濃度Ｎ形層の接合を通じて基板
へのリーク電流が発生するのである。

さらに、第８図で説明したように、高濃度Ｎ形層２の
接合容量を増すため、接合部で基板のＰ形不純物濃度を
増すと、SiO₂膜７との界面近傍の接合部におけるＰ形不
純物濃度も増加するので、空乏層20の幅が減少し、接合
に加わる電界強度が増加して増々基板へのリーク電流が
大きくなるのである。

課題を解決するための手段本発明は、以前考案されたメモリーセルに関する改善
であって、上記の問題点を除去できるメモリーセル構造
およびその製造方法を提供するものである。そして、そ
の手段は以下に示すものとなる。

（１）第１のリーク電流を防止する第１の手段トレンチ側壁に形成された薄い絶縁膜に、その絶縁膜
に接して基板側に形成された高濃度不純物層のPN接合が
終端して接する点を含む近傍において、PN接合の両側ま
たは片側を低濃度にした構造にする。

（２）第１のリーク電流を防止する第２の手段トレンチ側壁に接して基板側に形成された高濃度不純
物層のPN接合が終端し、トレンチ側壁と接する位置を含
む近傍でトレンチ側壁に形成された絶縁膜を他の部分よ
り厚くした構造にする。

（３）第２のリーク電流を防止する手段トレンチ側壁に接して基板側に形成された電荷蓄積ノ
ードとなる高濃度不純物層の上部終端位置と、基板表面
に設けられたスイッチングトランジスタのドレイン層と
の間にある基板の領域に、基板と同一導電形の不純物を
基板不純物濃度以上に導入した構造にする。

作用以上（１）〜（３）の技術的手段による作用はそれぞ
れ次の（１）〜（３）のようになる。

（１） PN接合の高濃度不純物層側を低濃度にした場合
には、空乏層の幅が増加し、そのためエネルギーバンド
の曲率が緩和されるため、空間的に生じたバンドギャッ
プによるポテンシャル障壁の厚さが増す。これによりト
ンネル効果で障壁を越えて流れる電流が大幅に減少す
る。またPN接合の基板側を低濃度にした場合も空乏層の
幅が増加し、接合に加わる電界強度が減少するのでリー
ク電流が防止される。

（２）トレンチ側壁に形成する絶縁膜の厚さを増加さ
せることによってトレンチ内部に設けたセルプレート電
極の電圧が、電荷蓄積ノードを構成する基板側の高濃度
不純物層に影響することを大幅に避けることができる。
すなわち高濃度不純物層のPN接合近辺に、深い空乏状態
の空乏層がほとんど発生しないようにできるから、強い
エネルギーバンド曲がりも生じず、トンネル効果による
リーク電流を防止することができる。

（３）電荷蓄積ノードとなる高濃度不純物層とトラン
ジスタのドレイン層との間に導入された基板と同一導電
形の不純物は、上記両層間に電圧が印加された場合であ
っても両層の空乏層が拡大して相互に接続するのを防止
する。これにより両層間のリーク電流を防止することが
できる。

実施例以下に本発明の実施例を図面と共に説明する。第１図
は第１のリーク電流を防止する第１実施例を示す工程断
面図であり、第７図のメモリーセルにおける記憶容量の
下部の製造工程を示している。工程（ａ）では、ボロン
濃度１×10¹⁵/cm²のシリコン基板にトレンチを形成す
る。そしてトレンチの内面に、イオン注入,ECRプライズ
マドーピングのような気相拡散または不純物含有SiO₂膜
などを用いてヒ素およびボロンを導入する。２はヒ素を
約1.5×10¹⁸/cm³導入して得た電荷蓄積ノードとなるＮ
形高濃度不純物層であり、３はボロンを約４×10¹⁷/cm³
導入して得た高濃度Ｐ形層である。この高濃度Ｐ形層３
は２との間に接合容量を形成し、記憶容量の一部として
寄与するだけでなく、２が正の電位の記憶状態に保持さ
れた時、１個のメモリーセル内の相対するトレンチ側壁
のＮ形層２から空乏層が基板１内に拡大することを抑制
し、基板１を一定の電位に維持する役目をはたす。約４
×10¹⁷/cm³の濃度では、相対するトレンチ側壁の距離が
約0.5μｍとなるまで互いの空乏層が接続しない。次に
トレンチの底面だけを異方性エッチング法で0.2〜0.3μ
ｍエッチし、底面に存在した高濃度Ｎ形およびＰ形層を
除去する。この後、再びイオン注入，気相拡散または不
純物含有SiO₂膜などを用いてヒ素およびボロンを導入
し、それぞれ低濃度Ｎ形層4,低濃度Ｐ形層５を形成す
る。ここで４の濃度は約0.5×10¹⁸/cm³,5の濃度は約１
×10¹⁷/cm³である（工程（ｂ））。ここで再度低濃度の
Ｎ形層およびＰ形層のトレンチ底面部を除去するように
半導体基板１を0.2〜0.3μｍ異方性エッチして表面を露
出させ、その表面に垂直にボロンイオン注入して第７図
に示したように隣接するメモリーセルを電気的に分解す
る高濃度Ｐ形層（約10¹⁸/cm²）６を形成する（工程
（ｃ））。そしてこのトレンチ側壁と底面に厚さ10nmの
SiO₂膜７を熱酸化して成長させ、さらにセルプレート電
極となるＮ形多結晶シリコン８を埋め込む（工程
（ｄ））。

以上の工程を径ると、高濃度側壁Ｎ形層２と高濃度側
壁Ｐ形層３の終端部よりさらに先端に、それぞれ低濃度
のＮ形層４およびＰ形層５が付加された構造が完成し、
しかもPN接合の先端部は層4,5という低濃度領域で構成
することができる。このような構造においては、セルプ
レート電極８より高濃度Ｎ形層２が高電位に設定された
場合であっても、低濃度Ｎ形およびＰ形層4,5があるた
めに、従来の構造より幅広い空乏層が終端部PN接合に生
じ、エネルギーバンドの曲率が減少して、バンドギャッ
プによる空間的なポテンシャル障壁の厚さが増すことに
なる。このことにより、PN接合部におけるトンネル電流
を防止することができるのである。

第２図は、第１のリーク電流を防止する第２実施例で
ある。工程（ａ）において、ボロン濃度１×10¹⁵/cm²の
シリコン基板１にトレンチを形成し、トレンチ内面に、
ボロンを約４×10¹⁷/cm²導入して高濃度Ｐ形層３を形成
する。続いて0.2〜0.3μｍの異方性エッチングによりト
レンチ底面のＰ形層３を除去した後、さらにトレンチ内
面にヒ素を約1.5×10¹⁸/cm³導入して高濃度Ｎ形不純物
層２を形成する（工程（ｂ））。そして再度0.2〜0.3μ
ｍの異方性エッチングによりトレンチ底面のＮ形層２を
除去してシリコン基板１の表面を露出させ、その面に垂
直にボロンイオン注入して、メモリーセル分離用高濃度
底面Ｐ形層６を形成する（工程（ｃ））。これより後の
工程は、第１実施例と同様に行なわれる。この実施例に
よってつくられた記憶容量の高濃度側壁Ｎ形層２の終端
部PN接合は、高濃度側壁Ｐ形層３の終端部に重ならず、
低濃度Ｐ形基板１と接する配置となっている。このた
め、接合のＰ形基板側の空乏層が増加し、リーク電流を
抑制することができる。

第３図は、第１のリーク電流を防止する第３実施例で
ある。すなわち工程（ａ）では、ボロン濃度１×10¹⁵/c
m³のシリコン基板１にトレンチを形成した後、その内面
に約８×10¹⁷/cm³のヒ素，約７×10¹⁷/cm³のリン，約４
×10¹⁷/cm³のボロンを順次導入し、高濃度Ｎ形層2,低濃
度Ｎ形層9,高濃度Ｐ形層３を形成する。特に高濃度Ｎ形
層２の不純物濃度は、近似的にヒ素とリン濃度の和約1.
5×10¹⁸/cm³に近い値となる。さらに、2,9,3の各層はこ
の順に深く形成するのであるが、これは熱拡散法で行う
場合には、それぞれの不純物の拡散係数の大きさに対応
して２にヒ素とリン、９にリン、３にボロンを自動的に
導入することができる。またイオン注入法で不純物を導
入する場合には、2,9,3の各層の設定深さに対応した注
入エネルギーを選択すればよい。次にトレンチの底面を
0.2〜0.3μｍの深さだけ異方性エッチし、底面に工程
（ａ）で形成された各不純物層2,9,3の部分を除去して
Ｐ形シリコン基板表面を露出させ、続いてメモリーセル
間を電気的に分離する高濃度底面Ｐ形層（ボロン約10¹⁸
/cm³）を底面に垂直なイオン注入によって形成する（工
程（ｂ））。第３図（ｂ）から明らかなようにこの実施
例の工程では、トレンチ側壁において、電荷蓄積ノード
となる高濃度側壁Ｎ形層２の終端部に、低濃度側壁Ｎ形
層９がつながり、９と高濃度側壁Ｐ形層３がPN接合をつ
くるような構造ができ上がる。従来構造と比較してPN接
合のＮ形層側の不純物濃度が低くなっていることにより
上記した理由で第１のリーク電流を防止することができ
る。なお第３実施例では、第１および第２実施例がトレ
ンチ底面の異方性エッチを２回行うのに比較して１回行
えばよく、深さの制御が必要で比較的容易でない工程数
が減らせるという利点を有している。

第４図は、第１のリーク電流を防止する第４実施例で
ある。工程を説明すると、先ず工程（ａ）では、ボロン
濃度１×10¹⁵/cm³のシリコン基板１にトレンチを形成
し、トレンチ内面にヒ素を導入し、約1.5×10¹⁸/cm³の
濃度のＮ形層２を形成する。次にトレンチの底面を異方
性エッチングで0.2〜0.3μｍの深さにエッチし、層２を
除去する。その後、側壁にボロンを濃度が４×10¹⁷/cm³
になるように導入して層３を形成し、さらにトレンチ底
面には垂直にボロンイオン注入して、濃度約１×10¹⁸/c
m³の高濃度底面Ｐ形層６を形成する（工程（ｂ））。第
４実施例は、高濃度側壁Ｐ形層３をイオン注入で形成す
る場合に効果がある。この場合、１つのトレンチ側壁表
面に対し、数度〜十数度の入射角をもってボロンイオン
を注入するのであるが、第７図（Ｂ）から明らかなよう
にトレンチ側壁は４面あから４回注入しなければなら
ず、トレンチ底面ではボロンイオンが４回分注入される
こと、さらに側壁で反射されたボロンイオンが底面に入
射することなどによりボロン濃度が上昇する。第７図に
示す従来の高濃度Ｎ形およびＰ形層2,3の形成も第１〜
第３実施例の製造工程のようにヒ素とボロンを連続して
導入することによって行なわれる。従って従来構造のPN
接合終端部では、ボロンが４回分注入されただけ高濃度
になっており、この部分でのリーク電流が助長される結
果となっている。第４実施例では高濃度Ｎ形層２を形成
後、トレンチ底面を異方性エッチングで下げて側壁にボ
ロンを注入するためＮ形層２の終端部PN接合は、Ｐ形層
３の側で底面の高濃度ボロン層と重ならない。従って前
述したように、従来と比較してリーク電流を防止するこ
とが可能である。この方法は第３実施例のように異方性
エッチングが１回であり、しかも場合によっては側壁ボ
ロン注入で自動的に底面のボロン濃度が上昇するため、
６を形成する工程を省略できるという利点を有する。

第５図は第１のリーク電流を防止する第５実施例の工
程断面図を示すものである。先ず、工程（ａ）では、ボ
ロン濃度１×10¹⁵/cm³のシリコン基板１にトレンチを形
成し、その内面にヒ素を導入した約1.5×10¹⁸/cm³の不
純物濃度をもつ高濃度Ｎ形層２およびボロンを導入した
約４×10¹⁷/cm³の不純物濃度をもつ高濃度Ｐ形層３を順
次形成する。この後さらにトレンチ内部表面に厚さ10〜
20nmの熱酸化SiO₂膜もしくはLPCVD法等で形成したSiO₂
膜10を設け、続いて厚さ20〜50nmのLPCVP法等で窒化シ
リコン膜11を堆積させる。次に異方性エッチング法でト
レンチ底面に存在する窒化シリコン膜,SiO₂膜，高濃度
Ｎ形およびＰ形層を全て除去して露出したトレンチ表面
12に垂直にボロンイオン注入して高濃度底面Ｐ形層６を
形成する（工程（ｂ））。窒化シリコン膜11をマスクと
して選択酸化を行い、シリコン基板を露出面に厚さ100n
mの選択酸化膜13を形成した後、等方性ドライエッチや
熱リン酸等で11を除去する工程（ｃ）の状態となる。こ
の後は10を除去し、再び第１実施例のように記憶容量と
なる酸化膜をトレンチ側壁に成長させ、セルプレートと
なる多結晶シリコン電極を埋込めばよい。

この実施例では、工程（ｂ）のように終端部PN接合表
面は確実に露出させることができるので、選択酸化によ
って工程（ｃ）のようにPN接合終端部は必ず厚い酸化膜
によって被覆されることになる。厚い酸化膜は、セルプ
レートの電位の影響が、トレンチ側壁近傍のPN接合終端
部におよぶことを緩和させる役目を果たす。すなわち、
PN接合終端部に深い空乏状態の空乏層が発生することに
よるエネルギーバンドの曲がりをおさえ、トンネル効果
などによるリーク電流を防止するのである。

第６図は第２のリーク電流を防止するための実施例の
構造を示したメモリーセルの断面図である。この構造
は、第７図に示した従来構造のメモリーセルにおいて電
荷蓄積ノードである高濃度側壁Ｎ形層２とスイッチング
トランジスタのドレイン17′を構成するＮ型拡散層と完
全に分離するよう、側壁チャンネルストッパ19から接続
用Ｎ型層に至るＰ型シリコン基板１の領域に高濃度のＰ
形層18を設けたことが特徴である。記憶状態に依存して
２と17′に電位差ができて相互の空乏層が基板１の中へ
拡大しても中間に高濃度のＰ形層18が存在するため、こ
の層で空乏層の拡大が抑制され、２と17′間のリーク電
流を防止することができるのである。Ｐ形層18で設定す
べき不純物濃度は、側壁Ｐ形層３の濃度と対向するトレ
ンチ側壁との最短距離に依存する。３の濃度が上昇した
り、トレンチ側壁間の距離が大きくなると、層２に正の
電圧を印加しても空乏層が拡大しにくくなったり、両ト
レンチ側壁から拡大した空乏層が接続しにくくなるため
である。例えば、層３の濃度が２×10¹⁷/cm³,対向する
トレンチ間隔が0.7μm,絶縁分離用SiO₂14の深さが0.8μ
ｍの時、層２が＋3V,層17′が0Vの電圧印加に対するリ
ーク電流を防止するためには、シリコン基板１の表面か
ら、ボロンを160KeV,4×10¹²/cm²〜８×10¹²/cm²の条件
でイオン注入すればよいのである。

発明の効果以上のように本発明は、第１に記憶容量を構成するト
レンチ側壁に形成された電荷蓄積ノードとなる不純物層
のPN接合終端部において、接合のＰ形側およびＮ形側の
両方あるいは一方の不純物濃度を減少させた構造にする
こと、あるいはまた、上記PN接合の終端部を含む近傍の
トレンチ側壁表面上の絶縁膜厚を十分厚くした構造にす
るという手段を用いることによってPN接合からのリーク
電流を防止するものである。また第２に電荷蓄積ノード
とソース間に高濃度不純物層を設置することによって両
者間のリーク電流を防止するものである。このようにし
て本発明は従来問題であったリーク電流を全て除去し、
ダイナミックRAMにおいて記憶保持時間の長いメモリー
セルの実現に極めて有効である。

【図面の簡単な説明】

第１図は第１のリーク電流を防止するための本発明の第
１実施例を示す工程断面図、第２図は上記リーク電流を
防止する第２実施例を示す工程断面図、第３図は上記リ
ーク電流を防止する第３実施例を示す工程断面図、第４
図は上記リーク電流を防止する第４実施例を示す工程断
面図、第５図は上記リーク電流を防止する第５実施例を
示す工程断面図、第６図は第２のリーク電流を防止する
本発明の実施例を示すメモリーセルの断面図、第７図は
従来のメモリーセル構造を示す図、第８図は第１のリー
ク電流を説明する説明図である。１……Ｐ形基板、２……高濃度側壁Ｎ形層、３……高濃
度側壁Ｐ形層、4,9……低濃度側壁Ｎ形層、５……高濃
度側壁Ｐ形層、７……薄い酸化膜、８……poly Si電
極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたトレンチの内部表
面上に薄い絶縁膜が形成され、その絶縁膜表面上に導電
性材料からなる電極が形成され、前記トレンチの側壁
に、前記半導体基板と反対導電形を有する第１の不純物
層が形成され、さらに前記第１の不純物層に接して外側
に、前記半導体基板と同一導電形の不純物を含有し、か
つその不純物濃度が前記半導体基板の濃度以上である第
２の不純物層が設けられた半導体装置において、前記ト
レンチ側壁における前記第１不純物層終端部のPN接合を
含む近傍領域における少なくとも前記第１の不純物層お
よび前記第２の不純物層を構成する不純物濃度の一方
が、それぞれの不純物が属する前記近傍領域を除く不純
物層領域の不純物濃度より低くなっていることを特徴と
する半導体装置。
【請求項２】半導体基板に形成されたトレンチの内部表
面から前記半導体基板と反対導電形を有する不純物を導
入して第１不純物層を形成する工程と、前記トレンチの
内部表面から前記半導体基板と同一導電形を有する不純
物を前記第１不純物層より深く導入して第２不純物層を
形成する工程と、前記トレンチの底面をエッチングして
前記第１および第２不純物層の前記トレンチ底面部を除
去した後、前記トレンチの内部表面から不純物を導入し
て前記第１不純物層より低い濃度の前記半導体基板と反
対導電形の不純物を含有する第３不純物層を形成する工
程と、前記底面エッチしたトレンチの内部表面から前記
半導体基板と同一導電形を有する不純物を、前記第２不
純物層の不純物濃度より低い濃度に、かつ前記第３不純
物層より深く導入して第４不純物層を形成する工程と、
前記トレンチの底面をエッチングして前記第３および第
４不純物層の前記トレンチ底面部を除去した後、前記ト
レンチの内部表面上に絶縁膜を形成する工程と、前記絶
縁膜上に導電性材料からなる電極を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
【請求項３】半導体基板に形成されたトレンチの内部表
面から前記半導体基板と同一導電形の不純物を導入して
第１不純物層を形成する工程と、前記トレンチの底面を
エッチングして前記第１不純物層の前記トレンチ底面部
を除去した後、前記トレンチの内部表面から前記第１不
純物層と反対導電形の不純物を、前記第１不純物層領域
より浅く導入して第２不純物層を形成する工程と、前記
トレンチの底面をエッチングして前記第２不純物層の前
記トレンチ底面部を除去した後、前記トレンチ内部表面
上に絶縁膜を形成する工程と、前記絶縁膜上に導電性材
料からなる電極を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
【請求項４】半導体基板に形成されたトレンチの内部表
面から、前記半導体基板と反対導電形の不純物を導入し
て第１不純物層を形成する工程と、前記トレンチの内部
表面から、前記半導体基板と反対導電形の不純物を、前
記第１不純物層の不純物濃度より低い濃度で、かつ前記
第１不純物層より深く導入して第２不純物層を形成する
工程と、前記トレンチの内部表面から、前記半導体基板
と同一導電形の不純物を、前記第２不純物層より深く導
入して第３不純物層を形成する工程と、前記トレンチの
底面をエッチングして前記第１、第２および第３不純物
層の前記トレンチ底面部を除去した後、前記トレンチの
内部表面上に絶縁膜を形成する工程と、前記絶縁膜上に
導電性材料からなる電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
【請求項５】半導体基板に形成されたトレンチの内部表
面から、前記半導体基板と反対導電形の不純物を導入し
て第１不純物層を形成する工程と、前記トレンチの底面
をエッチングして、前記第１不純物層の前記トレンチ底
面部を除去した後、前記半導体基板と同一導電形の不純
物を少なくとも前記トレンチの側壁にイオン注入を用い
て、前記第１不純物層より深く導入して第２不純物層を
形成する工程と、前記トレンチの内部表面上に絶縁膜を
形成する工程と、前記絶縁膜上に導電性材料からなる電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
【請求項６】半導体基板に形成されたトレンチの内部表
面上に絶縁膜が形成され、その絶縁膜表面上に導電性材
料からなる電極が形成され、前記トレンチの側壁に、前
記半導体基板と反対導電形を有する第１の不純物層が形
成されさらに前記第１の不純物層に接して外側に、前記
半導体基板と同一導電形の不純物を含有し、かつその不
純物濃度が前記半導体基板の濃度以上である第２の不純
物層が設けられた半導体装置において、前記第１不純物
層の前記トレンチ側壁に沿う終端部のPN接合を含む前記
トレンチ側壁上の近傍領域における前記絶縁膜の厚さ
が、他の領域での厚さよりも厚くなっていることを特徴
とする半導体装置。
【請求項７】半導体基板に形成されたトレンチの内部表
面から前記半導体基板と反対導電形の不純物導入し、第
１不純物層を形成する工程と、前記トレンチの内部表面
から前記半導体基板と同一導電形の不純物を、前記第１
不純物層より深く導入し、第２不純物層を形成する工程
と、前記トレンチの内部表面を被覆して酸化防止膜を被
着する工程と、前記トレンチの底面をエッチングして、
前記酸化防止膜、第１不純物層、第２不純物層の前記ト
レンチ底面部を除去し、前記半導体基板表面の一部を露
出させる工程と、酸化して前記露出半導体基板表面に後
工程で前記トレンチ側壁に形成する絶縁膜の膜厚より十
分厚い酸化膜を成長させる工程と、前記酸化防止膜を除
去し、前記トレンチの側壁に形成された前記第１不純物
層表面を露出させる工程と、前記露出した第１不純物層
表面に前記絶縁膜を形成し、この後前記トレンチ内部に
導電性材料からなる電極を形成する工程を含むことを特
徴とする半導体装置の製造方法。
【請求項８】半導体基板に形成されたトレンチの開口部
から、一定の深さより下部に位置する前記トレンチ側壁
表面に形成された、前記半導体基板と反対導電形の不純
物を含有する第１の不純物層と、前記半導体基板表面に
形成された、第１の不純物層と同一導電形を有する第２
の不純物層との間の前記半導体基板の領域に設けられた
前記半導体基板と同一導電形の不純物を含有する高濃度
層によって、前記半導体基板領域が、前記第１および第
２不純物層をそれぞれ含む半導体基板領域に完全に分離
されていることを特徴とする半導体装置。
【請求項９】半導体基板に形成されたトレンチの開口部
から、一定の深さより下部の前記トレンチ側壁表面に、
前記半導体基板と反対導電形の不純物を導入して第１の
不純物層を形成する工程と、前記半導体基板表面の一部
に前記半導体基板と反対導電形の不純物を導入して第２
の不純物を形成する工程と、前記第１および第２の不純
物層との間の前記半導体基板領域を前記第１および第２
不純物層をそれぞれ含む半導体領域に完全に分離するよ
うに、イオン注入などを用いて前記半導体基板と同一導
電形の不純物層を前記半導体基板領域に形成する工程を
含むことを特徴とする半導体装置の製造方法。