KR102180554B1 - 박막 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

박막 트랜지스터는 반도체 활성층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함한다. 상기 반도체 활성층은 소스 영역인 제1 도핑 영역, 드레인 영역인 제2 도핑 영역, 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역, 및 상기 제2 도핑 영역과 상기 미도핑 영역 사이의 제3 도핑 영역을 포함할 수 있다. 상기 게이트 전극은 상기 반도체 활성층과 절연되고, 상기 제3 도핑 영역 및 상기 미도핑 영역과 중첩될 수 있다. 상기 소스 전극 및 상기 드레인 전극은 상기 제1 및 제2 도핑 영역에 접속할 수 있다.

Description

박막 트랜지스터 및 이의 제조 방법{THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 오프 전류의 누설을 방지할 수 있는 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
최근에 표시 장치의 스위칭 소자 또는 구동 소자로 다결정 실리콘 박막 트랜지스터가 개발되고 있다. 상기 다결정 실리콘 박막 트랜지스터는 레이저를 이용한 결정화 기술을 이용하여 비정질 실리콘 박막 트랜지스터와 비슷한 온도에서 제작하는 것이 가능하다. 또한, 상기 다결정 실리콘 박막 트랜지스터는 상기 비정질 실리콘 박막 트랜지스터에 비해 전자나 정공의 이동도가 높으며, n채널과 p채널을 구비하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막 트랜지스터 구현이 가능하다. 따라서, 상기 다결정 실리콘 박막 트랜지스터는 대형 절연 기판 상에 구동 회로용 소자 및 화소 구동용 소자로 동시에 형성될 수 있게 되었다.
한편, 상기 다결정 실리콘 박막 트랜지스터의 제조시, 도핑 공정에서 도핑되는 불순물에 의해 실리콘 결정이 손상될 수 있다. 상기 손상된 실리콘 결정은 후속 활성화 공정에서도 완전히 회복되지 못하게 된다.
소스 영역에서 드레인 영역으로 전자가 가속될 때, 상기 손상된 실리콘 결정에서 게이트 절연막 또는 모스 계면으로 전자들이 유입되는 핫 캐리어 스트레스(Hot Carrier Stress)가 발생되어 전자 이동도가 감소된다. 따라서, 상기 핫 캐리어 스트레스는 상기 표시 장치의 구동시 회로 동작의 안정성에 치명적인 영향을 미친다. 또한, 상기 핫 캐리어 스트레스에 의하여 상기 박막 트랜지스터의 오프 전류(Off Current)가 크게 되는 문제점이 있다.
본 발명의 일 목적은 오프 전류의 누설을 방지할 수 있는 박막 트랜지스터를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 제공하는 데에 있다.
상술한 본 발명의 일목적을 달성하기 위한 박막 트랜지스터는 반도체 활성층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함한다. 상기 반도체 활성층은 소스 영역인 제1 도핑 영역, 드레인 영역인 제2 도핑 영역, 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역, 및 상기 제2 도핑 영역과 상기 미도핑 영역 사이의 제3 도핑 영역을 포함할 수 있다. 상기 게이트 전극은 상기 반도체 활성층과 절연되고, 상기 제3 도핑 영역 및 상기 미도핑 영역과 중첩될 수 있다. 상기 소스 전극 및 상기 드레인 전극은 상기 제1 및 제2 도핑 영역에 접속할 수 있다.
상기 제3 도핑 영역은 불순물이 도핑된 제1 영역, 및 상기 제1 영역 상에 배치되고 불순물이 도핑되지 않은 제2 영역을 포함할 수 있다.
상기 반도체 활성층은 제1 다결정 실리콘층, 및 상기 제1 다결정 실리콘층 상에 배치되는 제2 다결정 실리콘층을 포함할 수 있으며, 상기 제1 영역은 상기 제1 다결정 실리콘층에 배치되고, 상기 제2 영역은 상기 제2 다결정 실리콘층에 배치될 수 있다.
상기 제1 다결정 실리콘층의 두께는 상기 반도체 활성층 두께의 0.5배 이상 1배 미만일 수 있다.
상기 제3 영역의 도핑 농도는 상기 제1 및 제2 도핑 영역의 도핑 농도의 0.5 내지 5배일 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위한 박막 트랜지스터의 제조 방법은 베이스 기판 상에 제1 다결정 실리콘층을 형성하는 단계, 제1 도핑 공정을 수행하여, 상기 제1 다결정 실리콘층의 양단에 제1 및 제2 불순물 영역을 형성하는 단계, 상기 제1 다결정 실리콘층 상에 제2 다결정 실리콘층을 형성하여, 상기 제1 및 제2 다결정 실리콘층을 포함하는 반도체 활성층을 형성하는 단계, 상기 제1 및 제2 불순물 영역 사이의 영역, 및 상기 제1 및 제2 불순물 영역 중 하나와 일부 중첩하며, 상기 반도체 활성층과 절연되는 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 제2 도핑 공정을 수행하여, 상기 게이트 전극과 중첩하지 않는 상기 반도체 활성층의 양단에 제1 및 제2 도핑 영역, 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역, 및 상기 제2 도핑 영역 및 상기 미도핑 영역 사이의 제3 도핑 영역을 형성하는 단계, 및 상기 제1 및 제2 도핑 영역에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
상기 제3 도핑 영역은 상기 제1 다결정 실리콘층의 상기 제2 불순물 영역 중 상기 게이트 전극과 중첩하지 않는 제1 영역, 및 상기 제1 영역 상에 배치되고 불순물이 도핑되지 않은 제2 영역을 포함할 수 있다.
상기 제1 영역의 도핑 농도는 상기 제1 및 제2 도핑 영역의 도핑 농도의 0.5배 내지 1배일 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위한 박막 트랜지스터의 제조 방법은 베이스 기판 상에 제1 다결정 실리콘층을 형성하는 단계, 제1 도핑 공정을 수행하여, 상기 제1 다결정 실리콘층 내에 불순물 영역을 형성하는 단계, 상기 제1 다결정 실리콘층 상에 제2 다결정 실리콘층을 형성하여, 상기 제1 및 제2 다결정 실리콘층을 포함하는 반도체 활성층을 형성하는 단계, 상기 불순물 영역을 포함하여 상기 반도체 활성층과 절연되게 중첩하는 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 제2 도핑 공정을 수행하여, 상기 게이트 전극과 중첩하지 않는 상기 반도체 활성층의 양단에 제1 및 제2 도핑 영역, 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역, 및 상기 제2 도핑 영역 및 상기 미도핑 영역 사이에 배치되고, 상기 불순물 영역을 포함하는 제3 도핑 영역을 형성하는 단계, 및 상기 제1 및 제2 도핑 영역에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
상기 제3 도핑 영역은 상기 제1 다결정 실리콘층의 상기 불순물 영역인 제1 영역, 및 상기 제1 영역 상에 배치되고 불순물이 도핑되지 않은 제2 영역을 포함할 수 있다.
상기 제1 영역의 도핑 농도는 상기 제1 및 제2 도핑 영역의 도핑 농도의 1배 내지 5배일 수 있다.
상술한 바와 같이, 본 발명의 박막 트랜지스터는 드레인 영역에 인접하고 게이트 전극과 중첩하는 도핑 영역을 구비하여 오프 전류의 누설을 방지할 수 있다. 따라서, 상기 박막 트랜지스터의 비정상적 동작을 방지하여, 상기 박막 트랜지스터를 구비하는 표시 장치의 구동 안정성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 구비하는 표시 장치를 설명하기 위한 단면이며, 도 2는 도 1의 A영역의 확대도이다.
도 3은 게이트 전압에 따른 드레인 전류의 변화를 보여주는 그래프이다.
도 4 내지 도 8은 도 1에 도시된 박막 트랜지스터의 일 제조 방법을 설명하기 위한 공정 단면도이다.
도 9 내지 도 12는 도 1에 도시된 박막 트랜지스터의 다른 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 구비하는 표시 장치를 설명하기 위한 단면이며, 도 2는 도 1의 A영역의 확대도이다. 여기서는, 베이스 기판에서 상기 스위칭 박막 트랜지스터 및 표시 소자가 배치되는 방향을 "상부"로 가정하며, 상기 표시 소자는 유기 발광 소자를 예로서, 설명한다.
도 1 및 도 2를 참조하면, 표시 장치는 베이스 기판(100), 상기 베이스 기판(100) 상에 배치된 박막 트랜지스터(TFT), 및 상기 박막 트랜지스터(TFT)에 접속하는 표시 소자(DD)를 포함할 수 있다.
상기 베이스 기판(100)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(100)은 리지드 타입(Rigid type)의 베이스 기판일 수 있으며, 플렉서블 타입(Flexible type)의 베이스 기판일 수도 있다. 상기 리지드 타입의 베이스 기판은 유리 베이스 기판, 석영 베이스 기판, 유리 세라믹 베이스 기판 및 결정질 유리 베이스 기판 중 하나일 수 있다. 상기 플렉서블 타입의 베이스 기판은 고분자 유기물을 포함하는 필름 베이스 기판 및 플라스틱 베이스 기판 중 하나일 수 있다. 상기 베이스 기판(100)에 적용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 박막 트랜지스터(TFT)는 상기 베이스 기판(100) 상에 배치되는 반도체 활성층(SA), 상기 반도체 활성층(SA)과 중첩하는 게이트 전극(GE), 및 상기 게이트 전극(GE)과 절연되고 상기 반도체 활성층(SA)과 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 반도체 활성층(SA)은 제1 다결정 실리콘층(PS1) 및 제2 다결정 실리콘층(PS2)을 포함할 수 있다. 상기 제1 다결정 실리콘층(PS1)의 두께는 상기 반도체 활성층(SA) 두께의 0.5배 이상 1배 미만일 수 있다. 상기 반도체 활성층(SA)은 양단에 배치되고 불순물, 예를 들면, P형 불순물이 도핑된 제1 및 제2 도핑 영역(DA1, DA2), 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역(NDA), 및 상기 제2 도핑 영역(DA2)과 상기 미도핑 영역(NDA) 사이의 제3 도핑 영역(DA3)을 포함할 수 있다. 상기 미도핑 영역(NDA)은 상기 박막 트랜지스터(TFT)의 채널 영역일 수 있다.
상기 제1 및 제2 도핑 영역(DA1, DA2)은 상기 박막 트랜지스터의 소스 영역 및 드레인 영역일 수 있다. 상기 제1 및 제2 도핑 영역(DA1, DA2)의 도핑 농도는 실질적으로 동일할 수 있다.
상기 제3 도핑 영역(DA3)은 상기 버퍼층(110) 상에 배치되고 불순물이 도핑된 제1 영역(DA3-1), 및 상기 제1 영역 상에 배치되고, 불순물이 도핑되지 않은 제2 영역(DA3-2)을 포함할 수 있다. 여기서, 상기 제1 영역(DA3-1)은 상기 제1 다결정 실리콘층(PS1)에 배치되고, 상기 제2 영역(DA3-2)은 상기 제2 다결정 실리콘층(PS2)에 배치될 수 있다. 즉, 상기 제1 영역(DA3-1)의 높이는 상기 반도체 활성층(SA) 두께의 0.5배 이상 1배 미만일 수 있다. 또한, 상기 제3 도핑 영역(DA3)의 도핑 농도는 상기 제1 및 제2 도핑 영역(DA1, DA2)의 도핑 농도의 0.5배 내지 5배일 수 있다. 여기서, 상기 박막 트랜지스터(TFT)에 전원이 인가되어 상기 제1 도핑 영역(DA1)에서 상기 제2 도핑 영역(DA2)으로 전자가 가속될 때, 상기 제3 도핑 영역(D3)은 핫 캐리어 스트레스가 발생하는 것을 방지할 수 있다. 따라서, 상기 제3 도핑 영역(DA3)은 상기 박막 트랜지스터(TFT)에서 전원 오프시 전류가 누설되는 것을 방지할 수 있다.
상기 베이스 기판(100) 및 상기 반도체 활성층(SA) 사이에는 버퍼층(110)이 배치될 수 있다. 상기 버퍼층(110)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하는 절연막일 수 있다. 예를 들면, 상기 버퍼층(110)은 상기 베이스 기판(100) 상에 배치된 상기 실리콘 산화막, 및 상기 실리콘 산화막 상에 배치된 상기 실리콘 질화막을 포함하는 이중막 구조를 가질 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(100)으로부터 유출되는 불순물이 상기 박막 트랜지스터(TFT)의 제조 공정 중에, 상기 반도체 활성층(SA), 특히, 상기 미도핑 영역(NDA)으로 확산되는 것을 방지할 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면을 평탄화할 수 있다.
상기 반도체 활성층(SA) 및 상기 베이스 기판(100) 상에는 게이트 절연막(120)이 배치될 수 있다. 즉, 상기 게이트 절연막(120)은 상기 반도체 활성층(SA) 및 상기 게이트 전극(GE)을 절연시킨다. 상기 게이트 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하는 절연막일 수 있다.
상기 게이트 전극(GE)은 상기 게이트 절연막(120) 상에 상기 반도체 활성층(SA)과 중첩하여 배치될 수 있다. 특히, 상기 게이트 전극(GE)은 상기 미도핑 영역(NDA) 및 상기 제3 도핑 영역(DA3)과 중첩될 수 있다. 또한, 상기 게이트 전극(GE)은 도전성 물질을 포함할 수 있다.
상기 게이트 전극(GE) 상에는 층간 절연막(130)이 배치될 수 있다. 상기 층간 절연막(130)은 상기 게이트 절연막(120)과 같이, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하는 절연막일 수 있다. 상기 층간 절연막(130)은 상기 반도체 활성층(SA)의 상기 제1 도핑 영역(DA1) 및 상기 제2 도핑 영역(DA2)의 일부를 노출시키는 콘택 홀들을 구비할 수 있다.
상기 층간 절연막(130) 상에는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치될 수 있다. 상기 소스 전극(SE)은 상기 콘택 홀을 통하여 상기 제1 도핑 영역(DA1)에 접속하고, 상기 드레인 전극(DE)은 상기 콘택 홀을 통하여 상기 제2 도핑 영역(DA2)에 접속한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 및 알루미늄 합금(Al-alloy) 중 적어도 하나를 포함할 수 있다.
상기 박막 트랜지스터(TFT)가 배치된 상기 베이스 기판(100) 상에는 보호막(140)이 배치될 수 있다. 즉, 상기 보호막(140)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 또한, 상기 보호막(140)은 상기 드레인 전극(DE)의 일부를 노출시키는 비아 홀을 구비할 수 있다.
상기 보호막(140)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(140)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 보호막(140) 상에는 상기 표시 소자(DD)가 배치될 수 있다. 여기서, 상기 표시 소자(DD)는 유기 발광 소자일 수 있다. 상기 표시 소자(DD)는 상기 드레인 전극(DE)과 접속하는 제1 전극(150), 상기 제1 전극(150) 상에 배치되는 유기막(160), 및 상기 유기막(160) 상에 배치되는 제2 전극(170)을 포함할 수 있다.
상기 제1 전극(150) 및 상기 제2 전극(170) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 표시 장치가 배면 발광형 유기 발광 표시 장치인 경우, 상기 제1 전극(150)은 투과형 전극이며, 상기 제2 전극(170) 반사형 전극일 수 있다. 또한, 상기 표시 장치가 전면 발광형 유기 발광 표시 장치인 경우, 상기 제1 전극(150)은 반사형 전극이며, 상기 제2 전극(170)은 투과형 전극일 수도 있다. 또한, 상기 표시 장치가 양면 발광형 유기 발광 표시 장치인 경우, 상기 제1 전극(150) 및 상기 제2 전극(170)은 모두 투과형 전극일 수도 있다.
또한, 상기 제1 전극(150) 및 상기 제2 전극(170) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다.
본 실시예에서는 상기 제1 전극(150)이 투명 애노드 전극이며, 상기 제2 전극(170)이 반사형 캐소드 전극인 경우를 예로써 설명한다.
상기 제1 전극(150)은 상기 보호막(140) 상에 배치되고, 상기 비아 홀을 통하여 상기 드레인 전극(DE)과 접속한다. 상기 제1 전극(150)은 상기 제2 전극(170)에 비하여 일함수가 높은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 제1 전극(150)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나를 포함할 수 있다.
상기 제1 전극(150)은 화소 정의막(PDL)의 개구부에 의하여 일부가 노출될 수 있다. 상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystylene), 폴리메틸메타아크릴레이트(PMMA), 폴리아크릴로니트릴(PAN), 폴리아미드(polyamide), 폴리이마이드(polyimide), 폴리아릴에테르(polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 불소계 고분자, 에폭시 수지(epoxy resin), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 실록세인계 수지(siloxane series resin) 및 실란 수지(silane) 중 적어도 하나를 포함할 수 있다.
상기 제2 전극(170)은 상기 제1 전극(150)에 비하여 일함수가 작은 물질, 예를 들면, Mo, W, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 유기막(160)은 상기 화소 정의막(PDL)에 의하여 노출된 상기 제1 전극(150) 상에 배치된다. 또한, 상기 유기막(160)은 적어도 발광층을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(160)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(emitting layer, EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 발광층, 상기 발광층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 발광층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 한편, 상기 유기막(160)의 상기 발광층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 어느 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 유기막(160)의 상기 발광층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 어느 하나일 수도 있다.
도 3은 게이트 전압에 따른 드레인 전류의 변화를 보여주는 그래프이다. 여기서, R1은 반도체 활성층의 도핑 영역이 게이트 전극과 중첩하지 않는 비교예이며, R2는 반도체 활성층의 도핑 영역 중 일부가 게이트 전극과 중첩하는 실험예이다.
도 3을 참조하면, 반도체 활성층의 도핑 영역이 게이트 전극과 중첩하지 않는 박막 트랜지스터(R1)는 전원 오프(off)시에, 게이트 인가 전압의 세기에 따라 전류가 누설됨을 알 수 있다.
그러나, 반도체 활성층의 도핑 영역 중 일부가 게이트 전극과 중첩하는 박막 트랜지스터(R2)는 전원 오프시에, 인가 전압의 세기에 따라 전류가 누설되지 않음을 알 수 있다. 즉, 반도체 활성층의 도핑 영역 중 일부가 게이트 전극과 중첩하는 박막 트랜지스터를 구비하는 표시 장치는 구동 안정성이 향상될 수 있다.
도 4 내지 도 8은 도 1에 도시된 박막 트랜지스터의 일 제조 방법을 설명하기 위한 공정 단면도이다.
도 4를 참조하면, 광 투과가 가능한 베이스 기판(100) 상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하는 절연막일 수 있다. 예를 들면, 상기 버퍼층(110)은 상기 실리콘 산화막 및 상기 실리콘 질화막을 복수 개 포함하는 다중막일 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면을 평탄화할 수 있다.
상기 버퍼층(110)을 형성한 후, 상기 버퍼층(110) 상에 제1 다결정 실리콘층(PS1)을 형성한다. 그런 다음, 상기 제1 다결정 실리콘층(PS1)의 양단을 노출시키는 제1 마스크층(M1)을 형성한다. 여기서, 상기 제1 마스크층(M1)은 일반적인 포토레지스트 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 제1 마스크층(M1)은 상기 제1 다결정 실리콘층(PS1)이 배치된 상기 버퍼층(110) 상에 상기 포토 레지스트 물질을 도포하고, 노광, 경화 및 현상 공정을 거쳐 형성될 수 있다.
상기 제1 마스크층(M1)을 형성한 후, 상기 제1 다결정 실리콘층(PS1)의 양단에 불순물, 예를 들면, P형 불순물을 도핑하는 제1 도핑 공정을 수행한다. 따라서, 상기 제1 다결정 실리콘층(PS1)의 양단은 제1 도핑 농도의 불순물이 도핑된 제1 및 제2 불순물 영역(IA1, IA2)일 수 있다.
도 5를 참조하면, 상기 제1 도핑 공정을 수행한 후, 상기 제1 다결정 실리콘층(PS1) 상에 제2 다결정 실리콘층(PS2)을 형성하여, 상기 제1 다결정 실리콘층(PS1) 및 상기 제2 다결정 실리콘층(PS2)을 포함하는 반도체 활성층(SA)을 형성한다. 여기서, 상기 제1 다결정 실리콘층(PS1)의 두께는 상기 반도체 활성층(SA)의 두께의 0.5배 이상 1배 미만일 수 있다.
상기 반도체 활성층(SA)을 형성한 후, 상기 버퍼층(110) 및 상기 반도체 활성층(SA)을 커버하는 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하는 절연막일 수 있다.
상기 게이트 절연막(120)을 형성한 후, 상기 게이트 절연막(120) 상에 도전성 물질을 도포하고 패터닝하여, 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 상기 제1 다결정 실리콘층(PS1)의 미도핑 영역(NDA) 및 상기 제2 불순물 영역(IA2)의 일부와 중첩될 수 있다.
상기 게이트 전극(GE)을 형성한 후, 상기 게이트 전극(GE)을 마스크로 하여 P형 불순물을 제2 도핑 공정을 수행한다. 여기서, 상기 제2 도핑 공정은 상기 P형 불순물이 상기 제1 다결정 실리콘층(PS1)까지 불순물이 도핑될 수 있도록 수행된다.
도 6에 도시된 바와 같이, 상기 제2 도핑 공정에 의하여 상기 제2 다결정 실리콘층(PS2)의 양단은 제2 도핑 농도의 불순물이 도핑된 제3 및 제4 불순물 영역(IA3, IA4)일 수 있다. 여기서, 상기 제2 도핑 농도는 상기 제1 도핑 농도의 1배 내지 2배일 수 있다.
또한, 상기 제1 다결정 실리콘층(PS1)에서 상기 제3 및 제4 불순물 영역(IA3, IA4)과 중첩하는 영역의 도핑 농도는 상기 제2 도핑 공정에 의하여 상기 제3 및 제4 불순물 영역(IA3, IA4)의 도핑 농도와 실질적으로 동일할 수 있다.
따라서, 상기 제1 및 제3 불순물 영역(IA1, IA3)은 제1 도핑 영역(DA1)일 수 있다. 또한, 상기 제4 불순물 영역(IA4)과 중첩하는 제2 불순물 영역(IA2) 및 상기 제4 불순물 영역(IA4)은 제2 도핑 영역(DA2)일 수 있다. 여기서, 상기 제1 및 제2 도핑 영역(DA1, DA2)은 박막 트랜지스터의 소스 영역 및 드레인 영역일 수 있다.
또한, 상기 반도체 활성층(SA)에서, 상기 제2 불순물 영역(IA2) 중 상기 게이트 전극(GE)과 중첩하는 영역(이하 '제1 영역'이라 칭함)(DA3-1), 및 상기 제1 영역(DA3-1)에 대응하는 상기 제2 다결정 실리콘층(PS2)의 영역(이하 '제2 영역'이라 칭함)(DA3-2)은 제3 도핑 영역(DA3)일 수 있다. 따라서, 상기 제1 영역(DA3-1)은 상기 제2 도핑 공정에 의하여 불순물이 도핑되지 않으므로, 상기 제1 및 제2 도핑 영역(DA1, DA2)과 도핑 농도가 상이할 수 있다.
상기 제1 및 제3 도핑 영역(DA3) 사이의 영역은 상기 박막 트랜지스터의 채널 영역일 수 있다.
도 7을 참조하면, 상기 제2 도핑 공정을 수행한 후, 상기 게이트 전극(GE)을 커버하는 층간 절연막(130)을 형성한다. 상기 층간 절연막(130)은 상기 게이트 절연막(120)과 같이, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하는 절연막일 수 있다.
그런 다음, 상기 층간 절연막(130)을 패터닝하여, 상기 제1 및 제2 도핑 영역(DA1, DA2)의 일부분을 노출시키는 콘택 홀들을 형성한다.
상기 콘택 홀들을 형성한 후, 상기 층간 절연막(130) 상에 도전성 물질을 도포하여, 도전성 물질막을 형성한다. 상기 도전성 물질막은 구리(Cu)막, 구리 합금(Cu-alloy)막, 알루미늄(Al)막, 및 알루미늄 합금(Al-alloy)막 중 적어도 하나를 포함할 수 있다.
그런 다음, 상기 도전성 물질막을 패터닝하여 상기 제1 및 제2 도핑 영역(DA1, DA2) 각각에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하여, 박막 트랜지스터(TFT)를 제조한다.
도 8을 참조하면, 상기 박막 트랜지스터(TFT)를 제조한 후, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(140)을 형성한다. 상기 보호막(140)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(140)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 보호막(140)을 형성한 후, 상기 보호막(140)을 패터닝하여 상기 드레인 전극(DE)의 일부를 노출시키는 비아 홀을 형성한다.
상기 비아 홀을 형성한 후, 상기 보호막(140) 상에 배치되고 상기 드레인 전극(DE)에 접속하는 제1 전극(150), 상기 제1 전극(150)의 상에 배치되는 유기막(160), 및 상기 유기막(160) 상에 배치되는 제2 전극(170)을 포함하는 표시 소자(DD)를 형성한다. 상기 표시 소자(DD)의 형성하는 방법을 상세히 설명하면, 하기와 같다.
우선, 상기 보호막(140) 상에 상기 제1 전극(150)을 형성한다. 상기 제1 전극(150)은 상기 제2 전극(170)에 비하여 일함수가 높은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 제1 전극(150)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나를 포함할 수 있다.
상기 제1 전극(150)을 형성한 후, 상기 제1 전극(150)의 일부를 노출시키는 화소 정의막(PDL)을 형성한다.
상기 화소 정의막(PDL)을 형성한 후, 상기 제1 전극(150) 상에 유기막(160)을 형성할 수 있다. 상기 유기막(160)은 증착, 전사 및 프린팅 중 적어도 하나의 방법을 통하여 형성될 수 있다. 상기 유기막(160)은 적어도 발광층(Emission Layer, EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(160)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 발광층, 상기 발광층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 발광층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 유기막(160)을 형성한 후, 상기 유기막(160) 상에 제2 전극(170)을 형성하여 표시 소자(DD)를 제조한다. 여기서, 상기 제2 전극(170)은 일함수가 작은 금속, 예를 들면, Mo, W, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 제2 전극(170)을 형성한 후, 일반적인 봉지 공정을 통하여 표시 장치를 제조할 수 있다. 예를 들면, 상기 제2 전극(170) 상부에 투명 절연 물질을 포함하는 봉지 기판(미도시)을 배치하고, 상기 표시 소자(DD)가 배치된 상기 베이스 기판(100) 및 상기 봉지 기판을 합착하여 상기 표시 장치를 제조할 수 있다.
또한, 상기 제2 전극(170) 상부에 투명 절연막(미도시)을 형성하여 상기 표시 소자(DD)가 외부 환경과 격리되도록 하여 상기 표시 장치를 제조할 수도 있다.
도 9 내지 도 12는 도 1에 도시된 박막 트랜지스터의 다른 제조 방법을 설명하기 위한 공정 단면도이다.
도 9를 참조하면, 버퍼층(110)이 형성된 베이스 기판(100) 상에 제1 다결정 실리콘층(PS1)을 형성한다. 그런 다음, 상기 제1 다결정 실리콘층(PS1)의 일부를 노출시키는 제2 마스크층(M2)을 형성한다. 여기서, 상기 제2 마스크층(M2)은 일반적인 포토레지스트 물질을 이용하여 형성될 수 있다.
상기 제2 마스크층(M2)을 형성한 후, 상기 제1 다결정 실리콘층(PS1)의 노출된 영역에 불순물, 예를 들면, P형 불순물을 도핑하는 제3 도핑 공정을 수행한다. 상기 제1 다결정 실리콘층(PS1)의 도핑된 영역은 제3 도핑 농도의 불순물이 도핑된 제3 영역(DA3-3)일 수 있다.
도 10을 참조하면, 상기 제3 도핑 공정을 수행한 후, 상기 제1 다결정 실리콘층(PS1) 상에 제2 다결정 실리콘층(PS2)을 형성하여, 상기 제1 다결정 실리콘층(PS1) 및 상기 제2 다결정 실리콘층(PS2)을 포함하는 반도체 활성층(SA)을 형성한다. 여기서, 상기 제1 다결정 실리콘층(PS1)의 두께는 상기 반도체 활성층(SA)의 두께의 0.5배 이상 1배 미만일 수 있다.
상기 반도체 활성층(SA)을 형성한 후, 상기 버퍼층(110) 및 상기 반도체 활성층(SA)을 커버하는 게이트 절연막(120)을 형성하고, 상기 게이트 절연막(120) 상에 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 상기 제3 영역(DA3-3)과 중첩될 수 있다.
상기 게이트 전극(GE)을 형성한 후, 상기 게이트 전극(GE)을 마스크로 하여 P형 불순물을 제4 도핑 공정을 수행한다. 여기서, 상기 제4 도핑 공정은 상기 P형 불순물이 상기 제1 다결정 실리콘층(PS1)까지 불순물이 도핑될 수 있도록 수행된다.
도 11에 도시된 바와 같이, 상기 제4 도핑 공정에 의하여 상기 반도체 활성층(SA)의 양단은 제4 도핑 농도의 불순물이 도핑된 제1 및 제2 도핑 영역(DA1, DA2)일 수 있다. 여기서, 상기 제1 및 제2 도핑 영역(DA1, DA2)은 박막 트랜지스터의 소스 영역 및 드레인 영역일 수 있다. 또한, 상기 제3 도핑 농도는 상기 제4 도핑 농도의 1배 내지 5배 이하일 수 있다.
또한, 상기 반도체 활성층(SA)에서, 상기 제3 영역(DA3-3), 및 상기 제3 영역(DA3-3)에 대응하는 상기 제2 다결정 실리콘층(PS2)의 영역(이하 '제4 영역'이라 칭함)(DA3-4)은 제3 도핑 영역(DA3)일 수 있다. 따라서, 상기 제3 영역(DA3-3)은 상기 제4 도핑 공정에 의하여 불순물이 도핑되지 않으므로, 상기 제1 및 제2 도핑 영역(DA1, DA2)과 도핑 농도가 상이할 수 있다.
상기 제1 및 제3 도핑 영역(DA3) 사이의 영역은 상기 박막 트랜지스터의 채널 영역일 수 있다.
도 12를 참조하면, 상기 제2 도핑 공정을 수행한 후, 상기 게이트 전극(GE)을 커버하며, 상기 제1 및 제2 도핑 영역(DA1, DA2)의 일부분을 노출시키는 콘택 홀을 구비하는 층간 절연막(130)을 형성한다.
상기 층간 절연막(130)을 형성한 후, 상기 제1 및 제2 도핑 영역(DA1, DA2) 각각에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 형성하여, 박막 트랜지스터(TFT)를 제조한다.
상기 박막 트랜지스터(TFT)를 제조한 후, 상기 박막 트랜지스터(TFT))를 커버하며, 상기 드레인 전극(DE)의 일부를 노출시키는 비아 홀을 구비하는 보호막(140)을 형성한다.
상기 보호막(140)을 형성한 후, 상기 보호막(140) 상에 배치되고 상기 드레인 전극(DE)에 접속하는 제1 전극(150), 상기 제1 전극(150)의 상에 배치되는 유기막(160), 및 상기 유기막(160) 상에 배치되는 제2 전극(170)을 포함하는 표시 소자(DD)를 형성한다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100; 베이스 기판 110; 버퍼층
120; 게이트 절연막 130; 층간 절연막
140; 보호막 150; 제1 전극
160; 유기막 170; 제2 전극
TFT; 박막 트랜지스터 SA; 반도체 활성층
PS1; 제1 다결정 실리콘층 PS2; 제2 다결정 실리콘층
DA1; 제1 도핑 영역 DA2; 제2 도핑 영역
DA3; 제3 도핑 영역 NDA; 미도핑 영역
GE; 게이트 전극 SE; 소스 전극
DE; 드레인 전극 DD; 표시 소자

Claims (14)

  1. 소스 영역인 제1 도핑 영역, 드레인 영역인 제2 도핑 영역, 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역, 및 상기 제2 도핑 영역과 상기 미도핑 영역 사이의 제3 도핑 영역을 포함하는 반도체 활성층;
    상기 반도체 활성층과 절연되고, 상기 제3 도핑 영역 및 상기 미도핑 영역과 중첩되는 게이트 전극; 및
    상기 제1 및 제2 도핑 영역에 접속하는 소스 전극 및 드레인 전극을 포함하고,
    상기 제3 도핑 영역은 불순물이 도핑된 제1 영역 및 상기 제1 영역 상에 배치되고 불순물이 도핑되지 않는 제2 영역을 포함하는 박막 트랜지스터.
  2. 삭제
  3. 제1 항에 있어서,
    상기 반도체 활성층은
    제1 다결정 실리콘층; 및
    상기 제1 다결정 실리콘층 상에 배치되는 제2 다결정 실리콘층을 포함하는 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 제1 영역은 상기 제1 다결정 실리콘층에 배치되고, 상기 제2 영역은 상기 제2 다결정 실리콘층에 배치되는 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 제1 다결정 실리콘층의 두께는 상기 반도체 활성층 두께의 0.5배 이상 1배 미만인 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 제3 도핑 영역의 도핑 농도는 상기 제1 및 제2 도핑 영역의 도핑 농도의 0.5 내지 5배인 박막 트랜지스터.
  7. 베이스 기판 상에 제1 다결정 실리콘층을 형성하는 단계;
    제1 도핑 공정을 수행하여, 상기 제1 다결정 실리콘층의 양단에 제1 및 제2 불순물 영역을 형성하는 단계;
    상기 제1 다결정 실리콘층 상에 제2 다결정 실리콘층을 형성하여, 상기 제1 및 제2 다결정 실리콘층을 포함하는 반도체 활성층을 형성하는 단계;
    상기 제1 및 제2 불순물 영역 사이의 영역, 및 상기 제1 및 제2 불순물 영역 중 하나와 일부 중첩하며, 상기 반도체 활성층과 절연되는 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 제2 도핑 공정을 수행하여, 상기 게이트 전극과 중첩하지 않는 상기 반도체 활성층의 양단에 제1 및 제2 도핑 영역, 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역, 및 상기 제2 도핑 영역 및 상기 미도핑 영역 사이의 제3 도핑 영역을 형성하는 단계; 및
    상기 제1 및 제2 도핑 영역에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  8. 제7 항에 있어서,
    상기 제3 도핑 영역은
    상기 제1 다결정 실리콘층의 상기 제2 불순물 영역 중 상기 게이트 전극과 중첩하지 않는 제1 영역; 및
    상기 제1 영역 상에 배치되고 불순물이 도핑되지 않은 제2 영역을 포함하는 박막 트랜지스터의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 영역의 도핑 농도는 상기 제1 및 제2 도핑 영역의 도핑 농도의 0.5배 내지 1배인 박막 트랜지스터의 제조 방법.
  10. 제7 항에 있어서,
    상기 제1 다결정 실리콘층의 두께는 상기 반도체 활성층 두께의 0.5배 이상 1배 미만인 박막 트랜지스터의 제조 방법.
  11. 베이스 기판 상에 제1 다결정 실리콘층을 형성하는 단계;
    제1 도핑 공정을 수행하여, 상기 제1 다결정 실리콘층 내에 불순물 영역을 형성하는 단계;
    상기 제1 다결정 실리콘층 상에 제2 다결정 실리콘층을 형성하여, 상기 제1 및 제2 다결정 실리콘층을 포함하는 반도체 활성층을 형성하는 단계;
    상기 불순물 영역을 포함하여 상기 반도체 활성층과 절연되게 중첩하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 제2 도핑 공정을 수행하여, 상기 게이트 전극과 중첩하지 않는 상기 반도체 활성층의 양단에 제1 및 제2 도핑 영역, 상기 제1 및 제2 도핑 영역 사이의 미도핑 영역, 및 상기 제2 도핑 영역 및 상기 미도핑 영역 사이에 배치되고, 상기 불순물 영역을 포함하는 제3 도핑 영역을 형성하는 단계; 및
    상기 제1 및 제2 도핑 영역에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 제3 도핑 영역은
    상기 제1 다결정 실리콘층의 상기 불순물 영역인 제1 영역; 및
    상기 제1 영역 상에 배치되고 불순물이 도핑되지 않은 제2 영역을 포함하는 박막 트랜지스터의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 영역의 도핑 농도는 상기 제1 및 제2 도핑 영역의 도핑 농도의 1배 내지 5배인 박막 트랜지스터의 제조 방법.
  14. 제11 항에 있어서,
    상기 제1 다결정 실리콘층의 두께는 상기 반도체 활성층 두께의 0.5배 이상 1배 미만인 박막 트랜지스터의 제조 방법.
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