CN101136403A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。本发明的半导体器件包括位于半导体衬底中的第一和第二有源器件区，所述有源器件区通过其间的隔离区相互隔离，其中所述半导体器件包括第一导电互连结构，该结构被嵌入隔离区中并将第一有源器件区与第二有源器件区连接。所述半导体器件优选包括至少一个位于半导体衬底中的静态随机存取存储器(SRAM)单元，以及将所述SRAM单元的下拉晶体管与其上拉晶体管交叉连接的第一导电互连结构。该导电互连优选包括掺杂多晶硅并可以通过包括光刻图案化、蚀刻和多晶硅淀积的工艺步骤形成。

Description

半导体器件及其制造方法
技术领域
本发明涉及包括嵌入式导电互连的半导体器件。更具体地，本发明涉及具有嵌入在衬底中的导电互连的静态随机存取存储器(SRAM)单元，以及制造这样的SRAM单元的方法。
背景技术
静态随机存取存储器(SRAM)是一种重要的存储装置，因为其速度快、能耗低而且操作简便。和动态随机存取存储器(DRAM)单元不同，所述SRAM不需要定期刷新存储的数据，并且其具有简明直观的设计。
在典型的六晶体管SRAM(6T-SRAM)单元中的每比特被存储在四个晶体管中，一般称为负载晶体管(load transistors)(或者上拉晶体管)和驱动晶体管(或者下拉晶体管)，其形成包含两个交叉耦合反相器的触发电路。此存储单元具有两个稳态，用于表示0和1。两个附加的存取晶体管(或者旁栅晶体管(pass-gate transistor))用于在读和写操作期间控制对存储单元的存取。
图1A是第一金属互连层(M1)下面的示例性互补金属氧化物半导体(CMOS)6T-SRAM单元的俯视图。6T-SRAM单元包括：(1)4个有源器件区(即掺杂阱区)112、114、116和118，以及(2)4个栅极结构122、124、126和128，它们形成6个典型的金属氧化物半导体(MOS)晶体管101-106。具体地，在n型有源器件区112和114中形成n沟道旁栅晶体管101和104以及n沟道下拉晶体管102和103，而在p型有源器件区116和118中形成p沟道上拉晶体管105和106。在同一半导体衬底中形成有源器件区112、114、116和118，该衬底可以优选地为在p沟道晶体管和n沟道晶体管的附近分别掺杂有n型和p型杂质的硅衬底。栅极结构122和126在有源器件区112上面延伸以分别形成用于下拉晶体管102和旁栅晶体管101的栅极。类似地，栅极结构124和128在有源器件区114上面延伸以分别形成用于下拉晶体管103和旁栅晶体管104的栅极。另外，栅极结构122和124延伸到有源器件区116和118的上方以分别形成上拉晶体管105和106的栅极。如图1A所示，每个SRAM单元还包括多个用于接入晶体管101-106的各个元件的金属触点(CA)。
图1B是图1A中的SRAM单元在M1层(即第一金属互连层)的示例性的俯视图。在M1层的SRAM单元包含多个外部互连或者节点(EN)和内部互连或者节点(IN)，其中每一个节点上覆于一个或多个SRAM金属触点(CA)并形成与CA的电连接。例如，分别位于SRAM单元中间的左和右侧边缘的两个EN上覆于下面所述的CA并形成与下面所述的CA的电连接：所述CA上覆于旁栅晶体管101和104的栅极结构126和128。分别位于SRAM单元上和下边缘的6个EN上覆于下面所述的CA并形成与下面所述的CA的电连接：所述CA上覆于晶体管101-106的源区或漏区。分别位于SRAM单元中间的两个IN将下拉晶体管102和103与上拉晶体管105和106交叉连接。
图1C是图1B中沿线I-I的SRAM单元的剖视图。位于M1层沿SRAM单元的中间的左和右侧边缘的两个EN将位于接触层的下伏CA(未示出)与第一通孔层(V1)中的金属通孔132电连接，该通孔层(V1)又与上面的金属层(未示出)，比如M2、M3等中的金属互连(未示出)和/或上面的通孔层(未示出)，比如V2、V3等中的金属通孔(未示出)电连接。位于M1层在SRAM单元中间部分的两个IN中的每一个在接触层上将一个CA与另一个CA电连接。这样，IN将位于有源器件区112和114的下拉晶体管102和103与位于下伏衬底110中的有源器件区116和118的相应上拉晶体管105和106交叉连接。注意，有源器件区112、114、116和118的表面被硅化，从而分别形成表面金属硅化物层112S、114S、116S和118S。IN仅沿着M1层延伸，并且不与上面的通孔和/或金属层中的任何金属通孔和/或互连相连接。因此，下面IN也被称为“本地互连”。
由于互补金属氧化物半导体(CMOS)器件已接近45纳米节点和32纳米节点一代，所以SRAM单元的缩小势在必行。然而，一直用于图案化SRAM单元的金属触点和金属互连的传统光刻印刷很大程度地限制了缩小尺寸的努力。由于SRAM单元的位于CA层的金属触点和位于M1层的金属互连的数量很大，已经达到了的传统光刻印刷的重叠极限(overlay limit)，很难缩小SRAM单元以适合45纳米节点和32纳米节点一代的空间要求。
因此，需要减少SRAM单元中金属触点和金属互连的数量，从而允许进一步缩小45纳米节点和32纳米节一代的SRAM单元的尺寸。
发明内容
本发明通过提供改进的SRAM结构解决了上述问题，其中每一个SRAM结构包含两个嵌入的导电互连，取代位于接触层的4个金属触点和位于M1层的两个本地互连，用于连接下拉和上拉晶体管。这样，每一个SRAM单元中的金属触点和金属互连的数目显著减少，从而能实现进一步缩小的SRAM布局。
一方面，本发明涉及包括至少一个位于半导体衬底中的SRAM单元的半导体器件，其中SRAM单元包括嵌入半导体衬底中并将SRAM单元的第一下拉晶体管与其第二上拉晶体管交叉连接的第一导电互连结构。
第一导电互连结构可以包括任何合适的导电材料，比如掺杂多晶硅、SiGe、NiSi、TaN以及它们的混合物。最好但并非必须地，第一导电互连结构包括掺杂多晶硅。更好地是，第一导电互连结构是L形的。
上述SRAM单元还可以包括第二下拉晶体管、第二上拉晶体管以及分别将第二下拉晶体管与第二上拉晶体管交叉连接的第二导电互连结构。可以在半导体衬底上提供接触层和第一金属互连层，而第一金属互连层，和上述图示的现有技术SRAM单元中的M1层不一样，不与任何用于将第一或第二下拉晶体管与SRAM单元的第一或第二上拉晶体管交叉连接的本地互连接触。
在另一个更宽的方面，本发明涉及一种半导体器件，其包括位于半导体衬底中的第一和第二有源器件区域，所述有源器件区通过其间的隔离区相互隔离，其中半导体器件包括第一导电互连结构，该结构被嵌入隔离区中并将第一有源器件区与第二有源器件区连接。
最好但并不是必须地，第一导电互连结构包括掺杂多晶硅并具有L形。此外，该半导体器件可以包括位于半导体衬底中的附加器件区，所述附加器件区通过其间的附加隔离区相互隔离，嵌入在附加隔离区中的附加导电互连结构将附加有源器件区相互连接。
在另一个方面，本发明涉及形成半导体器件的方法，包括：
在半导体衬底中形成第一和第二有源器件区，其中第一和第二有源器件区通过其间的隔离区相互隔离；以及
形成第一导电互连结构，该结构嵌入在半导体衬底中用以连接第一和第二有源器件区。
最好但并非必须地，上述半导体器件是这样的SRAM单元，其具有形成在第一有源器件区中的第一下拉晶体管和形成在第二有源器件区中的第一上拉晶体管，并且第一下拉晶体管和第一上拉晶体管通过第一导电互连结构交叉连接。更优选地，SRAM单元还包括形成在半导体衬底中的第三有源器件区中的第二下拉晶体管和形成在半导体衬底中的第四有源器件区中的第二上拉晶体管，并且第二导电互连结构将第二下拉晶体管与第二上拉晶体管交叉连接。
在本发明的特别优选但并非必须的实施方式中，第一和第二导电互连结构包括掺杂多晶硅，并通过包括光刻图案化、蚀刻以及多晶硅淀积的工艺步骤形成。
本发明的其它方面、特征和优点从随后的说明和所附权利要求将会更加清楚。
附图说明
图1A是M1层下面的传统的6T-SRAM单元的俯视图。
图1B是图1B的在M1层的传统的6T-SRAM单元的俯视图。
图1C是沿图1B中的线I-I的图1A-1B的传统的6T-SRAM单元的剖视图。
图2-23B是根据本发明的一个实施方式的俯视或剖视图，其示例性地图示了形成具有用于交叉连接SRAM单元中下拉晶体管和上拉晶体管的嵌入多晶硅互连结构的改进的SRAM单元的工艺步骤。
图24A是通过图2-23B的示例性工艺步骤形成的M1层下面的改进6T-SRAM单元的俯视图。
图24B是在M1层的图24A的改进6T-SRAM单元的俯视图。
图24C是沿图24B中线II-II的图24A-24B的改进6T-SRAM单元的剖视图。
具体实施方式
在以下描述中展开了大量具体细节，比如特定结构、元件、材料、尺寸、工艺步骤及技术，以便彻底理解本发明。但是，本领域普通技术人员应当理解，没有这些具体细节也可以实施本发明。在其它情况下，未详细描述公知的结构或工艺步骤以免模糊本发明。
应当理解，当说作为层、区域或者衬底的元件在另一元件“上”或“上方”时，其可以是直接在该另一元件上或者也可以存在居间元件。反之，当说一元件位于另一元件“直接上面”或者“直接上方”时，则不存在居间元件。还应当理解，当说一元件在另一元件“下面”或“下方”时，其可以是在该另一元件的直接下面或者下方，或者可以存在居间元件。反之，当说一元件在另一元件“直接下面”或“直接下方”时，则不存在居间元件。
如上所述，本发明提供了一种改进的SRAM单元结构，其包括一个或多个交叉连接SRAM单元中的下拉和上拉晶体管的嵌入的导电互连，从而取消了位于接触层的4个金属触点和位于M1层的两个本地互连，显著减少了每一个SRAM单元中金属触点和金属互连的总数量。
上述改进的SRAM单元结构可以通过图2-23B所示的示例性工艺步骤形成。
首先，图2图示了半导体衬底10的俯视图，该衬底包括四个通过其间的隔离区相互隔离的有源器件区14。隔离区在本发明的附图中由STI表示。图3A和3B分别图示了图2的器件结构沿线A-A和线B-B的剖视图。
半导体衬底10可以包括任何半导体材料，其包括但不限于：Si、SiGe、渐变(graded)SiGe、Ge、Ge合金、Si:C、SiGe:C、GaAs、InAs、InP以及其它III-V或者II-VI族化合物半导体。半导体衬底10还可以包括有机半导体或者层叠半导体，如Si/SiGe、绝缘体上半导体(SOI)或者绝缘体上硅锗(SGOI)。半导体衬底10最好由含硅半导体材料即包含硅的半导体材料构成。在图3A和3B所示的具体实施方式中，半导体衬底10具有SOI配置，并且从顶到底包括半导体器件层12、隐埋绝缘层16以及基础半导体衬底层18。或者，半导体衬底10可以基本上由体半导体构成。
在半导体衬底10中提供了隔离区以将有源器件区14相互隔离。隔离区可以是沟槽隔离区，或者场氧隔离区(field oxide isolationregion)。在图2和图3A-3B中所示的具体实施方式中，隔离区是浅沟槽隔离区(STI)，其延伸穿过半导体器件层12到达隐埋绝缘层16上。利用本领域普通技术人员公知的传统沟槽隔离工艺可以容易地形成这样的STI区。例如，在形成沟槽隔离区时，可以使用光刻、蚀刻以及用沟槽电介质填充沟槽。可选地，可以在沟槽填充前在沟槽中形成衬层，可以在沟槽填充之后执行致密化(densification)步骤，也可以在沟槽填充之后进行平面化处理。利用所谓的硅局部氧化工艺可以形成场氧隔离区。有源器件区14可以被掺杂或者不被掺杂。在本发明的优选实施方式中，两个端部有源器件区14被用n型种类掺杂剂掺杂，为形成其中的n沟道下拉晶体管和n沟道旁栅晶体管做准备，而两个中间有源器件区14被用p型种类掺杂剂掺杂，为在其中形成p沟道上拉晶体管做准备。
接下来，如图4和图5A-5B所示，对半导体衬底10进行热处理以在有源器件区14的表面上方形成栅极绝缘层22，之后淀积平铺(blanket)栅极导电层20。
所述热处理工艺可以是热氧化工艺/热氮化工艺或者热氮氧化工艺，所形成的层22从而可以包含氧化物、氮化物或者氮氧化物。或者，可以通过淀积工艺比如化学汽相淀积(CVD)、等离子体辅助CVD、原子层淀积(ALD)、蒸镀、反应溅镀、化学溶液淀积以及其它淀积工艺来形成栅极绝缘层22，其可以包含高介电常数的氧化物材料，比如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其混合物。栅极绝缘层22的物理厚度的变化范围可以很宽，取决于所采用的具体淀积技术。一般，栅极绝缘层22的厚度从大约0.5到大约10纳米，更典型的厚度从大约1到大约5纳米。
栅极导电层20可以包含任何合适的导电材料，比如掺杂半导体、金属、金属合金、金属硅化物、金属氮化物等。最好但并非必须，栅积导电层20包含掺杂多晶硅。
接下来，如图6A和6B所示，在整个结构上淀积平铺电介质硬掩膜层24和平铺光致抗蚀剂层26，接着如图7和图8A-8B所示，对平铺光致抗蚀剂层26进行光刻图案化以在其中形成两个L形开口28。如图7所示，位于左边的第一个L形开口28上覆于左边两个有源区14，而位于右边的第二个L形开口28上覆于右边的两个有源区14。
然后，如图9A-9B所示，利用一个或者多个干法蚀刻步骤，将光致抗蚀剂层26中的图案转移到下伏层，从而形成从光致抗蚀剂层26向电介质硬掩膜层24、栅极导电层20、栅极绝缘层22延伸从而进入半导体衬底10的沟槽30。可以在本发明中使用的合适的干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
在完成蚀刻后，通过抗蚀剂去除工艺去除图案化的光致抗蚀剂层26，以暴露下伏的电介质硬掩膜层24的上表面，如图10和图11A-11B所示。
接下来，向沟槽30中填充导电材料，接着，通过平面化步骤形成L形导电互连32，如图12和图13A-13B所示。任何合适的导电材料，比如掺杂半导体、金属、金属合金、金属硅化物、金属氮化物等，都可以用来形成L形互连32。在本发明的一个特别优选的实施方式中，L形导电互连32是由掺杂多晶硅形成的。可以用传统的化学机械抛光(CMP)技术来平面化淀积的多晶硅材料，并且在CMP期间，电介质硬掩膜层24用作抛光停止层。
在形成L形导电互连32之后，去除电介质硬掩膜层24以暴露下伏的栅极导电层20，如图14和图15A-15B所示。接下来，在暴露的栅极导电层20和L形导电互连32上面淀积图案化的光致抗蚀剂层34，如图16和图17A-17B所示。这样的图案化的光致抗蚀剂层34限定要形成的SRAM单元的栅极结构。
然后，执行蚀刻步骤，利用图案化的光致抗蚀剂层34作为掩模去除栅极导电层20以及L形导电互连32的没有被图案化的光致抗蚀剂层34覆盖的部分。如图18所示，控制所述蚀刻，使得当半导体衬底10暴露时即终止蚀刻。因此，栅极导电层20的暴露部分被完全去除，而L形导电互连32的暴露部分凹进半导体衬底10的表层，从而形成完全嵌入半导体衬底10中的互连结构32，如图18和19A所示。然而，在蚀刻之后，栅极导电层20和L形导电互连32的在图案化的光致抗蚀剂层34下面的被覆盖部分留了下来，以形成用于要形成的SRAM的栅极结构36，如图19B所示。
在蚀刻之后，图案化的光致抗蚀剂层34被去除以暴露其下面的栅极结构36，然后形成围绕该栅极结构36的电介质侧壁隔离体38，如图20和图21A-21B所示。
接下来，执行隔离体去除工艺(未示出)，以去除栅极隔离体层22的未被栅极结构36和电介质侧壁隔离体38覆盖的部分，从而暴露有源器件区14的在其下面的部分。
然后，在整个结构上面执行自对准硅化(salicidation)步骤，以形成：(1)在有源器件区14的暴露部分上面的表面金属硅化物层14S，(2)在栅极结构36上面的栅极金属硅化物层36S，以及(3)在L形导电互连32的暴露部分上面的接触硅化物32S，如图22和23A-23B所示。
可以执行其他本领域公知的CMOS工艺步骤，比如源极/漏极掺杂、钝化、ILD淀积等来形成半导体衬底10中的完整的6T-SRAM。另外，可以执行传统的后端线(BEOL)工艺步骤来形成多个金属触点(CA)，这些触点提供了到所形成的6T-SRAM单元的各种元件通路，如图24A所示。
由于半导体衬底10中的嵌入的L形导电互连32已经提供了位于不同有源器件区14的下拉和上拉晶体管之间的必要交叉连接，所以位于接触层的SRAM单元仅需要八个外围金属触点(CA)，如图24A所示。另外，如图24B所示，位于M1层的SRAM单元仅需要八个外部互连或节点(EN)，同时，这样的SRAM单元不再需要内部节点(IN)或者本地互连。
图24C是图24B的沿线II-II的本发明的改进SRAM单元的剖视图。位于M1层的沿改进的SRAM单元中间的左和右边缘的两个EN，仍然将位于接触层的下伏CA(未示出)与第一通孔层(V1)中的金属通孔42电连接。但是，由于嵌入在半导体衬底10中的导电互连结构32，不再需要位于M1层的本地互连和位于接触层的金属触点来交叉连接不同的有源器件区。因此，改进的SRAM单元的接触层和M1层的总体触点和互连密度大为减小，这允许在目前可用的光刻技术的重叠极限范围内进一步缩小SRAM布局区域。
虽然为了简明和方便说明的目的，以上所提供的说明主要是针对SRAM单元结构方面，但本发明并不限于SRAM单元，而可以更广泛地用于需要相邻有源器件区之间的交叉连接的其他半导体器件结构，此时可以对本发明做出或者不做出修改或变更，这是本领域普通技术人员根据在此所述的基本原则很容易确定的。
尽管已经在此参照具体的实施方式、特征和方面说明了本发明，应当理解，本发明并不限于此，相反，其应用可以延伸到其他修改、变动、应用和实施方式，并且相应地，所有这些其他修改、变动、应用和实施方式都被认为包括在本发明的精神实质和范围之中。

Claims (18)

1.一种半导体器件，其包括位于半导体衬底中的第一和第二有源器件区，第一和第二有源器件区通过其间的隔离区相互隔离，其中所述半导体器件包括第一导电互连结构，该结构被嵌入隔离区中并将第一有源器件区与第二有源器件区连接。
2.如权利要求1所述的半导体器件，其中，第一导电互连结构包括一种或多种从掺杂多晶硅、SiGe、NiSi、TaN及其混合物中选择的导电材料。
3.如权利要求1所述的半导体器件，其中，第一导电互连结构包括掺杂多晶硅。
4.如权利要求1所述的半导体器件，其中，第一导电互连结构是L形的。
5.如权利要求1所述的半导体器件，还包括位于半导体衬底中的附加器件区，所述附加器件区通过其间的附加隔离区相互隔离，其中所述半导体器件包括附加导电互连结构，所述结构被嵌入在附加隔离区中并将附加有源器件区相互连接。
6.一种半导体器件，其包括至少一个位于半导体衬底中的静态随机存取存储器(SRAM)单元，其中所述SRAM单元包括嵌入半导体衬底中并将所述SRAM单元的第一下拉晶体管与其第二上拉晶体管交叉连接的第一导电互连结构。
7.如权利要求6所述的半导体器件，其中，第一导电互连结构包括一种或多种从掺杂多晶硅、SiGe、NiSi、TaN及其混合物中选择的导电材料。
8.如权利要求6所述的半导体器件，其中，第一导电互连结构包括掺杂多晶硅。
9.如权利要求6所述的半导体器件，其中，第一导电互连结构是L形的。
10.如权利要求6所述的半导体器件，其中，所述SRAM单元还包括第二下拉晶体管、第二上拉晶体管以及分别将第二下拉晶体管与第二上拉晶体管交叉连接的第二导电互连结构。
11.如权利要求10所述的半导体器件，还包括位于半导体衬底上的接触层和位于接触层上的第一金属互连层，其中，第一金属互连层不包括任何用于将第一或第二下拉晶体管与SRAM单元的第一或第二上拉晶体管交叉连接的本地互连。
12.一种形成半导体器件的方法，包括：
在半导体衬底中形成第一和第二有源器件区，其中，所述第一和第二有源器件区通过其间的隔离区相互隔离；以及
形成嵌入隔离区中、将第一与第二有源器件区连接的第一导电互连结构。
13.如权利要求12所述的方法，其中所述半导体器件包括SRAM单元，其具有形成在第一有源器件区中的第一下拉晶体管和形成在第二有源器件区中的第一上拉晶体管，并且其中第一下拉晶体管和第一上拉晶体管通过第一导电互连结构交叉连接。
14.如权利要求13所述的方法，其中所述SRAM单元还包括形成在半导体衬底中的第三有源器件区中的第二下拉晶体管和形成在半导体衬底中的第四有源器件区中的第二上拉晶体管，并且其中第二导电互连结构将第二下拉晶体管与第二上拉晶体管交叉连接。
15.如权利要求14所述的方法，其中第一和第二导电互连结构包括一种或多种从掺杂多晶硅、SiGe、NiSi、TaN及其混合物中选择的导电材料。
16.如权利要求14所述的方法，其中，第一和第二导电互连结构包括掺杂多晶硅。
17.如权利要求16所述的方法，其中，第一和第二导电互连结构通过光刻图案化、蚀刻和多晶硅淀积形成。
18.如权利要求14所述的方法，其中，第一和第二导电互连结构都是L形的。
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