CN103400855A - 高压器件栅极及其制造方法 - Google Patents

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方超
唐在峰
束伟夫
任昱
张旭升
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Abstract

一种高压器件栅极，所述高压器件栅极包括：沉积在所述多晶硅层上并作为第一硬掩质膜的氮化硅CESL（Contact Etch Stop Layer,CESL）层，以及沉积在所述作为第一硬掩质膜的氮化硅CESL层之异于所述多晶硅层一侧并作为第二硬掩质膜的氧化硅层。本发明所述高压器件栅极采用作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层构成，解决了多晶硅栅极刻蚀过程中硬掩质膜对光阻的选择比不足的问题；同时，在多晶硅栅极刻蚀过程中，提高硬掩质膜对多晶硅的选择比，降低对硬掩质膜顶部的损失量。

Description

高压器件栅极及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种高压器件栅极及其制造方法。
背景技术
目前，在传统高压器件的栅极结构中，例如用高压的输入输出器件，其轻掺杂漏离子注入的能量较大，多晶硅的厚度已不能阻挡轻掺杂漏离子在通道上的注入，多晶硅刻蚀后需要存在一定厚度的硬掩质膜作为输入输出轻掺杂漏离子注入的阻挡层。
但是，随着半导体器件之关键尺寸越来越小，光阻的厚度也不断减薄，而高压器件要求多晶硅刻蚀后存在一定厚度的硬掩质膜，多晶硅之光阻厚度已不够阻挡刻蚀的损失。
另外，在所述传统的多晶硅刻蚀过程中，高压器件要求多晶硅刻蚀后存在一定厚度的硬掩质膜，而硬掩质膜对多晶硅的选择比不够，并且会对所述硬掩质膜的顶部造成损失，所述硬掩质膜的厚度不符合后续工艺之需。
故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种高压器件栅极及其制造方法。
发明内容
本发明是针对现有技术中，所述传统的多晶硅刻蚀过程中，高压器件要求多晶硅刻蚀后存在一定厚度的硬掩质膜，而硬掩质膜对多晶硅的选择比不够，并且会对所述硬掩质膜的顶部造成损失，所述硬掩质膜的厚度不符合后续工艺之需，以及多晶硅之光阻厚度已不够阻挡刻蚀的损失等缺陷提供一种高压器件栅极。
本发明之又一目的是针对现有技术中，所述传统的多晶硅刻蚀过程中，高压器件要求多晶硅刻蚀后存在一定厚度的硬掩质膜，而硬掩质膜对多晶硅的选择比不够，并且会对所述硬掩质膜的顶部造成损失，所述硬掩质膜的厚度不符合后续工艺之需，以及多晶硅之光阻厚度已不够阻挡刻蚀的损失等缺陷提供一种高压器件栅极的制造方法。
为实现本发明之目的，本发明提供一种高压器件栅极，所述高压器件栅极包括：沉积在所述多晶硅层上并作为第一硬掩质膜的氮化硅CESL（ContactEtch Stop Layer,CESL）层，以及沉积在所述作为第一硬掩质膜的氮化硅CESL层之异于所述多晶硅层一侧并作为第二硬掩质膜的氧化硅层。
可选地，所述氮化硅CESL层为一种材质疏松的氮化硅结构。
为实现本发明之又一目的，本发明提供一种高压器件栅极之制造方法，所述高压器件栅极之制造方法，包括：
执行步骤S1：提供具有多晶硅层的衬底，并在所述多晶硅层之异于所述衬底一侧淀积所述高压器件栅极，所述高压器件栅极进一步包括依次淀积在所述多晶硅层之异于所述衬底一侧且作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层；
执行步骤S2：在所述高压器件栅极之异于所述多晶硅层的一侧淀积底部抗反射层，并涂覆光阻；
执行步骤S3：完成所述硬掩质膜刻蚀和所述多晶硅层刻蚀。
可选地，所述高压器件栅极进一步包括依次淀积在所述多晶硅层之异于所述衬底一侧且作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层。
可选地，所述作为第一硬掩质膜的氮化硅CESL层对所述光阻的选择比为1:1。
可选地，所述二氧化硅层对所述多晶硅层的选择比为2:1。
可选地，所述刻蚀工艺中等离子体不接触作为注入阻挡层的所述第一硬掩质膜氮化硅CESL层。
可选地，所述第二硬掩质膜氧化硅层的厚度等于所述第二硬掩质膜氧化硅层对所述多晶硅层的选择比与所述多晶硅层厚度的乘积。
综上所述，本发明所述高压器件栅极采用作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层构成，解决了多晶硅栅极刻蚀过程中硬掩质膜对光阻的选择比不足的问题；同时，在多晶硅栅极刻蚀过程中，提高硬掩质膜对多晶硅的选择比，降低对硬掩质膜顶部的损失量。
附图说明
图1所示为本发明高压器件栅极的结构示意图；
图2所示为本发明高压器件栅极的制造方法之流程图；
图3～图6所示为本发明高压器件栅极之制造流程的阶段性结构示意图；
图7所示为所述多晶硅层在刻蚀后需要厚度为b的硬掩质膜作为注入阻挡层的实施例结构示意图。
具体实施方式
为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
请参阅图1，图1所示为本发明高压器件栅极的结构示意图。所述高压器件栅极1包括：沉积在所述多晶硅层10上并作为第一硬掩质膜的氮化硅CESL（Contact Etch Stop Layer,CESL）层11，以及沉积在所述作为第一硬掩质膜的氮化硅CESL层11之异于所述多晶硅层10一侧并作为第二硬掩质膜的氧化硅层12。其中，本发明所述氮化硅CESL层11为一种材质疏松的氮化硅结构，可用于制备接触孔刻蚀阻挡层。
请参阅图2，并结合参阅图1，图2所示为本发明高压器件栅极的制造方法之流程图。所述高压器件栅极的制造方法，包括：
执行步骤S1：提供具有多晶硅层的衬底，并在所述多晶硅层之异于所述衬底一侧淀积所述高压器件栅极，所述高压器件栅极进一步包括依次淀积在所述多晶硅层之异于所述衬底一侧且作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层；
执行步骤S2：在所述高压器件栅极之异于所述多晶硅层的一侧淀积底部抗反射层，并涂覆光阻；
执行步骤S3：完成所述硬掩质膜刻蚀和所述多晶硅层刻蚀。
请参阅图1～图6，图1及图3～图6所示为本发明高压器件栅极之制造流程的阶段性结构示意图。所述高压器件栅极的制造方法，包括：
执行步骤S1：提供具有多晶硅层10的衬底2，并在所述多晶硅层10之异于所述衬底2一侧淀积所述高压器件栅极1，所述高压器件栅极1进一步包括依次淀积在所述多晶硅层10之异于所述衬底2一侧且作为第一硬掩质膜的氮化硅CESL层11和作为第二硬掩质膜的氧化硅层12；
执行步骤S2：在所述高压器件栅极1之异于所述多晶硅层10的一侧淀积底部抗反射层13，并涂覆光阻14；
执行步骤S3：完成所述作为第一硬掩质膜的氮化硅CESL层11和作为第二硬掩质膜的氧化硅层12之刻蚀，以及述多晶硅层10之刻蚀。
作为本领域技术人员，容易理解地，在本发明中所述高压器件栅极1包括作为第一硬掩质膜的氮化硅CESL层11和作为第二硬掩质膜的氧化硅层12，所述作为第一硬掩质膜的氮化硅CESL层11对所述光阻14的选择比为1:1，较传统的氮化硅硬掩质膜对所述光阻14的选择比（1:1.5）而言，解决了所述硬掩质膜对所述光阻14的选择比不足的问题。
同时，在本发明中所述高压器件栅极1包括作为第一硬掩质膜的氮化硅CESL层11和作为第二硬掩质膜的氧化硅层12，便将所述二氧化硅层12作为所述多晶硅层10刻蚀的硬掩质膜，所述二氧化硅层12对所述多晶硅层10的选择比为2:1，较传统的氮化硅硬掩质膜对所述多晶硅层10的选择比（1.5:1）而言，解决了所述硬掩质膜对所述多晶硅层10选择比不足的问题。
明显地，在本发明中采用具有作为第一硬掩质膜的氮化硅CESL层11和作为第二硬掩质膜的氧化硅层12构成的所述高压器件栅极1，故在刻蚀工艺中等离子体可不接触作为注入阻挡层的所述第一硬掩质膜氮化硅CESL层11，并有效的解决刻蚀对所述硬掩质膜顶部造成损失的问题。
请参阅图7，图7所示为所述多晶硅层在刻蚀后需要厚度为b的硬掩质膜作为注入阻挡层的实施例结构示意图。为了更直观的凸显本发明高压器件栅极所达成之功效，不凡列举所述多晶硅层11在刻蚀后需要厚度为b的硬掩质膜作为注入阻挡层为例进行阐述，所列数据及其比例关系仅为具体某一实施方式，不应视为对本发明创造之技术方案的限制。
第一、根据工艺要求，设定所述多晶硅层10的厚度为a；
第二、根据在后续工艺中作为所述多晶硅层10之注入阻挡层的硬掩质膜厚度为b的要求，在所述多晶硅层10上淀积厚度为b的第一硬掩质膜氮化硅CESL层11；
第三、利用多晶硅层10的刻蚀过程中，所述硬掩质膜对所述多晶硅层10的选择比c，在所述作为第一硬掩质膜的氮化硅CESL层11之异于所述多晶硅层10的一侧淀积厚度为d=c×a的第二硬掩质膜氧化硅层12；
第四、进行多晶硅层10之刻蚀，获得具有注入阻挡层厚度为b的多晶硅层10。
综上所述，本发明所述高压器件栅极采用作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层构成，解决了多晶硅栅极刻蚀过程中硬掩质膜对光阻的选择比不足的问题；同时，在多晶硅栅极刻蚀过程中，提高硬掩质膜对多晶硅的选择比，降低对硬掩质膜顶部的损失量。
本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。

Claims (8)

1.一种高压器件栅极，其特征在于，所述高压器件栅极包括：沉积在所述多晶硅层上并作为第一硬掩质膜的氮化硅CESL（Contact Etch Stop Layer,CESL）层，以及沉积在所述作为第一硬掩质膜的氮化硅CESL层之异于所述多晶硅层一侧并作为第二硬掩质膜的氧化硅层。
2.如权利要求1所述的高压器件栅极，其特征在于，所述氮化硅CESL层为一种材质疏松的氮化硅结构。
3.如权利要求1所述的高压器件栅极之制造方法，其特征在于，所述高压器件栅极之制造方法，包括：
执行步骤S1：提供具有多晶硅层的衬底，并在所述多晶硅层之异于所述衬底一侧淀积所述高压器件栅极，所述高压器件栅极进一步包括依次淀积在所述多晶硅层之异于所述衬底一侧且作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层；
执行步骤S2：在所述高压器件栅极之异于所述多晶硅层的一侧淀积底部抗反射层，并涂覆光阻；
执行步骤S3：完成所述硬掩质膜刻蚀和所述多晶硅层刻蚀。
4.如权利要求3所述的高压器件栅极的制造方法，其特征在于，所述高压器件栅极进一步包括依次淀积在所述多晶硅层之异于所述衬底一侧且作为第一硬掩质膜的氮化硅CESL层和作为第二硬掩质膜的氧化硅层。
5.如权利要求3所述的高压器件栅极的制造方法，其特征在于，所述作为第一硬掩质膜的氮化硅CESL层对所述光阻的选择比为1:1。
6.如权利要求3所述的高压器件栅极的制造方法，其特征在于，所述二氧化硅层对所述多晶硅层的选择比为2:1。
7.如权利要求3所述的高压器件栅极的制造方法，其特征在于，所述刻蚀工艺中等离子体不接触作为注入阻挡层的所述第一硬掩质膜氮化硅CESL层。
8.如权利要求7所述的高压器件栅极的制造方法，其特征在于，所述第二硬掩质膜氧化硅层的厚度等于所述第二硬掩质膜氧化硅层对所述多晶硅层的选择比与所述多晶硅层厚度的乘积。
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