CN109103086A - 多晶硅栅的制造方法 - Google Patents
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Abstract
本发明公开了一种多晶硅栅的制造方法，包括步骤：步骤一、在半导体衬底表面依次形成栅介质层、第一多晶硅层和硬质掩膜层；步骤二、依次对硬质掩膜层和所述第一多晶硅层进行刻蚀，刻蚀后的第一多晶硅层组成多晶硅栅；步骤三、在多晶硅栅的侧面自对准形成侧墙，通过硬质掩膜层将侧墙的顶部表面增加到高于多晶硅栅的顶部表面；步骤四、去除硬质掩膜层。本发明能通过硬质掩膜层将多晶硅栅表面调节到低于侧墙的顶部表面，形成多晶硅栅的顶部表面低于侧墙的顶部表面的结构，能防止多晶硅栅和两侧的接触孔短路，提高产品良率。
Description
技术领域
本发明涉及一种半导体集成电路的制造方法，特别是涉及一种多晶硅栅的制造方法。
背景技术
在硅-氧化层-氮化层-氧化层-硅(SONOS)闪存(Flash)工艺中，由于器件单元(cell)区域面积小，两根SONOS器件单元管子之间的间距会很窄，当SONOS器件单元的多晶硅栅(poly)高于旁边具有氧化层-氮化层-氧化层(ONO)结构的侧墙(spacer)时，多晶硅栅的尖角容易与多晶硅栅两侧的源区和漏区顶部的接触孔(Contact)接触，从而导致多晶硅栅即poly与有源区(Active)短路即Active-poly短路，最终产品性能失效。
如图1A至图1B所示，是现有多晶硅栅的制造方法的各步骤中的器件结构示意图；现有多晶硅栅的制造方法包括如下步骤：
步骤一、如图1A所示，在半导体衬底如硅衬底1的表面依次形成由第一氧化层102a、第二氮化层102b和第三氧化层102c叠加而成的栅介质层102，以及形成多晶硅栅103，对多晶硅栅103进行光刻刻蚀形成图1A所示的仅位于栅极形成区域的所述多晶硅栅103。
步骤二、依次沉积第四氧化层、第五氮化层和第六氧化层并进行全面刻蚀形成由第四氧化层侧墙104a、第五氮化层侧墙104b和第六氧化层侧墙104c叠加而成的侧墙104。所述第五氮化层侧墙104b呈L型。
由于进行所述侧墙104的刻蚀工艺时是以所述多晶硅栅103的表面为刻蚀终止层，最后形成的所述侧墙104的顶部表面的高度会低于所述多晶硅栅103的顶部表面的高度，如虚线圈105所示。
在所述侧墙104形成之后，后续会进行源漏注入自对准在所述多晶硅栅103两侧的所述半导体衬底表面形成源区和漏区。之后形成层间膜，再形成穿过所述层间膜的接触孔。在多晶硅栅103、所述源区和所述漏区的顶部都形成有接触孔。在所述多晶硅栅103的顶部表面高于所述侧墙104的顶部表面时，由于多晶硅的晶粒较大，在所述侧墙104刻蚀之后在所述多晶硅栅103的表面非常容易形成尖角，这些尖角容易直接和两侧的接触孔接触，从而产生Active-poly短路。其中有源区由用于形成单元器件的半导体衬底组成，源区、漏区和所述多晶硅栅底部的沟道区都形成于所述有源区中。
发明内容
本发明所要解决的技术问题是提供一种多晶硅栅的制造方法，能防止多晶硅栅和两侧的接触孔短路，提高产品良率。
为解决上述技术问题，本发明提供的多晶硅栅的制造方法包括如下步骤：
步骤一、在半导体衬底表面依次形成栅介质层、第一多晶硅层和硬质掩膜层，所述硬质掩膜层用于调节后续形成侧墙后多晶硅栅表面低于所述侧墙的表面的高度。
步骤二、依次对所述硬质掩膜层和所述第一多晶硅层进行刻蚀，刻蚀后的所述第一多晶硅层组成多晶硅栅。
步骤三、采用淀积加全面刻蚀工艺在表面叠加有所述硬质掩膜层的所述多晶硅栅的侧面自对准形成侧墙，所述侧墙顶部表面根据所述硬质掩膜层的顶部表面的高度自对准设置且将所述侧墙的顶部表面增加到高于所述多晶硅栅的顶部表面。
步骤四、去除所述硬质掩膜层并形成所述多晶硅栅的顶部表面低于所述侧墙的顶部表面的结构，消除所述多晶硅栅突出到所述侧墙顶部时发生所述多晶硅栅和所述多晶硅栅外的有源区的接触孔短路的风险。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层和所述多晶硅栅叠加形成闪存的单元结构的栅极结构。
进一步的改进是，所述闪存为SONOS闪存，所述栅介质层为由第一氧化层、第二氮化层和第三氧化层组成的ONO层。
进一步的改进是，所述侧墙具有ONO结构且是由第四氧化层侧墙、第五氮化层侧墙和第六氧化层侧墙叠加而成。
进一步的改进是，所述第五氮化层侧墙具有L型。
进一步的改进是，步骤四中所述硬质掩膜层采用湿法刻蚀工艺去除，所述硬质掩膜层采用和所述侧墙的材料具有刻蚀选择比的材料组成，避免所述硬质掩膜层的湿法刻蚀工艺对所述侧墙产生影响。
进一步的改进是，所述硬质掩膜层的材料采用致密性低于所述第四氧化层侧墙和所述第六氧化层侧墙的氧化层。
进一步的改进是，所述硬质掩膜层的厚度都为
进一步的改进是，步骤四之后还包括步骤：
进行源漏注入在所述多晶硅栅两侧的所述半导体衬底表面形成源区和漏区，所述源区和所述漏区和对应的所述侧墙的背面自对准。
形成层间膜。
形成接触孔，所述接触孔包括位于所述多晶硅栅顶部的第一接触孔，位于所述源区顶部的第二接触孔和位于所述漏区顶部的第三接触孔；所述多晶硅栅的顶部表面低于所述侧墙的顶部表面的结构防止所述多晶硅栅和所述第二接触孔或所述第三接触孔发生短路。
本发明中，在多晶硅栅对应的第一多晶硅层淀积之后以及刻蚀之前还包括在第一多晶硅层顶部表面形成用于调节多晶硅栅和后续的侧墙的相对高度的硬质掩膜层，之后再进行第一多晶硅层的刻蚀形成多晶硅栅，之后再在多晶硅栅和硬质掩膜层的侧面形成侧墙，硬质掩膜层能够调节侧墙的顶部表面高度并使侧墙的顶部表面的高度提高到高于多晶硅栅的顶部表面的位置，从而能在后续接触孔形成之后，防止多晶硅栅和多晶硅栅两侧的接触孔产生短路即防止Active-poly短路，从而能提高产品良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1B是现有多晶硅栅的制造方法的各步骤中的器件结构示意图；
图2是本发明实施例的流程图；
图3A-图3C是本发明实施例多晶硅栅的制造方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例的流程图；如图3A至图3C所示，是本发明实施例多晶硅栅3的制造方法的各步骤中的器件结构示意图，本发明实施例多晶硅栅3的制造方法包括如下步骤：
步骤一、如图3A所示，在半导体衬底1表面依次形成栅介质层2、第一多晶硅层3和硬质掩膜层201，所述硬质掩膜层201用于调节后续形成侧墙4后多晶硅栅3表面低于所述侧墙4的表面的高度。所述多晶硅栅3是由所第一多晶硅层3刻蚀后形成的，两者都采用标记3表示。
所述半导体衬底1为硅衬底。
所述栅介质层2和所述多晶硅栅3叠加形成闪存的单元结构的栅极结构。
进一步的改进是，所述闪存为SONOS闪存，所述栅介质层2为由第一氧化层2a、第二氮化层2b和第三氧化层2c组成的ONO层。
步骤二、如图3A所示，依次对所述硬质掩膜层201和所述第一多晶硅层3进行刻蚀，刻蚀后的所述第一多晶硅层3组成多晶硅栅3。
步骤三、如图3B所示，采用淀积加全面刻蚀工艺在表面叠加有所述硬质掩膜层201的所述多晶硅栅3的侧面自对准形成侧墙4，所述侧墙4顶部表面根据所述硬质掩膜层201的顶部表面的高度自对准设置且将所述侧墙4的顶部表面增加到高于所述多晶硅栅3的顶部表面。
所述侧墙4具有ONO结构且是由第四氧化层侧墙4a、第五氮化层侧墙4b和第六氧化层侧墙4c叠加而成。
所述第五氮化层侧墙4b具有L型。
步骤四、如图3C所示，去除所述硬质掩膜层201并形成如虚线圈5所示的所述多晶硅栅3的顶部表面低于所述侧墙4的顶部表面的结构，消除所述多晶硅栅3突出到所述侧墙4顶部时发生所述多晶硅栅3和所述多晶硅栅3外的有源区的接触孔短路的风险。
所述硬质掩膜层201采用湿法刻蚀工艺去除，所述硬质掩膜层201采用和所述侧墙4的材料具有刻蚀选择比的材料组成，避免所述硬质掩膜层201的湿法刻蚀工艺对所述侧墙4产生影响。
所述硬质掩膜层201的材料采用致密性低于所述第四氧化层侧墙4a和所述第六氧化层侧墙4c的氧化层。
所述硬质掩膜层201的厚度都为
步骤四之后还包括步骤：
进行源漏注入在所述多晶硅栅3两侧的所述半导体衬底1表面形成源区和漏区，所述源区和所述漏区和对应的所述侧墙4的背面自对准。
形成层间膜。
形成接触孔，所述接触孔包括位于所述多晶硅栅3顶部的第一接触孔，位于所述源区顶部的第二接触孔和位于所述漏区顶部的第三接触孔；所述多晶硅栅3的顶部表面低于所述侧墙4的顶部表面的结构防止所述多晶硅栅3和所述第二接触孔或所述第三接触孔发生短路。
本发明实施例中，在多晶硅栅3对应的第一多晶硅层3淀积之后以及刻蚀之前还包括在第一多晶硅层3顶部表面形成用于调节多晶硅栅3和后续的侧墙4的相对高度的硬质掩膜层201，之后再进行第一多晶硅层3的刻蚀形成多晶硅栅3，之后再在多晶硅栅3和硬质掩膜层201的侧面形成侧墙4，硬质掩膜层201能够调节侧墙4的顶部表面高度并使侧墙4的顶部表面的高度提高到高于多晶硅栅3的顶部表面的位置，从而能在后续接触孔形成之后，防止多晶硅栅3和多晶硅栅3两侧的接触孔产生短路即防止Active-poly短路，从而能提高产品良率。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种多晶硅栅的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底表面依次形成栅介质层、第一多晶硅层和硬质掩膜层，所述硬质掩膜层用于调节后续形成侧墙后多晶硅栅表面低于所述侧墙的表面的高度；
步骤二、依次对所述硬质掩膜层和所述第一多晶硅层进行刻蚀，刻蚀后的所述第一多晶硅层组成多晶硅栅；
步骤三、采用淀积加全面刻蚀工艺在表面叠加有所述硬质掩膜层的所述多晶硅栅的侧面自对准形成侧墙，所述侧墙顶部表面根据所述硬质掩膜层的顶部表面的高度自对准设置且将所述侧墙的顶部表面增加到高于所述多晶硅栅的顶部表面；
步骤四、去除所述硬质掩膜层并形成所述多晶硅栅的顶部表面低于所述侧墙的顶部表面的结构，消除所述多晶硅栅突出到所述侧墙顶部时发生所述多晶硅栅和所述多晶硅栅外的有源区的接触孔短路的风险。
2.如权利要求1所述的多晶硅栅的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的多晶硅栅的制造方法，其特征在于：所述栅介质层和所述多晶硅栅叠加形成闪存的单元结构的栅极结构。
4.如权利要求3所述的多晶硅栅的制造方法，其特征在于：所述闪存为SONOS闪存，所述栅介质层为由第一氧化层、第二氮化层和第三氧化层组成的ONO层。
5.如权利要求3所述的多晶硅栅的制造方法，其特征在于：所述侧墙具有ONO结构且是由第四氧化层侧墙、第五氮化层侧墙和第六氧化层侧墙叠加而成。
6.如权利要求5所述的多晶硅栅的制造方法，其特征在于：所述第五氮化层侧墙具有L型。
7.如权利要求5所述的多晶硅栅的制造方法，其特征在于：步骤四中所述硬质掩膜层采用湿法刻蚀工艺去除，所述硬质掩膜层采用和所述侧墙的材料具有刻蚀选择比的材料组成，避免所述硬质掩膜层的湿法刻蚀工艺对所述侧墙产生影响。
8.如权利要求7所述的多晶硅栅的制造方法，其特征在于：所述硬质掩膜层的材料采用致密性低于所述第四氧化层侧墙和所述第六氧化层侧墙的氧化层。
9.如权利要求8所述的多晶硅栅的制造方法，其特征在于：所述硬质掩膜层的厚度都为
10.如权利要求3所述的多晶硅栅的制造方法，其特征在于：步骤四之后还包括步骤：
进行源漏注入在所述多晶硅栅两侧的所述半导体衬底表面形成源区和漏区，所述源区和所述漏区和对应的所述侧墙的背面自对准；
形成层间膜；
形成接触孔，所述接触孔包括位于所述多晶硅栅顶部的第一接触孔，位于所述源区顶部的第二接触孔和位于所述漏区顶部的第三接触孔；所述多晶硅栅的顶部表面低于所述侧墙的顶部表面的结构防止所述多晶硅栅和所述第二接触孔或所述第三接触孔发生短路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151443A (zh) * | 2020-09-25 | 2020-12-29 | 长江存储科技有限责任公司 | 一种半导体器件的制造方法 |
| CN114038752A (zh) * | 2021-10-09 | 2022-02-11 | 上海华力集成电路制造有限公司 | 一种高压mosfet器件及其制造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6797568B1 (en) * | 2002-11-21 | 2004-09-28 | Lattice Semiconductor Corp. | Flash technology transistors and methods for forming the same |
| US20050029574A1 (en) * | 2003-08-08 | 2005-02-10 | Hee-Seog Jeon | Self-aligned 1 bit local SONOS memory cell and method of fabricating the same |
| CN101661899A (zh) * | 2008-08-29 | 2010-03-03 | 上海华虹Nec电子有限公司 | 采用大马士革工艺制备金属栅极中接触孔的方法 |
| CN102931196A (zh) * | 2011-08-08 | 2013-02-13 | 上海华虹Nec电子有限公司 | Sonos器件 |
| CN103050529A (zh) * | 2012-01-13 | 2013-04-17 | 上海华虹Nec电子有限公司 | 一种低压本征nmos器件及其制造方法 |
| US20140008713A1 (en) * | 2012-07-06 | 2014-01-09 | Globalfoundries Singapore Pte. Ltd. | Method and apparatus for embedded nvm utilizing an rmg process |
| CN103515293A (zh) * | 2012-06-25 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种用于形成接触孔的方法 |
| CN108400091A (zh) * | 2018-04-11 | 2018-08-14 | 上海华虹宏力半导体制造有限公司 | Sonos存储器的ono栅极结构的制造方法 |
-
2018
- 2018-08-29 CN CN201810992762.2A patent/CN109103086B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6797568B1 (en) * | 2002-11-21 | 2004-09-28 | Lattice Semiconductor Corp. | Flash technology transistors and methods for forming the same |
| US20050029574A1 (en) * | 2003-08-08 | 2005-02-10 | Hee-Seog Jeon | Self-aligned 1 bit local SONOS memory cell and method of fabricating the same |
| CN101661899A (zh) * | 2008-08-29 | 2010-03-03 | 上海华虹Nec电子有限公司 | 采用大马士革工艺制备金属栅极中接触孔的方法 |
| CN102931196A (zh) * | 2011-08-08 | 2013-02-13 | 上海华虹Nec电子有限公司 | Sonos器件 |
| CN103050529A (zh) * | 2012-01-13 | 2013-04-17 | 上海华虹Nec电子有限公司 | 一种低压本征nmos器件及其制造方法 |
| CN103515293A (zh) * | 2012-06-25 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种用于形成接触孔的方法 |
| US20140008713A1 (en) * | 2012-07-06 | 2014-01-09 | Globalfoundries Singapore Pte. Ltd. | Method and apparatus for embedded nvm utilizing an rmg process |
| CN108400091A (zh) * | 2018-04-11 | 2018-08-14 | 上海华虹宏力半导体制造有限公司 | Sonos存储器的ono栅极结构的制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151443A (zh) * | 2020-09-25 | 2020-12-29 | 长江存储科技有限责任公司 | 一种半导体器件的制造方法 |
| CN114038752A (zh) * | 2021-10-09 | 2022-02-11 | 上海华力集成电路制造有限公司 | 一种高压mosfet器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109103086B (zh) | 2021-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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