TWI784450B - 半導體裝置及其形成方法 - Google Patents

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Abstract

根據本發明的一些實施例，一種半導體裝置包含：一第一介電層，其放置於一基板及一導電構件上方；一摻雜介電層，其放置於該第一介電層上方；一第一金屬部分，其放置於該第一介電層中且與該導電構件接觸；及一摻雜金屬部分，其放置於該第一金屬部分上方。該第一金屬部分及該摻雜金屬部分包含一相同貴金屬材料。該摻雜介電層及該摻雜金屬部分包含相同摻雜物。該等摻雜物經接合至該貴金屬材料。

Description

半導體裝置及其形成方法
本發明實施例係有關半導體裝置及其形成方法。
半導體積體電路(IC)行業已經歷快速增長。IC材料及設計之技術進展已使一代代IC不斷改良。各代具有比前一代更小且更複雜之電路。然而，此等進展已增加處理及製造IC之複雜性。
在IC演進之進程中，功能密度(即，每晶片面積之互連裝置數目)普遍增加，而幾何大小(即，可使用一製程產生之最小組件(或線))減小。此按比例縮小製程通常藉由增加生產效率且降低相關聯成本而提供益處。
然而，由於構件大小繼續減小，製程繼續變得更難以執行。因此，形成具有愈來愈小之大小之可靠半導體裝置存在挑戰。
根據本發明的一實施例，一種半導體裝置240、440 (圖4D、圖5、圖6C、圖7、圖9E及圖10B)包括：一第一介電層212/412，其放置於一基板200/400及一導電構件202/402上方；一摻雜介電層224/424，其放置於該第一介電層上方；一第一金屬部分220-1/420-1，其放置於該第一介電層中且與該導電構件接觸；及一摻雜金屬部分222/422，其放置於該第一金屬部分上方，其中該第一金屬部分及該摻雜金屬部分包括一相同貴金屬材料，該摻雜介電層及該摻雜金屬部分包括相同摻雜物，其中該等摻雜物經接合至該摻雜金屬部分中之該貴金屬材料。
根據本發明的一實施例，一種用於形成一半導體裝置之方法10 (圖2)包括：在一導電構件202上方形成一介電結構210，其中該介電結構包括暴露該導電構件之一部分之一開口215；(圖3A，11) 使用包括一貴金屬材料之一金屬層220填充該開口；(圖3B及圖4B，12) 在該金屬層中形成一摻雜金屬部分222，其中該摻雜金屬部分包括接合至該金屬材料之摻雜物；(圖3C、圖4C及圖6A，13) 及移除該金屬層之一部分以暴露該介電結構之一頂表面且形成一連接結構240。(圖3D至圖3E、圖4D、圖5、圖6C及圖7，14)
根據本發明的一實施例，一種用於形成一半導體裝置之方法30 (圖8)包括：在一導電構件402上方形成一介電結構410，其中該介電結構包括暴露該導電構件之一部分之一開口415；(圖9A，31) 使用一金屬層420填充該開口，其中該金屬層覆蓋該介電結構之一頂表面；(圖9B，32) 移除該金屬層之一部分以暴露該介電結構之該頂表面；(圖9C，33) 及在移除該金屬層之該部分之後，在該金屬層中形成一摻雜金屬部分且在該介電結構中形成一摻雜介電層，其中該金屬層及該摻雜金屬部分包括一相同金屬材料，該摻雜金屬部分及該摻雜介電層包括相同摻雜物，且該等摻雜物經接合至該摻雜金屬部分中之該金屬材料。(圖9D及圖10A，34)
以下揭露提供用於實施所提供標的物之不同構件之許多不同實施例或實例。在下文描述元件及配置之特定實例以簡化本揭露。當然，此等僅係實例且不旨在係限制性。例如，在以下描述中，在一第二構件上方或上形成一第一構件可包含其中第一構件及第二構件形成為直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清晰之目的且本身並不指示所論述之各種實施例及/或構形之間的一關係。
此外，為便於描述，諸如「在……下方」、「在……下」、「下」、「在……上方」、「上」、「在……上」及類似物之空間相對術語可在本文中用於描述一個元件或構件與圖中繪示之另一元件或構件之關係。除圖中描繪之定向外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。裝置可以其他方式定向(旋轉100度或按其他定向)且因此可同樣解釋本文中使用之空間相對描述符。
如本文中使用，諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應被此等術語限制。此等術語僅可用於將一個元件、組件、區、層或區段彼此區分。諸如「第一」、「第二」及「第三」之術語當在本文中使用時並不暗示一序列或順序，除非由背景內容明確指示。
IC製程流程通常可被劃分為三種類別：前段製程(FEOL)、中段製程(MEOL)及後段製程(BEOL)。FEOL通常涵蓋與IC裝置(諸如電晶體)之製造相關之製程。例如，FEOL製程可包含形成用於隔離IC裝置之隔離結構、閘極結構及形成一電晶體之源極及汲極結構(亦被稱為源極/汲極結構)。MEOL通常涵蓋與連接至IC裝置之導電構件(或導電區)之連接結構(亦被稱為接點或插塞)之製造相關之製程。例如，MEOL製程可包含形成連接至閘極結構之連接結構及連接至源極/汲極結構之連接結構。BEOL通常涵蓋與電連接IC裝置及由FEOL及MEOL製造之連接結構之多層互連(MLI)結構之製造相關之製程。因此，可實現IC裝置之操作。如上文提及，按比例縮小製程已增加處理及製造IC之複雜性。例如，在一些比較方法中，使用釕(Ru) (其具有較小電阻率)形成由MEOL形成之連接結構，以便減小插塞接觸電阻，但含Ru之連接結構已提出良率及成本挑戰，此係因為連接結構隨著不斷縮減之IC構件大小而變得更緊湊。
實施例(諸如本文中論述之實施例)提供包含一連接結構之一半導體裝置及用於形成一半導體裝置之一方法以緩和可在一退火期間因自一下金屬層之金屬擴散而發生之一底部金屬損耗問題。在一些實施例中，在沉積金屬層之後執行一植入以在導電材料內形成一阻障層。在一些實施例中，將植入至導電材料中之離子接合至導電材料以形成擴散阻障層，使得可由擴散阻障層阻礙或減少金屬擴散。因此，可緩和或減少由金屬擴散引起之底部金屬損耗問題。
圖1係根據本揭露之一些實施例之各種態樣之一半導體結構100 (部分或全部)之一片段剖面圖。半導體結構100可包含於一微處理器、一記憶體及/或另一IC裝置中。在一些實施例中，半導體結構100係一IC晶片、一系統單晶片(SoC)或其等之一部分之一部分，其包含各種被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、p型場效電晶體(PFET)、n型場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(BJT)、橫向擴散MOS (LDMOS)電晶體、高壓電晶體、高頻電晶體、其他適合組件或其等之組合。電晶體可為平面電晶體或多閘極電晶體，諸如鰭式FET (FinFET)。為清晰起見，圖1已被簡化以更好地繪示本揭露之發明概念。可在半導體結構100中添加額外構件，且在半導體結構100之其他實施例中，可替換、修改或消除下文描述之一些構件。
在一些實施例中，半導體結構100包含一基板(晶圓) 102。在一些實施例中，基板102包含矽。替代地或另外，基板102包含：另一元素半導體，諸如鍺；一化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。在一些實施方案中，基板102包含一或多個III-V族材料、一或多個II-IV族材料或其等之組合。在一些實施方案中，基板102係一絕緣體上覆半導體基板，諸如一絕緣體上覆矽(SOI)基板、一絕緣體上覆矽鍺(SGOI)基板或一絕緣體上覆鍺(GOI)基板。絕緣體上覆半導體基板可使用植入氧分離(SIMOX)、晶圓接合及/或其他適合方法製造。基板102可包含根據一裝置之設計要求組態之各種摻雜區(未展示)，諸如p型摻雜區、n型摻雜區或其等之組合。P型摻雜區(例如，p型阱)包含p型摻雜物，諸如硼、銦、另一p型摻雜物或其等之組合。N型摻雜區(例如，n型阱)包含n型摻雜物，諸如磷、砷、另一n型摻雜物或其等之組合。在一些實施方案中，基板102包含使用p型摻雜物及n型摻雜物之一組合形成之摻雜區。可在基板102上及/或中直接形成各種摻雜區，例如提供一p阱結構、一n阱結構、一雙阱結構、一凸起結構或其等之組合。可執行一離子植入製程、一擴散製程及/或另一適合摻雜製程以形成各種摻雜區。
可在基板102上方及/或中形成隔離(未展示)以電隔離半導體結構100之各種區，諸如各種裝置區。例如，隔離可界定主動裝置區及/或被動裝置區且使其等彼此電隔離。隔離可包含氧化矽、氮化矽、氮氧化矽、另一適合隔離材料或其等之組合。隔離構件可包含不同結構，諸如淺溝槽隔離(STI)結構、深溝槽隔離(DTI)結構及/或矽局部氧化(LOCOS)結構。
各種閘極結構可放置於基板102上方，諸如閘極結構110、112及114。在一些實施例中，一或多個閘極結構110、112及114可插置一源極區及一汲極區，其中在源極區與汲極區之間界定一通道區。在一些實施例中，在一鰭式結構上方形成閘極結構110、112及114。在一些實施例中，閘極結構110、112及114包含一金屬閘極結構。在一些實施例中，金屬閘極結構包含一閘極介電層及一閘極電極。閘極介電層可放置於基板102上方，且閘極電極經放置於閘極介電層上。閘極介電層包含一介電材料，諸如氧化矽、高介電係數材料、另一適合介電材料或其等之組合。高介電係數材料通常係指具有一高介電常數(例如，大於氧化矽之介電常數(k≈3.9)之一介電常數)之介電材料。例示性高介電係數材料包含鉿、鋁、鋯、鑭、鉭、鈦、銥、氧、氮、另一適合成分或其等之組合。在一些實施例中，閘極介電層包含一多層結構，諸如一界面層(IL) (例如，包含氧化矽)及一高介電係數層(例如，包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2 、Al2 O3 、HfO2 -Al2 O3 、TiO2 、Ta2 O5 、La2 O3 、Y2 O3 )、另一適合高介電係數材料或其等之組合。
閘極電極包含一導電材料。在一些實施方案中，閘極電極包含多個層，諸如一或多個功函數金屬層及間隙填充金屬層。功函數金屬層包含經調諧以具有一所要功函數(諸如一n型功函數或一p型功函數)之一導電材料，諸如n型功函數材料及/或p型功函數材料。P型功函數材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、另一p型功函數材料或其等之組合。N型功函數材料包含Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、另一n型功函數材料或其等之組合。間隙填充金屬層可包含一適合導電材料，諸如Al、W及/或Cu。
閘極結構110、112及114可進一步包含間隔件116，該等間隔件116相鄰於閘極結構110、112及114 (例如，沿其等之側壁)放置。間隔件116可由任何適合製程形成且包含一介電材料。介電材料可包含矽、氧、碳、氮、另一適合材料或其等之組合(例如，氧化矽、氮化矽、氮氧化矽或碳化矽)。在一些實施例中，間隔件116可包含一多層結構，諸如包含氮化矽之一第一介電層及包含氧化矽之一第二介電層。在一些實施例中，相鄰於閘極結構110、112及114形成一組以上間隔件，諸如密封間隔件、偏移間隔件、犧牲間隔件、虛設間隔件及/或主要間隔件。
可執行植入、擴散及/或退火製程以在形成間隔件116之前及/或之後在基板102中形成輕度摻雜源極及汲極(LDD)構件及/或重度摻雜源極及汲極(HDD)構件。
在一些實施例中，裝置之源極/汲極區S/D可包含磊晶結構118。例如，在基板102上磊晶地生長一半導體材料，從而在基板102之一源極區及一汲極區上方形成磊晶源極/汲極結構118。因此，閘極結構110、磊晶源極/汲極結構118及界定於磊晶源極/汲極結構118之間的一通道區形成一裝置，諸如一電晶體。在一些實施例中，磊晶源極/汲極結構180可環繞一鰭式結構之源極/汲極區。在一些實施例中，磊晶源極/汲極結構180可替換鰭式結構之部分。磊晶源極/汲極結構180經摻雜有n型摻雜物及/或p型摻雜物。在其中電晶體經組態為一n型裝置(例如，具有一n通道)之一些實施例中，磊晶源極/汲極結構180可包含摻雜有磷、另一n型摻雜物或其等之組合之含矽磊晶層或含碳化矽磊晶層(例如，形成Si:P磊晶層或Si:C:P磊晶層)。在其中電晶體經組態為一p型裝置(例如，具有一p通道)之替代實施例中，磊晶源極/汲極結構180可包含摻雜有硼、另一p型摻雜物或其等之組合之含矽鍺磊晶層(例如，形成Si:Ge:B磊晶層)。在一些實施例中，磊晶源極/汲極結構180包含在通道區中達成所要拉伸應力及/或壓縮應力之材料及/或摻雜物。
如圖1中展示，複數個介電層120、122及124可經放置於基板102上方。介電層120、122及124可包含一介電材料，包含例如氧化矽、氮化矽、氮氧化矽、TEOS形成之氧化物、PSG、BPSG、低介電係數材料、另一適合介電材料或其等之組合。例示性低介電係數材料包含FSG、碳摻雜氧化矽、Black Diamond® (加利福尼亞州聖克拉拉之應用材料公司)、Xerogel、Aerogel、非晶氟化碳、Parylene, BCB、SILK (密歇根州密德蘭之陶氏化學公司(Dow Chemical))、聚醯亞胺、另一低介電係數材料或其等之組合。如圖1中展示，介電層120可覆蓋源極/汲極區S/D、間隔件116及閘極結構110、112及114。在一些實施例中，介電層120可被稱為一層間介電(ILD)層。在一些實施例中，介電層122及124可被稱為一層間介電(ILD)層或一金屬間介電(IMD)層。
在一些實施例中，可在源極/汲極區S/D及閘極結構110上方形成一或多個連接結構130、132，如圖1中展示。連接結構130經放置於閘極結構110上，使得閘極結構130可透過連接結構130連接至一後段製程(BEOL)互連(未展示)。連接結構132可被稱為一金屬至裝置(MD)或一金屬至汲極(MD)接點，其通常係指至源極/汲極區S/D之一接點。如圖1中展示，連接結構132可分別放置於磊晶源極/汲極結構118上，使得磊晶源極/汲極結構118可透過連接結構132連接至BEOL互連。因此，FEOL結構可透過連接結構130、132 (其等亦可被稱為MEOL互連結構)電連接至BEOL互連。
仍參考圖1，連接結構140、142可形成在連接結構130、132上且導電構件150可形成在連接結構140、142上。連接結構140、142將連接結構130、132電連接至導電構件150。在一些實施例中，在BEOL互連中，連接結構140、142被稱為通路(V)且導電構件150被稱為金屬線(M)。在一些實施例中，BEOL互連包含一介電層堆疊122且通路及金屬線形成在介電層堆疊中。
圖2係表示根據本揭露之態樣之用於形成一半導體裝置之一方法10之一流程圖。在一些實施例中，用於形成半導體裝置之方法10包含數個操作(11、12、13及14)。將根據一或多項實施例進一步描述用於形成半導體裝置之方法10。應注意，用於形成半導體裝置之方法10之操作可在各種態樣之範疇內重新配置或以其他方式修改。應進一步注意，可在方法10之前、期間及之後提供額外製程，且僅在本文中簡略描述一些其他製程。在一些實施例中，用於形成半導體裝置之方法10可用於在MEOL結構中形成連接結構130、132。在其他實施例中，用於形成半導體裝置之方法10可用於在BEOL互連中形成連接結構140、142。
圖3A至圖3F係繪示根據本揭露之一或多項實施例之態樣之用於形成半導體裝置之方法10中之各種階段之示意圖。在一些實施例中，可接收一基板200。基板200可為圖1中展示之基板102，但本揭露不限於此。在一些實施例中，基板200可包含一半導體裝置，諸如圖1中展示之電晶體，但本揭露不限於此。如圖3A中展示，基板200可包含放置於其中之一導電構件202。在一些實施例中，導電構件202可為類似於圖1中描繪之金屬閘極110或源極/汲極區S/D之一FEOL構件。在一些實施例中，導電構件202可為一MEOL構件，諸如類似於圖1中描繪之連接結構130、132之一含鈷裝置級接點。另外，基板200可包含一或多個介電層。例如，在一些實施例中，導電構件202可為一BEOL構件，諸如圖1中描繪之一金屬線(M)構件150之含鈷線。
在操作11中，在基板200及導電構件202上方形成一介電結構210。在一些實施例中，介電結構210可包含一單一層。在一些實施例中，介電結構可包含一多層結構。例如，如圖3A中展示，介電結構210可包含循序堆疊於基板200及導電構件202上方之至少一第一介電層212及一第二介電層214。第一介電層212及第二介電層214可包含不同介電材料。例如，第一介電層212可為一接點蝕刻停止層(CESL)，且第二介電層可為一ILD層或一IMD層。在一些實施例中，CESL可包含氮化矽、氮氧化矽及類似物。ILD層或IMD層可包含如上文提及之材料。
仍參考圖3A，在操作11中，可在介電結構210中形成一開口215。在一些實施例中，開口215從介電結構210之一頂表面210t穿透介電結構210至一底部。因此，透過開口215暴露導電構件202之一部分。開口215可使用具有遮蔽技術及非等向性蝕刻操作(例如，電漿蝕刻或反應離子蝕刻)之一微影操作形成，但本揭露不限於此。
參考圖3B，在操作12中，可形成一金屬層220 (諸如一貴金屬層)以填充開口215，但本揭露不限於此。貴金屬層可包含錸(Re)、銠(Rh)及釕(Ru)。金屬層220從介電結構210之頂表面210t延伸至介電結構210之底部。金屬層220穿透第二介電層214及第一介電層212以接觸導電構件202之暴露部分。此外，金屬層220覆蓋介電結構210之頂表面210t。在一些實施例中，上覆於介電結構210之頂表面210t之金屬層220之一厚度可在約1奈米與約50奈米之間，但本揭露不限於此。
應注意，在一些實施例中，可在不存在一襯層、一阻障、一晶種層或任何中介層的情況下形成金屬層220。因此，在此等實施例中，金屬層220可與介電結構210接觸，但本揭露不限於此。
參考圖3C，在操作13中，在金屬層220中形成一摻雜金屬部分222。在一些實施例中，摻雜金屬部分222包含磷(P)、硼(B)、砷(As)、鎵(Ga)或銦(In)，但本揭露不限於此。摻雜金屬部分222之形成包含一離子植入。在一些實施例中，離子植入之一劑量可在約1E13 cm-2 與約1E16 cm-2 之間，離子植入之一角度可在約0度與約60度之間，且離子植入之一溫度可在約-100°C與約500°C之間。應注意，可藉由離子植入之一植入能量判定形成摻雜金屬部分222之一深度或一位置。例如，當離子植入之植入能量在約500 eV與約50 KeV之間時，可在金屬層220之一上部中形成摻雜金屬部分222。在一些實施例中，如圖3C中展示，形成摻雜金屬部分222以覆蓋介電結構210之頂表面210t。摻雜金屬部分222中之摻雜物之一分佈被描繪為圖3C中展示之曲線A。在一些實施例中，分佈曲線之一峰值可在上覆於第二介電層214之摻雜金屬部分222之中間附近，但本揭露不限於此。在一些實施例中，摻雜金屬部分222之一厚度可在約1奈米與約50奈米之間，但本揭露不限於此。
參考圖3D，在一些實施例中，執行一退火以改良間隙填充結果，減小插塞電阻且固定介電結構210與金屬層220之間的一界面。在一些實施例中，退火之一溫度可在從約100°C至約500°C之範圍內，但本揭露不限於此。退火之一壓力可在從約100 mTorr至約760 mTorr之範圍內，但本揭露不限於此。退火之一製程持續時間可在從約10分鐘至約120分鐘之範圍內，但本揭露不限於此。此外，可在退火中使用諸如氮(N2 )、氫(H2 )、氦(He)及/或氬(Ar)之氣體。在退火期間，可發生金屬擴散，且金屬離子可沿介電結構210與金屬層220之間的界面從導電構件202移動至金屬層220之一上部或在金屬層220內移動。應注意，摻雜金屬部分222用作幫助阻礙或減少金屬擴散之一阻障層，如圖3E中展示。因此，可緩和或減少金屬損耗問題。
參考圖3E，在操作14中，移除金屬層220之一部分以暴露介電結構210之頂表面210t且形成一連接結構240。在一些實施例中，在操作14中，可移除摻雜金屬部分222及介電結構210之一部分，諸如第二介電層214之一部分。在一些實施例中，金屬層220之部分、摻雜金屬部分222及介電結構210之部分之移除可使用一化學機械拋光(CMP)操作執行。
參考圖3F，在一些實施例中，可在介電結構210及連接結構240上方形成另一介電結構250。可在介電結構250中形成另一導電構件260。導電構件260可經耦合至連接結構240。在一些實施例中，導電構件260可被稱為圖1中之連接結構140、142。在一些實施例中，導電構件260可被稱為圖1中之金屬線150。
根據用於形成半導體裝置之方法10，可在移除金屬層220之部分及介電結構210之部分之前形成摻雜金屬部分222。摻雜金屬部分222包含能夠鍵結至Ru之離子。因此，摻雜金屬部分222可包含磷化釕、硼化釕及砷化釕且用作一擴散阻障層。因此，可由擴散阻障層阻礙金屬擴散，且可緩和金屬損耗問題。如上文提及，摻雜金屬部分222之厚度可在約1奈米與約50奈米之間。當摻雜金屬部分222之厚度小於約1奈米時，摻雜金屬部分222可過薄而無法阻礙金屬擴散。在一些替代方法中，當摻雜金屬部分222之厚度大於約50奈米時，此厚度可招致移除摻雜金屬部分222之較大成本。
圖4A至圖4E、圖5及圖6A至圖6D係繪示根據本揭露之不同實施例之態樣之用於形成半導體裝置之方法10中之各種階段之示意圖。應理解，圖3A至圖3F及圖4A至圖4E中之相同元件由相同數字描繪，且為了簡潔可省略重複細節。
在一些實施例中，可接收一基板200。如圖4A中展示，基板200可包含放置於其中之一導電構件202。在操作11中，在基板200及導電構件202上方形成一介電結構210，且可在介電結構210中形成一開口。在操作12中，可形成一金屬層220 (諸如一貴金屬層)以填充開口215。如圖4A中展示，金屬層220從介電結構210之頂表面210t延伸至介電結構210之底部。金屬層220穿透第二介電層214及第一介電層212以接觸導電構件202之暴露部分。此外，金屬層220覆蓋介電結構210之頂表面210t。如上文提及，在一些實施例中，可在不存在一襯層、一阻障、一晶種層或任何中介層的情況下形成金屬層220。因此，在此等實施例中，金屬層220可與介電結構210接觸，但本揭露不限於此。
參考圖4B，在操作13中，在金屬層220中形成一摻雜金屬部分222。在一些實施例中，摻雜金屬部分222包含磷(P)、硼(B)、砷(As)、鎵(Ga)或銦(In)，但本揭露不限於此。在一些實施例中，摻雜金屬部分222之形成包含一離子植入。在離子植入中使用之一劑量、一角度及一溫度可類似於上文描述之彼等；因此，為了簡潔省略細節。應注意，可藉由離子植入之一植入能量判定形成摻雜金屬部分222之一位置之一深度。例如，當離子植入之植入能量大於50 KeV時，可在金屬層220之一下部中形成摻雜金屬部分222，如圖4B中展示。然而，應注意，藉由控制或調整離子植入之植入能量，摻雜金屬部分222可與導電構件202分離。當摻雜金屬部分222與導電構件202接觸時，可不利地影響導電構件202之電阻。在一些實施例中，可在形成摻雜金屬部分222的同時在介電結構210中形成一摻雜介電層224。此外，摻雜介電層224與摻雜金屬部分222實質上彼此對準，如圖4B中展示。因此，摻雜金屬部分222與金屬層220之一頂表面分離，且摻雜介電層224與介電結構210之頂表面210t分離。摻雜金屬部分222及摻雜介電層224中之摻雜物之一分佈被描繪為圖4B中展示之曲線A。在一些實施例中，分佈曲線之一峰值可在摻雜金屬部分222之中間附近，但本揭露不限於此。在一些實施例中，摻雜金屬部分222之一厚度及摻雜介電層224之一厚度可在約1奈米與約50奈米之間，但本揭露不限於此。
在一些實施例中，在第二介電層214中形成摻雜介電層224，且因此摻雜介電層224之一頂表面及一底表面與第二介電層214接觸，如圖4B中展示。在一些實施例中，藉由調整植入能量，可在第二介電層214及第一介電層212中形成摻雜介電層224。因此，摻雜介電層224之一頂表面與第二介電層214接觸，而摻雜介電層224之一底表面與第一介電層212接觸，如圖6A中展示。
參考圖4C及圖6B，在一些實施例中，執行一退火以改良間隙填充結果，減小插塞電阻且固定介電結構210與金屬層220之間的界面。在退火期間，可發生金屬擴散，且金屬離子可沿介電結構210與金屬層220之間的界面從導電構件202移動至金屬層220之一上部或在金屬層220內移動。應注意，摻雜金屬部分222及摻雜介電層224用作幫助阻礙或減少金屬擴散之一阻障層，如圖4C及圖6B中展示。因此，可緩和或減少金屬損耗問題。
參考圖4D及圖6C，在操作14中，移除金屬層220之一部分以暴露介電結構210之頂表面210t且形成一連接結構240。在一些實施例中，在操作14中，可移除介電結構210之一部分，諸如第二介電層214之一部分。在一些實施例中，金屬層220之部分、摻雜金屬部分222及介電結構210之部分之移除可使用一CMP操作執行。
因此，獲得一連接結構240。如圖4D中展示，連接結構240包含介電結構210，該介電結構210包含基板200及導電構件202上方之第一介電層212及第二介電層214、放置於介電結構210中之金屬層220、摻雜金屬部分222及放置於第一介電層212上方之摻雜介電層224。如上文提及，第一介電層212及第二介電層214可包含不同介電材料。在一些實施例中，可藉由摻雜金屬部分222將金屬層劃分為兩個部分。例如，金屬層220包含與導電構件202接觸之一第一金屬部分220-1及放置於第一金屬部分220-1上方之一第二金屬部分220-2。此外，摻雜金屬部分222經放置於第一金屬部分220-1與第二金屬部分220-2之間。如上文提及，第一金屬部分220-1、第二金屬部分220-2及摻雜金屬部分222包含一相同貴金屬材料。摻雜介電層224及第二介電層214包含一相同介電材料。此外，摻雜介電層224及摻雜金屬部分222包含相同摻雜物。
如上文提及，摻雜介電層224與摻雜金屬部分222實質上彼此對準。在一些實施例中，摻雜介電層224之一厚度可類似於摻雜金屬部分222之一厚度，但本揭露不限於此。此外，第一金屬部分220-1之一厚度可大於第一介電層212之一厚度，如圖4D中展示，但本揭露不限於此。在一些實施例中，摻雜金屬部分222之一頂表面與第二金屬部分220-2接觸，且摻雜金屬部分222之一底表面與第一金屬部分220-1接觸。在一些實施例中，摻雜介電層224之頂表面及底表面兩者與第二介電層214接觸。換言之，第二介電層214之一部分經放置於摻雜介電層224與第一介電層212之間。如圖4D中展示，摻雜介電層224之頂表面與介電結構210之頂表面210t分離。
在一些實施例中，在操作14中，藉由移除金屬層220之一部分及第二介電層214之一部分，可暴露摻雜金屬部分222之頂表面及摻雜介電層224之頂表面，如圖5中展示。在此等實施例中，連接結構240可包含放置於第一金屬部分220-1上方之摻雜金屬部分222及放置於第二介電層214及第一介電層212上方之摻雜介電層224。在一些實施例中，可在摻雜金屬部分222之頂表面下方觀察到摻雜金屬部分222中之摻雜物之分佈曲線之峰值，如圖5中展示，但本揭露不限於此。例如，在一些實施例中，可在摻雜金屬部分222之頂表面處觀察到摻雜金屬部分222中之摻雜物之分佈曲線之峰值。
參考圖6C，在一些實施例中，在操作14中，可獲得一連接結構240。在此等實施例中，摻雜介電層224經放置於第一介電層212與第二介電層214之間。摻雜介電層224之一頂表面與第二介電層214接觸，而摻雜介電層224之一底表面與第一介電層212接觸。如圖6C中展示，摻雜介電層224之頂表面與介電結構210之頂表面210t分離。此外，第一金屬部分220-1之一厚度可實質上相同於摻雜介電層224下方之第一介電層212之一厚度，如圖6C中展示。
在一些實施例中，在操作14中，藉由移除金屬層220之一部分及第二介電層214之一部分，可暴露摻雜金屬部分222之頂表面及摻雜介電層224之頂表面，如圖7中展示。在此等實施例中，連接結構240可包含放置於第一金屬部分220-1上方之摻雜金屬部分222及放置於第一介電層212上方之摻雜介電層224。在一些實施例中，可在摻雜金屬部分222之頂表面下方觀察到摻雜金屬部分222中之摻雜物之分佈曲線之峰值，如圖7中展示，但本揭露不限於此。例如，在一些實施例中，可在摻雜金屬部分222之頂表面處觀察到摻雜金屬部分222中之摻雜物之分佈曲線之峰值。
參考圖4E、圖5、圖6D及圖7，在一些實施例中，可在介電結構210及連接結構240上方形成另一介電結構250。可在介電結構250中形成另一導電構件260。導電構件260可經耦合至連接結構240。在一些實施例中，導電構件260可被稱為圖1中之連接結構140、142。在一些實施例中，導電構件260可被稱為圖1中之金屬線150。
根據用於形成半導體裝置之方法10，在移除金屬層220之部分及介電結構210之部分之前形成摻雜金屬部分222。包含接合至金屬材料之摻雜物之摻雜金屬部分222用作一擴散阻障層，使得可阻礙或減少金屬擴散，且可緩和或減少金屬損耗問題。在一些實施例中，如圖4E、圖5、圖6D及圖7中展示，可形成摻雜介電層224以用作用於緩和金屬損耗問題之擴散阻障層。如上文提及，摻雜金屬部分222及摻雜介電層224之厚度可在約1奈米與約50奈米之間。當摻雜金屬部分222之厚度及摻雜介電層224之厚度小於約1奈米時，擴散阻障層可過薄而無法阻礙金屬擴散。在一些替代方法中，當摻雜金屬部分222之厚度及摻雜介電層224之厚度大於約50奈米時，此厚度可導致移除摻雜金屬部分222及摻雜介電層224之較大成本。
圖8係表示根據本揭露之態樣之用於形成一半導體裝置之一方法30之一流程圖。在一些實施例中，用於形成半導體裝置之方法30包含數個操作(31、32、33及34)。將根據一或多項實施例進一步描述用於形成半導體裝置之方法30。應注意，用於形成半導體裝置之方法30之操作可在各種態樣之範疇內重新配置或以其他方式修改。應進一步注意，可在方法30之前、期間及之後提供額外製程，且僅在本文中簡略描述一些其他製程。
圖9A至圖9F係繪示根據本揭露之一或多項實施例之態樣之用於形成半導體裝置之方法30中之各種階段之示意圖。應注意，圖3A至圖3F及圖9A至圖9F中之相同元件可包含相同材料，且為了簡潔可省略重複細節。在一些實施例中，可接收一基板400。基板400可為圖1中展示之基板102，但本揭露不限於此。在一些實施例中，基板400可包含一半導體裝置，諸如圖1中展示之電晶體，但本揭露不限於此。如圖9A中展示，基板400可包含放置於其中之一導電構件402。在一些實施例中，導電構件402可為類似於圖1中描繪之金屬閘極110或源極/汲極區S/D之一FEOL構件。在一些實施例中，導電構件402可為一MEOL構件，諸如類似於圖1中描繪之連接結構130、132之一含鈷裝置級接點。在其他實施例中，導電構件402可為一BEOL構件，諸如圖1中描繪之一金屬線(M)構件150之含鈷線。
在操作31中，在基板400及導電構件402上方形成一介電結構410。在一些實施例中，介電結構410可包含一單一層。在一些實施例中，介電結構可包含一多層結構。例如，如圖9A中展示，介電結構410可包含循序堆疊於基板400及導電構件402上方之至少一第一介電層412及一第二介電層414。第一介電層412及第二介電層414可包含不同介電材料。
仍參考圖9A，在操作31中，可在介電結構410中形成一開口415。在一些實施例中，開口415從介電結構410之一頂表面410t穿透介電結構410至一底部。因此，透過開口415暴露導電構件402之一部分。
參考圖9B，在操作32中，可形成一金屬層420 (諸如一貴金屬層)以填充開口415。金屬層420從介電結構410之頂表面410t延伸至介電結構410之底部。金屬層420穿透第二介電層414及第一介電層412以接觸導電構件402之暴露部分。此外，金屬層420覆蓋介電結構410之頂表面410t。應注意，在一些實施例中，可在不存在一襯層、一阻障、一晶種層或任何中介層的情況下形成金屬層420。因此，在此等實施例中，金屬層420可與介電結構410接觸，但本揭露不限於此。
參考圖9C，在操作33中，移除金屬層420之一部分以暴露介電結構410之頂表面410t且形成一連接結構440。在一些實施例中，在操作33中，可移除介電結構410之一部分，諸如第二介電層414之一部分。在一些實施例中，金屬層420之部分及介電結構410之部分之移除可使用一CMP操作執行。
參考圖9D，在操作34中，在金屬層420中形成一摻雜金屬部分422且在介電結構410之第二介電層414中形成一摻雜介電層424。在一些實施例中，摻雜金屬部分422與摻雜介電層424彼此對準，但本揭露不限於此。在一些實施例中，摻雜金屬部分422及摻雜介電層424包含磷(P)、硼(B)、砷(As)、鎵(Ga)或銦(In)，但本揭露不限於此。在一些實施例中，摻雜金屬部分422及摻雜介電層424之形成包含一離子植入。離子植入之一劑量可在約1E13 cm-2 與約1E16 cm-2 之間。離子植入之一角度可在約0度與約60度之間。在一些實施例中，離子植入之一溫度可在約-100°C與約500°C之間。應注意，可藉由離子植入之一植入能量判定形成摻雜金屬部分422之一深度或一位置。例如，當離子植入之植入能量在約500 eV與約50 KeV之間時，可在金屬層420之一上部中形成摻雜金屬部分422，且可在第二介電層414之一上部中形成摻雜介電層424。在一些實施例中，如圖9D中展示，暴露摻雜金屬部分422之一頂表面及摻雜介電層424之一頂表面。摻雜介電層424中之摻雜金屬部分422之摻雜物之一分佈被描繪為圖9D中展示之曲線A。在一些實施例中，分佈曲線之一峰值可在摻雜金屬部分422之中間及摻雜介電層424之中間附近，但本揭露不限於此。在一些實施例中，摻雜金屬部分422之一厚度可在約1奈米與約30奈米之間，但本揭露不限於此。此外，摻雜介電層424之一厚度可在約1奈米與約50奈米之間，但本揭露不限於此。
參考圖9E，在一些實施例中，執行一退火以改良間隙填充結果，減小插塞電阻且固定介電結構410與金屬層420之間的一界面。在退火期間，可發生金屬擴散，且金屬離子可沿介電結構410與金屬層420之間的界面從導電構件402移動至金屬層420之一上部或在金屬層420內移動。應注意，摻雜金屬部分422與摻雜介電層424一起用作幫助阻礙或減少金屬擴散之一阻障層，如圖9E中展示。因此，可緩和或減少金屬損耗問題。
根據用於形成半導體裝置之方法30，可在移除金屬層420之部分及第二介電層414之部分之後形成摻雜金屬部分422及摻雜介電層424。摻雜金屬部分422包含能夠接合至金屬層之離子，例如Ru。因此，摻雜金屬部分422可包含磷化釕、硼化釕及砷化釕且用作一擴散阻障層。因此，可由擴散阻障層阻礙金屬擴散，且可緩和金屬損耗問題。如上文提及，摻雜金屬部分422之厚度及摻雜介電層424之厚度可在約1奈米與約30奈米之間。當摻雜金屬部分422之厚度及摻雜介電層424之厚度小於約1奈米時，擴散阻障層可過薄而無法阻礙金屬擴散。在一些替代方法中，當摻雜金屬部分422之厚度及摻雜介電層424之厚度大於約50奈米時，此厚度可不利地影響導電構件402之電阻。
圖10A至圖10C係繪示根據本揭露之一或多項實施例之態樣之用於形成半導體裝置之方法30中之各種階段之示意圖。圖10A至圖10C中展示之步驟可在執行與圖9A至圖9C相關聯之步驟之後執行。應理解，圖9A至圖9F及圖10A至圖10C中之相同元件由相同數字描繪，且為了簡潔可省略重複細節。
在一些實施例中，可接收一基板400。如圖10A中展示，基板400可包含放置於其中之一導電構件402。在操作31中，在基板400及導電構件402上方形成一介電結構410，且可在介電結構410中形成一開口。在操作32中，可形成一金屬層420 (諸如一貴金屬層)以填充開口。如上文提及，在一些實施例中，可在不存在一襯層、一阻障、一晶種層或任何中介層的情況下形成金屬層420。因此，在此等實施例中，金屬層420可與介電結構410接觸，但本揭露不限於此。
參考圖10A，在操作33中，移除金屬層420之一部分以暴露介電結構410之頂表面410t且形成一連接結構440。在一些實施例中，在操作33中，可移除介電結構410之一部分，諸如第二介電層414之一部分。在一些實施例中，金屬層420之部分及介電結構410之部分之移除可使用一CMP操作執行。
在操作34中，在金屬層420中形成一摻雜金屬部分422且在介電結構410中形成一摻雜介電層424。在一些實施例中，摻雜金屬部分之形成包含一離子植入。在離子植入中使用之一劑量、一角度及一溫度可類似於上文描述之彼等；因此，為了簡潔省略細節。應注意，可藉由離子植入之一植入能量判定摻雜金屬部分422及摻雜介電層424之深度或位置。例如，藉由調整植入能量，可遠離於介電結構410之頂表面410t或在第二介電層414之一下部中形成摻雜金屬部分422及摻雜介電層424。在一些實施例中，藉由調整植入能量，可在第一介電層412及第二介電層414兩者中形成摻雜介電層424，如圖10A中展示。然而，應注意，藉由控制或調整離子植入之植入能量，摻雜金屬部分422及摻雜介電層424與導電構件402分離。在一些比較方法中，當摻雜金屬部分422與導電構件402接觸時，可不利地影響導電構件402之電阻。
參考圖10B，在一些實施例中，執行一退火以改良間隙填充結果，減小插塞電阻且固定介電結構410與金屬層420之間的一界面。在退火期間，可發生金屬擴散，且金屬離子可沿介電結構410與金屬層420之間的界面從導電構件402移動至金屬層420之一上部或在金屬層420內移動。應注意，摻雜金屬部分422及摻雜介電層424用作幫助阻礙或減少金屬擴散之一阻障層，如圖10B中展示。因此，可緩和或減少金屬損耗問題。
參考圖9F及圖10C，在一些實施例中，可在介電結構410及連接結構440上方形成另一介電結構450。可在介電結構450中形成另一導電構件460。導電構件460可經耦合至連接結構440。在一些實施例中，導電構件460可被稱為圖1中之連接結構140、142。在一些實施例中，導電構件460可被稱為圖1中之金屬線150。
因此，獲得一連接結構440，如圖9E或圖10B中展示。連接結構440包含介電結構410，該介電結構410包含基板400及導電構件402上方之第一介電層412及第二介電層414、放置於介電結構410中之金屬層420、摻雜金屬部分422及摻雜介電層424。在一些實施例中，摻雜金屬部分422之頂表面及摻雜介電層424之頂表面形成連接結構440之一頂表面，如圖9E中展示。在此等實施例中，第二介電層414可放置於摻雜介電層424與第一介電層412之間。因此，摻雜介電層424之一底表面與第二介電層414接觸。此外，藉由金屬層420將摻雜金屬部分422與導電構件402分離。
在其他實施例中，如上文提及，可藉由摻雜金屬部分422將金屬層420劃分為兩個部分。例如，金屬層包含與導電構件402接觸之一第一金屬部分420-1及放置於第一金屬部分420-1上方之一第二金屬部分420-2。此外，包含接合至金屬材料之摻雜物之摻雜金屬部分422經放置於第一金屬部分420-1與第二金屬部分420-2之間。在此等實施例中，摻雜介電層424經放置於第一介電層412與第二介電層414之間。在一些實施例中，第一金屬部分420-1之一厚度可大於第一介電層412之一厚度，如圖9E中展示。在其他實施例中，第一金屬部分420-1之厚度可實質上相同於摻雜介電層414下方之第一介電層412之厚度，如圖10B中展示。在一些實施例中，藉由第二金屬部分420-2將摻雜金屬部分422之頂表面與連接結構440之頂表面分離，且藉由第二介電層414將摻雜介電層424之頂表面與介電結構410之頂表面410t及連接結構440之頂表面分離，如圖10B中展示。在此等實施例中，摻雜金屬部分422之頂表面與第二金屬部分420-2接觸且摻雜金屬部分422之一底表面與第一金屬部分420-1接觸。摻雜介電層424之頂表面與第二介電層424接觸，且摻雜介電層424之一底表面與第一介電層412接觸。
如上文提及，摻雜介電層424與摻雜金屬部分422實質上彼此對準。在一些實施例中，摻雜介電層424之一厚度可類似於摻雜金屬部分422之一厚度，但本揭露不限於此。
根據用於形成半導體裝置之方法30，可在移除金屬層420之部分及第二介電層414之部分之後形成摻雜金屬部分422及摻雜介電層424。包含接合至金屬材料之摻雜物之摻雜金屬部分422用作一擴散阻障層，使得可阻礙金屬擴散，且可緩和金屬損耗問題。如上文提及，摻雜金屬部分422之厚度及摻雜介電層424之厚度可在約1奈米與約30奈米之間。當摻雜金屬部分422之厚度及摻雜介電層424之厚度小於約1奈米時，擴散阻障層可過薄而無法阻礙金屬擴散。在一些替代方法中，當摻雜金屬部分422之厚度及摻雜介電層424之厚度大於約50奈米時，此厚度可不利地影響導電構件402之電阻。
簡言之，本揭露之實施例提供包含一連接結構之一半導體裝置及用於形成一半導體裝置之一方法以緩和底部金屬損耗問題。在一些實施例中，在沉積金屬層之後執行一離子植入以在導電材料中形成一阻障層。離子植入可在移除多餘金屬層之前或之後執行。在一些實施例中，將植入至導電材料中之離子接合至導電材料以形成擴散阻障層，使得可由阻障層阻礙金屬擴散。因此，可緩和由金屬擴散引起之底部金屬損耗問題。
在一些實施例中，提供一種半導體裝置。該半導體裝置包含：一第一介電層，其放置於一基板及一導電構件上方；一摻雜介電層，其放置於該第一介電層上方；一第一金屬部分，其放置於該第一介電層中且與該導電構件接觸；及一摻雜金屬部分，其放置於該第一金屬部分上方。在一些實施例中，該第一金屬部分及該摻雜金屬部分包含一相同貴金屬材料。在一些實施例中，該摻雜介電層及該摻雜金屬部分包含相同摻雜物。在一些實施例中，該等摻雜物經接合至該摻雜金屬部分中之該貴金屬材料。
在一些實施例中，提供一種用於形成一半導體裝置之方法。該方法包含以下操作。在一導電構件上方形成一介電結構。該介電結構包含暴露該導電構件之一部分之一開口。使用一金屬層填充該開口。在該金屬層中形成一摻雜金屬部分。移除該金屬層之一部分以暴露該介電結構之一頂表面且形成連接結構。
在一些實施例中，提供一種用於形成一半導體裝置之方法。該方法包含以下操作。在一導電構件上方形成一介電結構。該介電結構包含暴露該導電構件之一部分之一開口。使用一金屬層填充該開口。該金屬層覆蓋該介電結構之一頂表面。移除該金屬層之一部分以暴露該介電結構之該頂表面。在該金屬層之該部分之該移除之後在該金屬層中形成一摻雜金屬部分且在該介電結構中形成一摻雜介電層。該金屬層及該摻雜金屬部分包含一相同金屬材料。該摻雜金屬部分及該摻雜介電層包含相同摻雜物。該等摻雜物經接合至該摻雜金屬部分中之該金屬材料。
前文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替換及更改。
10:方法 11:操作 12:操作 13:操作 14:操作 30:方法 31:操作 32:操作 33:操作 34:操作 100:半導體結構 102:基板 110:閘極結構/金屬閘極 112:閘極結構 114:閘極結構 116:間隔件 118:磊晶源極/汲極結構 120:介電層 122:介電層 130:連接結構 132:連接結構 140:連接結構 142:連接結構 150:導電構件/金屬線(M)構件/金屬線 200:基板 202:導電構件 210:介電結構 210t:頂表面 212:第一介電層 214:第二介電層 215:開口 220:金屬層 220-1:第一金屬部分 220-2:第二金屬部分 222:摻雜金屬部分 224:摻雜介電層 240:連接結構/半導體裝置 250:介電結構 260:導電構件 400:基板 402:導電構件 410:介電結構 410t:頂表面 412:第一介電層 414:第二介電層 415:開口 420:金屬層 420-1:第一金屬部分 420-2:第二金屬部分 422:摻雜金屬部分 424:摻雜介電層 440:連接結構/半導體裝置 450:介電結構 460:導電構件
當結合附圖閱讀時，從以下實施方式最佳理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件不按比例繪製。事實上，為清晰論述，各種構件之尺寸可任意增大或減小。
圖1係一半導體結構之一片段剖面圖。
圖2係根據本揭露之各種態樣之用於形成一半導體裝置之一方法之一流程圖。
圖3A至圖3F係繪示根據本揭露之一或多項實施例之態樣之用於形成一半導體裝置之一方法中之各種階段之示意圖。
圖4A至圖4E係繪示根據本揭露之一或多項實施例之態樣之用於形成一半導體裝置之一方法中之各種階段之示意圖。
圖5係繪示根據本揭露之一或多項實施例之態樣之一半導體裝置之一圖式。
圖6A至圖6D係繪示根據本揭露之一或多項實施例之態樣之用於形成一半導體裝置之一方法中之各種階段之示意圖。
圖7係繪示根據本揭露之各種態樣之一半導體裝置之一示意圖。
圖8係根據本揭露之各種態樣之用於形成一半導體裝置之一方法之一流程圖。
圖9A至圖9F係繪示根據本揭露之一或多項實施例之態樣之用於形成一半導體裝置之一方法中之各種階段之示意圖。
圖10A至圖10C係繪示根據本揭露之一或多項實施例之態樣之用於形成一半導體裝置之一方法中之各種階段之示意圖。
200:基板
202:導電構件
210:介電結構
210t:頂表面
212:第一介電層
214:第二介電層
220-1:第一金屬部分
220-2:第二金屬部分
222:摻雜金屬部分
224:摻雜介電層
240:連接結構/半導體裝置

Claims (10)

  1. 一種半導體裝置，其包括：一第一介電層，其放置於一基板及一導電構件上方；一摻雜介電層，其放置於該第一介電層上方；一第一金屬部分，其放置於該第一介電層中且與該導電構件接觸；及一摻雜金屬部分，其放置於該第一金屬部分上方，其中該第一金屬部分及該摻雜金屬部分包括一相同貴金屬材料，該摻雜介電層及該摻雜金屬部分包括相同摻雜物，其中該等摻雜物經接合至該摻雜金屬部分中之該貴金屬材料，且該等摻雜物在該摻雜介電層中的一分佈具有一峰值，該峰值位於該摻雜介電層之中間部份。
  2. 如請求項1之半導體裝置，其中該摻雜介電層及該摻雜金屬部分實質上彼此對準。
  3. 如請求項1之半導體裝置，其進一步包括放置於該基板上方之一第二介電層，其中該第一介電層包括一第一介電材料，該第二介電層及該摻雜介電層包括一第二介電材料，且該第一介電材料及該第二介電材料係不同的。
  4. 如請求項3之半導體裝置，其中該第二介電層經放置於該摻雜介電層與該第一介電層之間。
  5. 如請求項3之半導體裝置，其中該摻雜介電層經放置於該第二介電層與該第一介電層之間。
  6. 如請求項1之半導體裝置，其進一步包括放置於該基板上方之一第二金屬部分，其中該第二金屬部分包括與該第一金屬部分相同之貴金屬材料。
  7. 一種用於形成一半導體裝置之方法，其包括：在一導電構件上方形成一介電結構，其中該介電結構包括暴露該導電構件之一部分之一開口；使用包括一貴金屬材料之一金屬層填充該開口；在該金屬層中形成一摻雜金屬部分，其中該摻雜金屬部分包括接合至該金屬材料之摻雜物；及移除該摻雜金屬部分之全部以暴露該介電結構之一頂表面且形成一連接結構。
  8. 如請求項7之方法，其中該貴金屬材料包括錸(Re)、銠(Rh)及釕(Ru)。
  9. 如請求項7之方法，其進一步包括在該摻雜金屬部分之該形成的同時在該介電結構中形成一摻雜介電層，其中該摻雜介電層及該摻雜金屬部分實質上彼此對準。
  10. 一種用於形成一半導體裝置之方法，該方法包括：在一導電構件上方形成一介電結構，其中該介電結構包括暴露該導電構件之一部分之一開口；使用一金屬層填充該開口，其中該金屬層覆蓋該介電結構之一頂表面；移除該金屬層之一部分以暴露該介電結構之該頂表面；及在移除該金屬層之該部分之後，在該金屬層中形成一摻雜金屬部分且在該介電結構中形成一摻雜介電層，其中該金屬層及該摻雜金屬部分包括一相同金屬材料，該摻雜金屬部分及該摻雜介電層包括相同摻雜物，且該等摻雜物經接合至該摻雜金屬部分中之該金屬材料。
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