CN110957355A - 半导体结构的形成方法 - Google Patents

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Abstract

半导体结构的形成方法、半导体装置与其制造方法在此被公开。一种示例的半导体装置包含半导体鳍设置在基材上，其中半导体鳍包含通道区域与源极/漏极区域；栅极结构设置在半导体鳍的通道区域上，其中栅极结构包含栅极间隔与栅极堆叠；源极/漏极结构设置在半导体鳍的源极/漏极区域上；以及鳍顶硬遮罩垂直插入栅极间隔与半导体鳍之间，其中鳍顶硬遮罩包含介电层，其中鳍顶硬遮罩的侧壁与栅极堆叠直接接触，鳍顶硬遮罩的另一侧壁与源极/漏极结构直接接触。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及一种半导体装置的形成方法，且特别涉及一种具有鳍式场效晶体管结构的形成方法。
背景技术
集成电路产业经历指数性的成长。集成电路材料和设计的技术进步已经产生集成电路的数个世代，其中每一世代都具有比上一世代更小和更复杂的电路。在集成电路演变过程中，功能密度(即每芯片面积的互连装置的数量)增加，而几何尺寸(即可利用制造工艺产生的最小元件(或线))减小。这种微缩化工艺通常通过提高生产效率和降低相关成本来提供益处。
这种微缩化也增加处理和制造集成电路的复杂性，并且为了实现这些进步，需要集成电路处理和制造中类似的发展。例如，在鳍式场效晶体管(fin-like field effecttransistor,FinFET)的工艺中，其已被观察到在鳍片侧壁的回蚀工艺或虚置栅极去除的工艺中，鳍片顶部可能会被破坏。从而需要改进。
发明内容
本发明实施例提供一种半导体结构，其包含半导体鳍片，设置在基材上，其中半导体鳍片包含通道区域与源极/漏极区域；栅极结构，设置在半导体鳍片的通道区域上，其中栅极结构包含栅极间隔物与栅极堆叠；源极/漏极结构，设置在半导体鳍片的源极/漏极区域上；及鳍顶硬遮罩，垂直夹设于栅极间隔物与半导体鳍片之间，其中鳍顶硬遮罩包含介电层，其中鳍顶硬遮罩的一侧壁与栅极堆叠直接接触，鳍顶硬遮罩的另一侧壁与源极/漏极结构直接接触。
本发明实施例提供一种半导体结构，其包含半导体鳍片，设置在基材上；栅极结构，设置在基材与半导体鳍片上，其中栅极结构包含栅极堆叠与沿着栅极堆叠的侧壁设置的间隔物，其中栅极结构设置在半导体鳍片上，并定义在栅极堆叠下的通道区域与未被栅极堆叠覆盖的源极/漏极区域；鳍顶硬遮罩，设置在间隔物下及半导体鳍片上，其中鳍顶硬遮罩包含介电材料，鳍顶硬遮罩的宽度与间隔物的宽度相同；及被覆源极/漏极结构，设置在半导体鳍片的源极/漏极区域上，其中被覆源极/漏极结构与栅极堆叠接触鳍顶硬遮罩的侧壁。
本发明实施例提供一种半导体装置的形成方法，其包含形成硬遮罩于基材上；形成鳍片于基材上，其中鳍片包含通道区域与源极/漏极区域，其中硬遮罩在鳍片的顶部表面上，并包含具有与鳍片材料不同蚀刻选择性的材料；形成虚置栅极堆叠于鳍片的通道区域上方的硬遮罩之上；顺应性地形成间隔物层于虚置栅极堆叠、硬遮罩与鳍片上；非等向性沿着鳍片的侧壁去除间隔物层；去除在鳍片的源极/漏极区域中的硬遮罩；外延生长源极/漏极结构于鳍片的源极/漏极区域之中；去除虚置栅极堆叠以形成栅极沟槽，栅极沟槽在鳍片的通道区域上暴露硬遮罩；从栅极沟槽去除硬遮罩以暴露鳍片；及于栅极沟槽中形成金属栅极堆叠于鳍片上。
附图说明
以下将配合所附图示详述本公开的各方面。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
图1是根据本公开一些实施例示出制造半导体装置的范例方法的流程图；
图2是根据本公开一些实施例示出范例半导体装置的三维透视图；
图3及图4是根据本公开一些实施例示出在图2的半导体装置在图1的方法实施例的中间阶段的三维透视图；
图5A至图14A是根据本公开一些实施例示出在图1的方法的实施例的中间阶段沿A-A'线截取图2的半导体装置的截面图；
图5B至图14B是根据本公开一些实施例示出在图1的方法的实施例的中间阶段沿B-B'线截取图2的半导体装置的截面图；
图5C至图14C是根据本公开一些实施例示出在图1的方法的实施例的中间阶段沿C-C'线截取图2的半导体装置的截面图；
附图标记说明：
100～方法
105/110/115/120/125/130/135/140/145/150/155/160/
165～步骤
200～半导体装置
202～基材
204～图案化层
206～SiO2层
208～非晶硅层
210～垫氧化物(pad oxide)层
212～鳍顶硬遮罩
218～鳍片
220～绝缘结构
222～虚置栅极堆叠
224～间隔物
226～第一间隔物层
228～第二间隔物层
230～虚置栅极结构
240～遮罩
250～源极/漏极结构
252～外延源极/漏极部件
254～硅化物层
260～栅极沟槽
270～层间介电层
280～栅极堆叠
282～金属填充层
284～栅极介电层
285～栅极结构
286～功函数层
FH～高度
T1～厚度
W～宽度
A/A’/B/B’/C/C’～剖面
X/Y/Z～方向
具体实施方式
本公开涉及场效晶体管(field-effect transistors,FETs)，例如鳍式场效晶体管(fin-like field effect transistors,FinFETs)及其制造方法。详细而言，本公开的实施例提供具有减小的源极/漏极(source/drain,S/D)接触点与金属栅极之间寄生电容的FinFETs。
以下内容提供了许多不同实施例或范例，以实现本发明实施例的不同部件(feature)。以下描述组件和配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。另外，在本发明实施例中，形成一部件在另一部件上、连接和/或耦接到另一部件，可以包含其中的部件直接接触形成的实施例，并且还可以包含形成额外部件于这些部件之间的实施例，使得这些部件可以不直接接触。此外，为了容易描述本发明实施例的附图中示出说明的一个部件与另一个部件之间的关系，在此可以使用空间相关用语，例如“下”、“上”、“水平”、“垂直”、“上方”、“之上”、“下方”、“底下”、“向上”、“向下”、“顶”、“底”等和其衍生的空间相关用语(例如“水平地”、“向下地”、“向上地”等)。这些空间相关用语意欲涵盖包含这些部件的装置的不同方向。另外，当用“约”、“近似”等类似用语描述数字或数字范围时，该用语意欲涵盖的数值是在合理范围内包含所描述的数字，例如在所描述的数字的+/-10％之内，或本发明所属技术领域中技术人员理解的其他数值。例如，用语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
在许多实施例中，本公开形成FinFETs的方法通过在鳍片的顶部表面上形成硬遮罩(硬遮罩因此被称为鳍顶硬遮罩(fin top hard mask,FTHM))来避免、减少或最小化在鳍片侧壁回蚀工艺及/或虚置栅极去除工艺期间的鳍片顶部损失。
在本公开的一些实施例中，在鳍片顶部表面上的FTHM对于鳍片有较高的蚀刻选择性，从而在鳍侧壁回蚀或虚置栅极去除工艺时提供蚀刻抵抗力。在一些实施例中，除了通常在鳍片上形成的氧化物及/或氮化硅硬遮罩之外，还形成FTHM。在一些实施例中，FTHM取代这些硬遮罩。在一些实施例中，FTHM包含具有蚀刻选择性比鳍片还高的高介电常数介电材料，以避免鳍片在后续的蚀刻工艺中损失或破坏鳍片。在一些实施例中，FTHM可能也包含非晶硅(amorphous silicon,a-Si)以避免鳍片氧化。在进一步的实施例中，FTHM可能被配置以调整在鳍片上形成多个材料层所经历的应力。
本公开实施例的细节于附图中描述。
图1示出根据本公开一些实施例中形成半导体装置200(之后简称“装置200”)的方法100的流程图。方法100仅仅是示例，并不用于限制本公开超出相关申请文件中明确记载的内容。可以在方法100之前、期间与之后执行附加操作，并且可以替换、消除或移动所描述的一些操作以用于其方法的另外实施例。以下结合其他附图描述方法100，附图示出方法100于中间阶段装置200的多个三维、平面俯视图与截面图。详细而言，图2示出装置200的三维视图。图3与图4根据本公开一些实施例示出装置200在方法100的中间阶段的三维透视图。图5A至图14A根据本公开一些实施例示出在方法100的中间阶段，沿A-A'线(沿着Y方向)截取图2的装置200的截面图。图5B至图14B根据本公开一些实施例示出在方法100的中间阶段，沿B-B'线(沿着Y方向)截取图2的装置200的截面图。图5C至图14C根据本公开一些实施例示出在方法100的中间阶段，沿C-C'线(沿着X方向)截取图2的装置200的截面图。
装置200可能是在集成电路或其一部分工艺期间制造的中间装置，其可能包含静态随机存取存储器(static random-access memory,SRAM)与/或其他逻辑电路、无源元件例如电阻、电容与电感，以及主动元件例如p型FETs(PFETs)、n型FETs(NFETs)、鳍式FETs(FinFETs)、栅极围绕FETs(gate-all-around FETs,GAA FETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistors,MOSFETs)、互补金属氧化物半导体(complementary metal-oxide,CMOS)晶体管、双极(bipolar)晶体管、高压晶体管、高频晶体管与/或其他存储器元件。装置200可以是集成电路核心区域(通常称为逻辑区域)、存储器区域(例如SRAM区域)、模拟区域、周边区域(通常称为输入/输出(input/output,I/O)区域)、虚设区域、其他合适的区域或其组合的一部分。在一些实施例中，装置200可以是集成电路芯片、系统单芯片(system on chip,SoC)一部分。本公开不限于任何特定数量的装置或装置区域，或者限于任何特定的装置配置。例如，虽然示出的装置200是三维FET装置(例如FinFET)，但是本公开还是可以提供用于制造平面FET装置的实施例。
参考图2，半导体装置200包含从基材202突出并由绝缘结构220隔开的一或多个鳍片218，以及设置在基材202和鳍片218上的一或多个栅极结构。栅极结构285定义鳍片218的通道区域、源极区域与漏极区域。栅极结构285可能包含栅极堆叠280(覆盖鳍片218的沟道区域)和沿栅极堆叠280侧壁设置的栅极间隔物224。栅极堆叠280可能包含元件例如一或多个设置在绝缘结构220与基材202上的栅极介电层284、阻障层(未示出)、粘着层(未示出)、设置在栅极介电层284上的功函数层286、设置在功函数层286上的金属填充层282、其他合适的层或其组合。多个栅极硬遮罩层(未示出)可能设置在金属填充层282上。装置200也包含源极/漏极结构250外延生长在鳍片218的源极/漏极区域上。装置200可能也包含层间介电层270(以虚线表示)设置在基材202、绝缘结构220、鳍片218与源极/漏极结构250上。图1的方法100讨论装置200的形成，伴随图3、图4、图5A-图5C至图13A-图13C中示出方法100在中间阶段的装置200的不同视图。
参考图1与图3，步骤105提供基材202。在图3示出的实施例中，装置200包含基材(晶圆)202。在示出的实施例中，基材202为包含硅的块状基材。替代或额外地，块状基材包含另一元素半导体，例如锗；化合物半导体，例如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉与/或碲化镉；合金半导体，例如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP与/或GaInAsP；其他III-V族材料；其他II-IV族材料；或上述的组合。替代地，基材202为绝缘体上覆半导体(semiconductor-on-insulator)基材，例如绝缘体上覆硅(silicon-on-insulator,SOI)基材、绝缘体上覆硅锗(silicon germanium-on-insulator,SGOI)基材，或绝缘体上覆锗(germanium-on-insulator,GOI)基材。绝缘体上覆半导体基材可通过注氧隔离(separation by implantation of oxygen,SIMOX)、晶圆接合(wafer bonding)与/或其他合适的方法制造。基材202可能包含多个掺杂区域。在一些实例中，基材202包含掺杂含有n型掺杂物，例如磷(例如31P)、砷、其他n型掺杂物或其组合的n型掺杂区域。在示出的实施例中，基材202包含掺杂含有p型掺杂物，例如硼(例如11B、BF2)、铟、其他p型掺杂物或其组合的p型掺杂区域。在一些实施例中，基材202包括由p型掺杂物和n型掺杂物组合形成的掺杂区域。多个掺杂区域可以形成在基材202上与/或中，例如提供p井结构、n井结构、双井结构、凸起结构或其组合。可以执行离子布植工艺、扩散工艺与/或其他合适的掺杂工艺以形成多个掺杂区域。
在一些实施例中，基材202可能包含形成在基材202的顶部部分的图案化层204。图案化层204包含与基材202材料不同的材料，以在随后的蚀刻工工艺期间实现蚀刻选择性。在示出的实施例中，图案化层204有多层结构。例如，图案化层204包含形成在基材202的顶部表面上的SiO2层206、沉积在SiO2层206上方的非晶硅(amorphous Silicon,a-Si)层208，以及形成在a-Si层208上方的垫氧化物(pad oxide)层210。在一些实施例中，图案化层204可以包含其他层，例如硅、氮、碳、其他合适的图案化层成分，或其组合。在一些实施例中，图案化层204可能包含阻抗层(也称为光刻胶层)，其包含合适的阻抗材料。图案化层204可通过任何合适的沉积工艺形成。例如，图案化层204可能通过氧化、热氧化、化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积(physical vapor deposition PVD)、原子层沉积(atomic layer deposition,ALD)、高密度等离子体CVD(high density plasmaCVD,HDPCVD)、金属有机CVD(metal organic CVD,MOCVD)、远程等离子体CVD(remoteplasma CVD,RPCVD)、等离子体增强CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、原子层CVD(atomic layer CVD,ALCVD)、常压CVD(atmospherepressure CVD,APCVD)、电镀、其他合适的方法或其组合形成在基材202上。
参考图1与4，步骤110，鳍顶硬遮罩212形成在基材202上。鳍顶硬遮罩212包含具有与基材202材料(包含图案化层204的材料)不同蚀刻选择性的材料，以在随后的蚀刻工艺期间保护后来形成的鳍片218，例如，鳍片侧壁回拉(pullback)工艺与/或栅极回蚀工艺。在一些实施例中，鳍顶硬遮罩212的材料具有高介电常数和较低的灰化损伤，使得鳍顶硬遮罩212可用作蚀刻停止层以避免或最小化在随后的蚀刻工艺期间的鳍顶损失/损坏。在示出实施例中，鳍顶硬遮罩212包含SiCN以形成SiCN层214。在一些实施例中，鳍顶硬遮罩212包含SiCON。在一些实施例中，SiCN层214中的碳浓度为约5％至20％，SiCN层214中的氮化物的浓度为约40％至55％，并且SiCN层214的介电常数约为8。因此，SiCN层214有助于保护后来形成的鳍片218在随后的蚀刻工艺中免于损失/损坏。在一些实施例中，鳍顶硬遮罩212还可以包含a-Si层216。a-Si层216可以作为预防层以防止基材202(包含后面形成的鳍片218)被氧化。在图3示出的实施例中，鳍顶硬遮罩212有沿着Z方向的厚度T1。在一些实施例中，鳍顶硬遮罩212的厚度T1不能太薄以致不能保护鳍片免于损坏，厚度不能太厚以免增加后续工艺中去除鳍顶硬遮罩的负担。例如，鳍顶硬遮罩212的厚度T1约为3.5纳米至4纳米。鳍顶硬遮罩212可通过任何合适的沉积工艺形成。例如，可以通过ALD、CVD、PECVD、PVD、电镀、其他合适的方法或其组合在基材202上形成鳍顶硬遮罩212。可以执行化学机械平坦化(chemicalmechanical planarization,CMP)工艺以平坦化鳍顶硬遮罩212的顶部表面。
鳍顶硬遮罩212形成后，可选的遮罩层(未示出)可能形成在基材202与鳍顶硬遮罩212上。遮罩层可能包含以达到期望蚀刻选择性的材料(例如，在遮罩层和基材202之间)，例如包括氮化硅、氧化硅或其组合的介电质材料。遮罩层可以通过任何合适的沉积工艺沉积，例如，CVD、PVD、ALD、其他合适的方法或其组合。在一些实施例中，鳍顶硬遮罩212用于替代可选的(optional)遮罩层。在一些实施例中，可选的遮罩层额外形成于鳍顶硬遮罩212上。
参考图1与图5A-图5C，步骤115，半导体鳍片218形成在装置200中。每个鳍片218可能适于提供n型FET或p型FET。在一些实施例中，如此处示出的鳍片218可适于提供相似类型的FETs，即两者都是n型或两者都是p型。替代地，它们可能适于提供相反类型的FETs，即一个n型与一个p型。鳍片218的方向大抵上彼此平行。每个鳍片218至少有一个沿x方向定义其长度的通道区域、源极区域与漏极区域，其中，至少一个通道区域被栅极结构覆盖，并设置在源极区域和漏极区域之间。
在一些实施例中，鳍片218是基材202的一部分(例如基材202的材料层的一部分)。鳍顶硬遮罩212保持在鳍片218的顶部部分上。例如，在示出的实施例中，其中基材202包含硅，鳍片218包含硅。在鳍片218的顶部部分上的鳍顶硬遮罩212包含SiCN、a-Si或其组合。替代地，在一些实施例中，鳍片218定义在覆盖基材202的材料层中，例如一或多个半导体材料层。例如，鳍片218可以包含具有设置在基材202上的多个半导体层(例如异质结构)的半导体层堆叠。半导体层可包含任何合适的半导体材料，例如硅、锗、硅锗、其他合适的半导体材料或其组合。根据装置200的设计，半导体层可包含相同或不同的材料、蚀刻速率、组成原子百分比、组成重量百分比、厚度与/或配置。
鳍片218可通过任何合适的工艺，包含多个沉积、微影(光刻)与/或蚀刻工艺形成。范例的微影工艺包含形成光刻胶覆盖基材202(例如在硅层上)、曝光光刻胶成图案、执行曝光后烘烤工艺与显影光刻胶以形成包含光刻胶的遮罩元件。之后使用遮罩元件将鳍片结构蚀刻到基材202中。使用反应离子蚀刻(reactive ion etching,RIE)工艺与/或其他合适的工艺蚀刻未被遮罩元件保护的区域。在一些实施例中，如示出在本公开中，鳍片218通过图案化与蚀刻硅基材202的部分形成。在一些实施例中，通过图案化和蚀刻沉积在绝缘层上的硅层(例如，SOI基材的硅-绝缘体-硅堆叠的上硅层)来形成鳍片218。作为传统微影的替代，可以通过双重图案化微影(double-patterning photolithography,DPL)工艺形成鳍片218。DPL为通过将图案划分为两个交错图案在基板上构建图案的方法。DPL可以提升部件(例如鳍片)密度。多个DPL方法包括双重曝光(例如，使用两个遮罩组)、形成邻近部件的间隔物并去除部件以提供间隔物的图案、光刻胶冻结(resist freezing)与/或其他合适的工艺。可以理解的是，多个平行鳍片218可由相似的方法形成。
参考图1与图6A-图6C，步骤120，绝缘结构220形成在基材202上。鳍片218的底部部分被绝缘结构220分离。绝缘结构220将装置200的主动区域与/或被动区域电性隔离。绝缘结构220可以被配置为不同的结构，例如浅沟槽绝缘(shallow trench isolation,STI)结构、深沟槽绝缘(deep trench isolation,DTI)结构、硅局部氧化(local oxidation ofsilicon,LOCOS)结构或其组合。绝缘结构220包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳与/或其他合适的绝缘成分)或其组合。在一些实施例中，绝缘结构220包括多层结构，例如设置在衬(liner)介电层上的块(bulk)介电层，其中块介电层和衬介电层包含取决于设计要求的材料。在一些实施例中，绝缘结构220包含设置在掺杂衬层上的介电层(包含，例如，硼硅酸盐玻璃(boron silicate glass,BSG)与/或磷硅酸盐玻璃(phosphosilicate glass,PSG))。绝缘结构220通过CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的沉积工艺或其组合沉积。可以在绝缘结构220上执行平坦化工艺，例如化学机械抛光(chemical mechanicalpolishing,CMP)。在示出的实施例中，每个鳍片218在z方向有高度FH。鳍片高度FH是介于STI结构220的顶表面与鳍顶硬遮罩212的底表面之间的高度，如图6A所示。在一些实施例中，每个鳍片218的高度FH为约40纳米至70纳米。鳍顶硬遮罩212的厚度T1不能太薄以至不能保护鳍片免于受损坏，或太厚以防止在后续工艺中增加去除鳍顶硬遮罩的负担。在一些实施例中，鳍顶硬遮罩212的厚度T1与鳍片高度FH的比例约为5％至10％。在一些进一步的实施例中，鳍顶硬遮罩212的厚度T1与鳍片218高度FT的高度的比例约为7％。
参考图1与图7A-图7C，步骤125，多个虚置栅极结构230形成在鳍片218上。虚置栅极结构通常是指装置200的非功能性栅极结构。在一些实施例中，虚置栅极结构模仿主动栅极结构的物理特性，例如主动栅极结构的物理尺寸，但是不可操作(换句话说，不能使电流流动)。虚置栅极结构230沿y方向延伸并穿过各别的鳍片218。虚置栅极结构230接合鳍片218各别的通道区域，使电流在操作期间可以在鳍片218各别的S/D区域间流动。每个虚置栅极结构230可包含虚置栅极堆叠222和沿着虚置栅极堆叠222的侧壁沉积的间隔物224。在一些实施例中，每个虚置栅极堆叠222包含例如界面层(例如包括氧化硅)和虚置栅极电极(例如包括多晶硅)。在一些实施例中，虚置栅极堆叠222可能包含设置在虚置栅极电极和界面层之间的虚置栅极介电质。虚置栅极介电质包括介电材料，例如氧化硅、高介电常数介电材料、其他合适的介电材料或其组合。高介电常数介电材料的实例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、HfO2-Al2O3、其他合适的高介电常数介电材料或其组合。高介电常数介电材料通常是指具有高介电常数的介电材料，例如，大于氧化硅的介电常数(介电常数≈3.9)。虚置栅极堆叠222可包含许多其他层，例如，盖层、界面层、扩散层、阻障层、硬遮罩层或其组合。虚置栅极堆叠222通过沉积工艺、微影工艺、蚀刻工艺、其他合适工艺或其组合形成。例如，执行沉积工艺以在基材202、鳍片218和绝缘结构220上形成虚置栅极电极层。在一些实施例中，在形成虚置栅极电极层之前，执行沉积工艺以形成虚置栅极介电层，其虚置栅极电极层形成在虚置栅极介电层上方。沉积工艺包含CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、电镀、其他合适的方法或其组合。之后执行微影图案化和蚀刻工艺以图案化虚置栅极电极层(并且在一些实施例中，虚置栅极介电质层)以形成虚置栅极堆叠222，使虚置栅极结构230包覆鳍片218，如图所示。微影图案化工艺包含光刻胶涂布(例如，旋转涂布)、软烘烤、遮罩对准、曝光、曝光后烘烤、显影其光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或其组合。替代地，微影曝光工艺由其他方法辅助、实施或替代，例如无遮罩微影、电子束写入(electron-beam writing)或离子束写入(ion-beam writing)。在其他替代方案中，微影图案化工艺实施纳米压模(nanoimprint)技术。蚀刻工艺包含干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或其组合。
每个虚置栅极结构230可能包含沿着虚置栅极堆叠222的侧壁沉积的间隔物224。在一些实施例中，间隔物224包含一层介电材料。在其他实施例中，间隔物224可能包括包含不同蚀刻选择性的不同介电材料的多层结构。在一些实施例中，间隔物224包含与虚置栅极堆叠222邻近形成一组以上的间隔物，例如密封间隔物、偏位(offset)间隔物、牺牲间隔物、虚置间隔物与/或主间隔物。在其实施例中，多组间隔物可包含具有不同蚀刻速率的材料。介电材料可包含硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮化硅)。在示出的实施例中，间隔物224包括包含SiCN的第一间隔物层226和包含SiN的第二间隔物层228。尽管第一间隔物层226和鳍顶硬遮罩212都包含硅、碳和氮化物，但第一间隔物层226和鳍顶硬遮罩212的半导体材料中包含的碳浓度是不同的，使得不仅第一间隔物层226和第二间隔物层228具有不同的蚀刻选择性，第一间隔物层226和鳍顶硬遮罩212在随后的蚀刻工艺中也具有不同的蚀刻选择性。在一些实施例中，第一间隔物层226中的碳浓度大于约22％。间隔物224通过任何合适的工艺形成。例如，在示出的实施例中，第一间隔物层226，例如SiCN层，可能顺应性地沉积在基材202、绝缘结构220、虚置栅极堆叠222、鳍片218与鳍顶硬遮罩212上。随后，非等向性蚀刻第一间隔物层226以形成与虚置栅极堆叠222邻近的第一间隔物组。第二间隔物层228，例如SiN层，可以顺应性地沉积在第一间隔物层226、基材202、绝缘结构220、虚置栅极堆叠222、鳍片218与鳍顶硬遮罩212上。随后，非等向性蚀刻第二间隔物层228以形成与第一间隔物组邻近的第二间隔物组。沿着虚置栅极堆叠222的侧壁的第一和第二间隔物组合称为间隔物224。第一间隔物层226与第二间隔物层228顺应性沉积在鳍片218与鳍顶硬遮罩212的源极/漏极区域，并指为鳍片侧壁。在示出的实施例中，在非等向性蚀刻期间，可保留鳍片218与鳍顶硬遮罩212的源极/漏极区域上鳍片侧壁的顶部部分以形成间隔物224。在形成间隔物224之前与/或之后，可以执行布植、扩散与/或退火工艺，以在鳍片218的源极/漏极区域中形成轻掺杂源极/漏极(lightlydoped source and drain,LDD)部件与/或重掺杂(heavily doped source and drain,HDD)源极/漏极部件。
参考图1与图8A-图8C，步骤130，鳍片侧壁被回拉直到鳍顶硬遮罩212暴露。为了限制回拉工艺仅应用于鳍片侧壁，而非沿着虚置栅极堆叠222的间隔物224与基材202上的其他装置，包含虚置栅极堆叠222、包含虚置栅极堆叠222与间隔物224的虚置栅极结构230会在回拉工艺之前被遮罩240覆盖。遮罩240被图案化以仅暴露鳍片218的源极/漏极区域以回拉鳍片侧壁。在一些实施例中，遮罩240为光刻胶遮罩。进一步的实施例中，遮罩240为硬遮罩。示例的硬遮罩材料包含氧化物材料，例如氧化硅；含氮材料，如氮化硅或氮氧化硅、非晶碳材料；碳化硅；四乙基正硅酸盐(tetraethylorthosilicate,TEOS)；其他合适的材料；或其组合。图案化遮罩240可能包含通过例如微影工艺将遮罩层暴露于图案、执行曝光后烘烤工艺以及显影遮罩层。图案化也可以被其他合适的方法实施或替换，例如无遮罩微影、电子束写入、离子束写入与分子压模。
接着通过遮罩240的最后图案将鳍片侧壁回拉。鳍片侧壁回拉工艺可能包含一或多个蚀刻工艺，包含湿式蚀刻、干式蚀刻、反应离子蚀刻与/或其他合适的技术。在一些实施例中，蚀刻工艺为选择性干式蚀刻。干式蚀刻工艺可能包含非等向性蚀刻、等向性蚀刻或其组合。蚀刻工艺可能被停止，直到暴露出鳍片218的源极/漏极区域上的鳍顶硬遮罩212。因为鳍顶硬遮罩212包含具有与鳍片侧壁的半导体材料(包括第一间隔物层226(例如，SiCN，但具有与鳍顶硬遮罩212不同的碳浓度)与第二间隔物层228(例如，SiN))不同的蚀刻选择性的半导体材料(例如，SiCN)，蚀刻工艺仅回拉鳍片侧壁，同时使鳍顶硬遮罩212和鳍片218大抵不受影响。如图7B中示出的实施例，回拉工艺选择性蚀刻鳍片218的源极/漏极区域中的间隔物224(包括第二间隔物层228和第一间隔物层226)。在一些实施例中，间隔物224被完全去除。在一些其他实施例中，绝缘结构220上第一间隔物层226的薄部分可能被保留。鳍顶硬遮罩212大抵不受鳍片侧壁回拉工艺的影响。因此，在鳍片侧壁回拉工艺中，鳍片218受到鳍顶硬遮罩212的保护，并且在鳍片侧壁回拉工艺中避免鳍片顶部损失。
参考图1与图9A-图9C，步骤135，去除鳍片218的源极/漏极区域上的鳍顶硬遮罩212以暴露鳍片218的源极/漏极区域。去除工艺可包含干蚀刻工艺、湿蚀刻工艺与/或其组合。去除工艺可包含选择性蚀刻工艺。因为鳍顶硬遮罩212和鳍218具有不同蚀刻选择性(不同的碳及/或氮组分)的不同材料，通过步骤135仅去除鳍片218的源极/漏极区域上的鳍顶硬遮罩212。在源极/漏极区域上去除鳍顶硬遮罩212之后，鳍片218大抵不受影响。选择性蚀刻工艺具有可调整的蚀刻参数，例如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏压、RF偏功率、蚀刻剂流速与其他合适的参数。例如，干式蚀刻工艺可能包含反应离子蚀刻(reactive ion etching,RIE)。在示出的实施例中，当在鳍片218的源极/漏极区域上去除鳍顶硬遮罩212时，在侧壁回拉工艺后保留在绝缘结构220上的第一间隔物层226的薄部分也可能一起被去除。去除鳍顶硬遮罩212后，鳍片218的源极/漏极区域暴露如图9B所示。
参考图1与图10A-图10C，步骤140，源极/漏极结构250外延生长在鳍片218的源极/漏极区域中。在一些实施例中，每个源极/漏极结构250为被覆(cladding)源极/漏极部件，并可能包含外延源极/漏极(epitaxial source/drain,EPI S/D)部件252和硅化物层254。例如，半导体材料外延生长在鳍片218上，形成EPI S/D部件252。在一些实施例中，在鳍片218的源极/漏极区域上执行鳍片凹蚀工艺(例如，回蚀刻工艺)，使EPI S/D部件252从下鳍片主动区生长。在一些其他实施例中，鳍片218的源极/漏极区域不经鳍片凹蚀工艺，使EPIS/D部件252从上鳍片主动区的一部分生长并包覆。随后，可以在EPI S/D部件252周围沉积硅化物层254，以形成被覆源极/漏极结构250。在一实施例中，外延源极/漏极结构250沿y方向横向延伸(生长)(大抵垂直鳍片218)，使源极/漏极结构250与跨越多于一个鳍片的源极/漏极结构合并。在一些实施例中，源极/漏极结构250包含部分合并的部分(在从邻近鳍片外延生长的材料之间具有中断(或间隙))与/或完全合并的部分(在从邻近鳍片外延生长的材料之间没有中断(或间隙))。
在多个实施例中，EPI S/D部件252可能包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适材料。在一些实施例中，EPI S/D部件252掺有n型掺质与/或p型掺质。例如，在p型FinFET区域中，EPI S/D部件252可能包含外延层包括硅与/或锗，其含硅锗的外延层掺杂有硼、碳、其他p型掺质或其组合(例如，形成Si：Ge：B外延层或Si：Ge：C外延层)。在进一步的范例中，在n型FinFET区域中，EPI S/D部件252可能包含外延层包括硅与/或碳，其含硅外延层或含硅碳外延层掺杂有磷、砷、其他n型掺质或其组合(例如，形成Si：P外延层、Si：C外延层或Si：C：P外延层)。在一些实施例中，EPI S/D部件252包含在通道区域中达到期望拉伸应力与/或压缩应力的材料与/或掺质。
外延工艺可以实施CVD沉积技术(例如，气相外延(vapor-phase epitaxy,VPE)、超高真空CVD(ultra-high vacuum CVD,UHV-CVD)、LPCVD与/或PECVD)、分子束外延、其他合适的SEG工艺或其组合。外延工艺可以使用气态与/或液态前驱物，其与鳍片218的组成相互作用。EPI S/D部件252可能掺杂有n型掺质和/或p型掺质。在一些实施例中，在沉积期间通过向外延工艺的来源材料添加杂质来掺杂EPI S/D部件252。在一些实施例中，在沉积工艺后，通过离子布植工艺掺杂EPI S/D部件252。在一些实施例中，执行退火工艺以活化EPI S/D部件252中的掺质与/或装置200的其他源极/漏极部件，例如HDD区域与/或LDD区域。
在一些实施例中，通过在EPI S/D部件252上沉积金属层来形成硅化物层254。金属层包含任何合适于促进硅化物形成的材料，例如镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属或其组合。之后加热装置200(例如，进行退火工艺)以使EPI S/D部件252的组成物(例如，硅与/或锗)与金属反应。因此，硅化物层254包含金属和EPI S/D部件252的组成物(例如，硅与/或锗)。在一些实施例中，硅化物层254包含硅化镍、硅化钛或硅化钴。任何未反应的金属，例如金属层的剩余部分，通过任何合适的工艺，例如蚀刻工艺选择性地去除。
硅化物层254和EPI S/D部件252一起形成被覆源极/漏极结构250。源极/漏极区域中的鳍片218由被覆源极/漏极结构250保护。通道区域中的鳍片218由鳍顶硬遮罩212保护。因此，可以在继续的蚀刻工艺中避免鳍片顶部的损失。由于硅化物层254和EPI S/D部件252之间的接触面积增加，通过被覆源极/漏极结构250也可以减小源极/漏极接触电阻。
参考图1与图11A-图11C，步骤145，执行金属栅极替换工艺。首先，在基材202上方，特别是在源极/漏极结构250、虚置栅极结构230与鳍218上形成层间介电(interlayerdielectric,ILD)层270(以虚线示出)。在一些实施例中，ILD层270是多层互连(multilayerinterconnect MLI)部件的一部分，其电性耦合装置200的各种装置(例如，二极管、电阻、电容与/或电感)与/或组件(例如，栅极结构与/或源极/漏极部件)，使多个装置与/或组件可以如装置200的设计所操作。ILD层270包含介电材料，例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低介电常数介电材料、其他合适的介电材料或其组合。示例性的低介电常数介电材料包含FSG、碳掺杂的氧化硅、Black
Figure BDA0002218918690000151
(Applied Materialsof Santa Clara,California)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶体氟化碳、聚对二甲苯(Parylene)、BCB、SiLK(Dow Chemical,Midland,Michigan)、聚酰亚胺、其他低介电常数介电材料或其组合。在一些实施例中，ILD层270为具有多个介电材料的多层结构。在一些实施例中，接触蚀刻停止层(contact etch stop layer,CESL)设置在ILD层270与源极/漏极结构250、虚置栅极结构230与/或鳍片218之间。CESL包含与ILD层270不同的材料，例如与ILD层270的介电材料不同的介电材料。在示出的实施例中，ILD层270包含低介电常数介电材料，CESL包含硅和氮(例如，氮化硅或氮氧化硅)。ILD层270与/或CESL形成在基材202上，例如，通过沉积工艺(例如CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、电镀、其他合适的方法或其组合)。在沉积ILD层270与/或CESL之后，执行化学机械平坦化工艺与/或其他平坦化工艺，直到到达(暴露)虚置栅极结构230的顶部表面。
继续参考步骤145，去除虚置栅极结构230的虚置栅极堆叠222以形成栅极沟槽(栅极开口)260。栅极沟槽260暴露上部的鳍片主动区。例如，去除虚置栅极结构230的虚置栅极堆叠222暴露出鳍片218的通道区域，如图11A与图11C所示。在示出的实施例中，去除虚置栅极堆叠222暴露鳍片218通道区域上的鳍顶硬遮罩212。因此，鳍片218受到鳍顶硬遮罩212的保护，并且在虚置栅极堆叠222去除工艺期间可以避免或最小化鳍片顶部损耗/损坏，如图11C所示。去除工艺可能是蚀刻工艺，其可以包含干式蚀刻工艺、湿式蚀刻工艺或其组合。在一些实施例中，蚀刻工艺选择性移除虚置栅极堆叠222而不(或最小地)移除ILD层270、栅极间隔物224、绝缘结构220与/或装置200的其他部件。在一些实施例中，栅极结构230中至少一个虚置栅极结构230的虚置栅极堆叠222替换为金属栅极，而至少一个虚置栅极结构230的虚置闸堆叠222保留(换句话说，未被替换)，使沟槽可以不在所有虚置栅极结构230中形成。
参考图1与图12A-图12C，步骤150，去除在栅极沟槽260中暴露的鳍顶硬遮罩212的部分，使鳍片218的通道区域的顶部表面暴露在栅极沟槽260中。去除工艺可以包含干式蚀刻工艺、湿式蚀刻工艺与/或其组合。由于鳍顶硬遮罩212和鳍片218具有不同蚀刻选择性(不同的碳及/或氮成分)的材料，所以去除工艺可以是选择性蚀刻工艺，使得仅在鳍片218的通道区域上方的部分鳍顶硬遮罩212(暴露在栅极沟槽260中)被移除。当执行蚀刻工艺时，间隔物224(包括层226和228)可以作为蚀刻遮罩。在去除鳍顶硬遮罩212之后，鳍片218大抵不受影响。在一些实施例中，选择性蚀刻工艺可包含反应离子蚀刻(reactive ionetching,RIE)。在示出的实施例中，在步骤150之后，仅留下间隔物224下方部分的鳍顶硬遮罩212。每个鳍顶硬遮罩212的顶部表面直接接触间隔物224的底部表面，并且每个鳍顶硬遮罩212的底部表面直接接触鳍片218顶部表面的一部分。每个远离栅极沟槽260的鳍顶硬遮罩212侧壁直接接触源极/漏极结构250，并且每个鳍顶硬遮罩212相反边的侧壁暴露在栅极沟槽260中。换句话说，间隔物224未延伸至源极/漏极结构250与栅极堆叠280下方。栅极沟槽260是由间隔物224与鳍顶硬遮212的侧壁以及鳍片218通道区域的顶部表面所定义。如图12C所示，鳍顶硬遮罩212在x方向上的宽度W大抵等于间隔物224的宽度。
参考图1与图13A-图13C，步骤155，金属栅极堆叠280形成在栅极沟槽260中。金属栅极堆叠280与栅极间隔物224一同形成金属栅极结构285。通过适当的程序，例如后栅极(gate-last)工艺或后高介电常数(high-k-last)工艺在栅极沟槽260中形成金属栅极堆叠280。金属栅极堆叠280形成在覆盖鳍片218的通道区域的基材202上。金属栅极堆叠280可包含栅极介电层284、设置在栅极介电层284上方的功函数层286、以及设置在功函数层286上的金属填充层282。
参考图13A，栅极介电层284顺应性地沉积在鳍片218和绝缘结构220上，使栅极介电层284具有大抵均匀的厚度。在一些实施例中，栅极介电层284的厚度为约1.5纳米至2纳米。栅极介电层284包括介电材料，例如氧化硅、高介电常数介电材料、其他合适的介电材料或其组合。在示出的实施例中，栅极介电层284包括一或多个高介电常数介电层，包含例如铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的组成物或其组合。在一些实施例中，一或多个高介电常数介电层包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高介电常数介电材料或其组合。在一些实施例中，高介电常数介电材料的介电常数约大于或等于5(介电常数≥5)。在一些实施例中，栅极介电层284还包含设置在高介电常数介电层284和鳍片218与/或绝缘结构220之间的界面层(包含介电材料，例如氧化硅)。在一些实施例中，栅极介电层284包含氮掺杂的含氧介电层和设置在氮掺杂的含氧介电层上的高介电常数介电层。栅极介电层284通过多个工艺形成，例如ALD、CVD、PVD与/或其他合适工艺，例如本文中所述。
继续参考图13A，功函数层286顺应性地沉积在栅极介电层284上。功函数层286包括具有适当功函数的金属或金属合金导电层，使相应的FET得以提升装置性能。功函数层286的组成不同于p型FET与n型FET，分别称为p型功函数(work function,WF)金属和n型WF金属。详细而言，n型WF金属是具有第一功函数的金属，使相关的n型FET的临界电压降低。n型WF金属接近硅导带能量(Ec)或更低的功函数，使电子容易逃脱。例如，n型WF金属具有约4.2eV或更低的功函数。p型WF金属是具有第二功函数的金属，使相关的p型FET的临界电压降低。p型WF金属接近硅价带能量(Ev)或更高的功函数，原子核对电子有强束缚能。例如，p型WF金属具有约5.2eV或更高的功函数。在一些实施例中，n型WF金属包含Ta。在其他实施例中，n型WF金属包含TiAl、TiAlN或其组合。在一些其他实施例中，n型WF金属包含Ta、TiAln、WN或其组合。在一些实施例中，p型WF金属包含TiN或TaN。在其他实施例中，p-金属包含TiN、TaN、WN、TiAl或其组合。n型WF金属或p型WF金属可能包含多个金属基膜作为堆叠，以最佳化装置的性能和工艺相容性。功函数金属通过合适的工艺(例如ALD、CVD、PVD与/或其他合适的工艺)顺应性地沉积在栅极介电层284上，使功函数层286有大抵均匀的厚度。在一些实施例中，功函数层286的厚度为约1.5纳米至3纳米。
此外，金属栅极堆叠280也包含沉积在功函数层286上的金属填充层282。在多个实施例中，金属填充层282包含铝、钨、铜或其他合适的金属。通过合适的技术，例如PVD或电镀，沉积金属填充层282。
金属栅极堆叠280还可以包含其他层，例如盖层、胶/阻障层与硬遮罩层。盖层可包含防止或消除栅极介电层284与金属栅极堆叠280的其他层(特别是包含金属的栅极层)之间组成物扩散与/或反应的材料。在一些实施例中，盖层包含金属与氮，例如TiN、TaN、W2N、TiSiN、TaSiN或其组合。粘着/阻障层可以包含促进邻近层，例如功函数层286和金属填充层282之间粘合的材料，与/或阻挡与/或减少栅极层之间扩散的材料，例如功函数层286与金属填充层282。例如，粘着/阻障层包括金属(例如、W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或其组合)，金属氧化物、金属氮化物(例如，TiN)或其组合。在一些实施例中，硬遮罩层(包含，例如，氮化硅或碳化硅)设置在金属栅极堆叠280的至少一部分上。金属栅极叠层280通过多个沉积工艺形成，例如ALD、CVD、PVD与/或其他合适的工艺，例如本文中所述。
可以执行化学机械平坦化工艺以去除栅极介电层284、功函数层286与金属填充层282任何的多余材料，平坦化金属栅极结构285。
参考图1与图13A-图13C，步骤160，移除金属栅极堆叠280的顶部部分以准备装置200进一步的工艺(例如，形成自对准栅极接点)。去除金属栅极堆叠280可能包含多个工艺。在一些实施例中，通过蚀刻工艺选择性去除金属栅极叠层280，包括干式蚀刻工艺、湿式蚀刻工艺，其他适当的蚀刻工艺或其组合。
参考图1，步骤165，装置200可以进行进一步工艺。在一些实施例中，可以在基材202上形成多层互连(multilayer interconnection,MLI)结构，以连接多个FET和其他装置到电路中。包含接点、导孔与金属线的MLI结构可以通过合适的工艺形成。例如，MLI结构包含通过自对准工艺形成在栅极堆叠280顶部上的栅极接点。在铜互连中，导电部件包括铜，并且还可能包含阻障层。铜互连结构由镶嵌工艺形成。镶嵌工艺包括沉积ILD层；图案化ILD层以形成沟槽；沉积各种材料(例如阻障层与铜)；并执行化学机械平坦化工艺。镶嵌工艺可以是单镶嵌工艺或双镶嵌工艺。铜的沉积可以包含PVD以形成晶种层，并电镀以在铜晶种层上形成块状铜。其他金属，例如钌、钴、钨或铝可用于形成互连结构。在一些实施例中，在将导电材料填充在接触孔中之前，可以在源极/漏极区域上形成硅化物以进一步降低接触电阻。硅化物包含硅和金属，例如硅化钛、硅化钽、硅化镍或硅化钴。硅化物可以通过称为自对准硅化物(或自对准硅化物)的工艺形成。工艺包含金属沉积、退火以使金属与硅反应，以及蚀刻以去除未反应的金属。在一些其他实施例中，一些其他金属，例如钌或钴，可用于接点与/或导孔。
尽管不旨在限制，但是本公开的一或多个实施例为半导体装置及其形成工艺提供了许多益处。例如，本公开的实施例形成包含鳍顶硬遮罩的半导体装置。鳍顶硬遮罩可以在以下制造工艺中保护鳍片免受损坏，例如，鳍片侧壁回拉工艺与虚置栅极去除工艺。因此，改善具有鳍顶硬遮罩的半导体装置的性能。本公开提供许多不同实施例。此处公开具有鳍顶硬遮罩的半导体装置及其制造方法。示例的半导体结构包含半导体鳍片，设置在基材上，其中半导体鳍片包含通道区域与源极/漏极区域；栅极结构，设置在半导体鳍片的通道区域上，其中栅极结构包含栅极间隔物与栅极堆叠；源极/漏极结构，设置在半导体鳍片的源极/漏极区域上。半导体装置还包含鳍顶硬遮罩，垂直夹设于栅极间隔物与半导体鳍片之间，其中鳍顶硬遮罩包含介电层，其中鳍顶硬遮罩的侧壁与栅极堆叠直接接触，鳍顶硬遮罩的另一侧壁与源极/漏极结构直接接触。
在一些实施例中，示例半导体结构的栅极堆叠，设置在沟槽中，沟槽是由栅极间隔物的侧壁、鳍顶硬遮罩的侧壁与通道区域中半导体鳍片的顶部表面所定义。
在一些实施例中，鳍顶部硬遮罩的材料具有与栅极间隔物的材料不同的蚀刻抵抗力。
在一些实施例中，栅极间隔物包括SiCN的第一层与SiN的第二层，鳍顶硬遮罩包含SiCN层，并且在鳍顶硬遮罩中SiCN中的碳浓度不同于在栅极间隔物的第一层中SiCN中的碳浓度。在一些其他实施例中，鳍顶硬遮罩包含一层SiCON。
在一些实施例中，鳍顶硬遮罩的宽度等于栅极间隔物的宽度。
在一些实施例中，鳍顶部遮罩包含与栅极间隔物的边缘对齐的边缘。
在一些实施例中，鳍顶硬遮罩的厚度与半导体鳍片的高度的比例约为5％至10％。
另一示例半导体结构包含半导体鳍片，设置在基材上；栅极结构，设置在基材与半导体鳍片上，其中栅极结构包含栅极堆叠与沿该栅极堆叠的侧壁设置的间隔物，其中栅极结构设置在半导体鳍片上，并定义在栅极堆叠下的通道区域与未被栅极堆叠覆盖的源极/漏极区域。另一示例半导体结构也包含鳍顶硬遮罩，设置在间隔物下及半导体鳍片上，其中鳍顶硬遮罩包含介电材料，鳍顶硬遮罩的宽度与间隔物的宽度相同；及被覆源极/漏极结构，设置在半导体鳍片的源极/漏极区域上，其中被覆源极/漏极结构与栅极堆叠接触鳍顶硬遮罩的侧壁。
在一些实施例中，鳍顶硬遮罩不与该半导体鳍片的一侧壁接触(free from asidewall of the semiconductor fin)，并且该鳍顶硬遮罩的边缘与该间隔物的边缘对齐。
在一些实施例中，被覆源极/漏极结构包含被覆半导体鳍片的源极/漏极区域的外延源极/漏极部件，与围绕外延源极/漏极部件的硅化物层。
示例的方法包含形成硬遮罩于基材上；形成鳍片于基材上，其中鳍片包含通道区域与源极/漏极区域，其中硬遮罩在鳍片的顶部表面上，并包含材料，材料具有与鳍片的材料不同的蚀刻选择性；形成虚置栅极堆叠于鳍片的通道区域上方的硬遮罩之上；顺应性地形成间隔物层于虚置栅极堆叠、硬遮罩与鳍片上；非等向性沿着鳍片的侧壁去除间隔物层；去除在鳍片的源极/漏极区域中的硬遮罩；外延生长源极/漏极结构于鳍片的源极/漏极区域之中；去除虚置栅极堆叠以形成栅极沟槽，栅极沟槽在鳍片的通道区域上暴露硬遮罩；从栅极沟槽去除硬遮罩以暴露鳍片；及于栅极沟槽中形成金属栅极堆叠于鳍片上。
在一些实施例中，形成硬遮罩于基材上的步骤，包含形成介电层于基材上，介电层包含SiCN，其不同于间隔层的材料。
在一些实施例中，形成硬遮罩与基材上的步骤，还包含形成非晶硅层于介电层上。
在一些实施例中，形成硬遮罩于基材上的步骤，包含形成具有厚度约3.5至4纳米的硬遮罩于基材上。
在一些实施例中，形成金属栅极堆叠的步骤包含：于栅极沟槽中形成介电层于硬遮罩上；于栅极沟槽中形成功函数层于介电层上；及于栅极沟槽中形成金属填充层于功函数层上。
在一些实施例中，方法还包含：平坦化金属栅极堆叠的顶部表面；及蚀刻金属栅极堆叠的顶部部分。
在一些实施例中，去除鳍片的源极/漏极区域中的硬遮罩的步骤，包含利用虚置栅极结构作为蚀刻遮罩，执行选择性干式蚀刻工艺。
在一些实施例中，选择性干式蚀刻工艺为非等向干式蚀刻，且蚀刻剂为氟(F)基气体、溴(Br)基气体、氯(Cl)基气体、氦(He)、氩(Ar)或其组合。
在一些实施例中，选择性干式蚀刻工艺为非等向干式蚀刻，且蚀刻剂为磷酸。
在一些实施例中，从栅极沟槽去除硬遮罩以暴露鳍片的步骤，包含利用间隔物作为蚀刻遮罩，执行选择性蚀刻工艺。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。

Claims (1)

1.一种半导体结构，包含：
一半导体鳍片，设置在一基材上，其中该半导体鳍片包含一通道区域与一源极/漏极区域；
一栅极结构，设置在该半导体鳍片的该通道区域上，其中该栅极结构包含一栅极间隔物与一栅极堆叠；
一源极/漏极结构，设置在该半导体鳍片的该源极/漏极区域上；及
一鳍顶硬遮罩，垂直夹设于该栅极间隔物与该半导体鳍片之间，
其中该鳍顶硬遮罩包含一介电层，其中该鳍顶硬遮罩的一侧壁与该栅极堆叠直接接触，该鳍顶硬遮罩的另一侧壁与该源极/漏极结构直接接触。
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