TWI614901B - 半導體結構與其形成方法 - Google Patents

Abstract

本揭露是關於一種半導體結構，其包括絕緣層上半導體基板，上述絕緣層上半導體基板包括底板、設於底板上之埋藏氧化層、以及設於埋藏氧化層上之半導體層。上述半導體結構亦包括埋置於上述半導體層中且位於埋藏氧化層上之摻雜層、以及由上述半導體層之上表面延伸進入上述半導體層中且與摻雜層電性連接之接觸結構。

Description

半導體結構與其形成方法

本揭露係有關於一種半導體結構，且特別有關於一種具有絕緣層上半導體基板(SOI)之半導體結構。

半導體裝置已廣泛地使用於各種電子產品中，舉例而言，諸如個人電腦、手機、以及數位相機...等。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。

其中，絕緣層上半導體元件，因其具有操作快速、低功率消耗、閉鎖抑制(latch-up immunity)、製程簡化以及尺寸微小化等潛力優勢，在半導體工業上備受期待。

在使用絕緣層上半導體元件時，有時須對其基板施加電壓。然而，傳統之絕緣層上半導體元件在施加基板電壓時，氧化層上方會耦合電荷，即所謂的背偏壓效應(back side bias effect)，其會影響元件之電場分布，並影響元件之操作特性。因此，現今之絕緣層上半導體元件仍有許多問題亟需改善。

本揭露提供一種半導體結構，其包括絕緣層上半導體基板，上述絕緣層上半導體基板包括底板、設於底板上之埋藏氧化層、以及設於埋藏氧化層上之半導體層。上述半導體結構亦包括埋置於上述半導體層中且位於埋藏氧化層上之摻雜層、以及由上述半導體層之上表面延伸進入上述半導體層中且與摻雜層電性連接之接觸結構。

本揭露亦提供一種半導體結構之形成方法，其包括提供絕緣層上半導體基板。上述絕緣層上半導體基板包括底板、設於底板上之埋藏氧化層、以及設於埋藏氧化層上之半導體層。上述半導體結構之形成方法亦包括形成摻雜層於上述半導體層之上、形成磊晶層於摻雜層之上、形成穿過摻雜層之溝槽隔離結構、以及形成由磊晶層之上表面延伸進入磊晶層中且電性連接摻雜層之接觸結構。

100‧‧‧基板

102‧‧‧底板

104‧‧‧埋藏氧化層

106‧‧‧半導體層

108‧‧‧摻雜層

110‧‧‧磊晶層

112‧‧‧半導體元件

114‧‧‧第一溝槽

116‧‧‧第二溝槽

118‧‧‧溝槽隔離結構

120‧‧‧接觸結構

122‧‧‧摻雜區

10、20、30、40‧‧‧半導體結構

以下將配合所附圖式詳述本揭露之實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露的技術特徵。

第1A-1G圖為一系列剖面圖，用以說明本揭露實施例之半導體結構的製造流程。

第1H圖係繪示本揭露實施例之半導體結構的俯視圖。

第2-4圖係繪示本揭露其他實施例之半導體結構的剖面圖。

以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。

本揭露之半導體結構，係藉由摻雜層以及與摻雜層電性連接之接觸結構，可將氧化層上之耦合電荷導出，以解決背偏壓效應之問題。另外，在一些實施例中，可經由接觸結構從半導體結構之正面提供或調整背板電壓。

第1A圖繪示出本實施例之起始步驟。首先，提供一絕緣層上半導體基板(semiconductor-on-insulator，簡稱SOI)100，其包括具有兩相對第一側(或稱正面)及第二側(或稱背面)之底板102、設於底板102第一側上之埋藏氧化層(buried oxide layer)104、以及設於埋藏氧化層104上之半導體層106。舉例而言，底板102及半導體層106可各自包括矽，埋藏氧化層104可包括二氧化矽。在一些其他的實施例中，半導體層106可為其他元素半導體，例如：鍺；化合物半導體，例如：碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)；合金半導體，例如：矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。

接著，請參照第1B圖，於半導體層106中植入雜質形成摻雜層108。上述摻雜層108之摻雜型態係配合後續欲形成之半導體元件112(如第1D圖所示)之導電型態。在本實施例中，半導體元件112為N型半導體元件，因此摻雜層108具有N型雜質，舉例而言可佈植磷離子或砷離子於部分之半導體層106中以形成摻雜濃度為10¹¹-10¹³之N型摻雜層108。在另一些半導體元件112為P型半導體元件之實施例中，摻雜層108具有P型雜質，舉例而言可佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)於部分之半導體層106中以形成摻雜濃度為10¹¹-10¹³之P型摻雜層108。在一些實施例中，摻雜層108之厚度可為0.5-2um，但不以此為限。

接著，請參照第1C圖，形成磊晶層110於摻雜層108之上。磊晶層110可為磊晶矽。舉例而言，可使用氣相磊晶法(vapor phase epitaxy，簡稱VPE)、分子束磊晶法(molecular-beam epitaxy，簡稱MBE)、有機金屬氣相沉積法(metal organic chemical vapor deposition，簡稱MOCVD)、上述之組合或其他合適之方法形成磊晶層110。

接下來，請參照第1D圖，形成半導體元件112於磊晶層110之上。半導體元件112可為各種主動元件、被動元件、其他合適之半導體元件或上述之組合。舉例而言，上述主動元件可為各類型的電晶體(例如：金屬氧化物半導體場效電晶體、 互補金屬氧化物半導體電晶體、雙極介面電晶體、高壓電晶體、高頻電晶體或水平擴散金氧半場效電晶體)、或二極體，上述之被動元件可為電阻、或電容器。可進行各種製程(例如：沉積、蝕刻、佈植、光微影製程、退火及/或其他合適的製程)以形成半導體元件112。在本實施例中係以半導體元件112為N型水平擴散金氧半場效電晶體(LDMOS)為例進行說明，其包括多晶矽P、以及N型摻雜區及P型摻雜區。

接著，請參照第1E圖，形成第一溝槽114及第二溝槽116，於後續製程步驟中，第一溝槽114將用於形成溝槽隔離結構，而第二溝槽116將用於形成接觸結構。如第1E圖所示，第一溝槽114及第二溝槽116由磊晶層110之上表面延伸進入磊晶層110中且穿過摻雜層108以暴露出埋藏氧化層104之上表面，且第二溝槽116位於第一溝槽114及半導體元件112之間。第一溝槽114及第二溝槽116於一俯視圖中，各自可為環形、圓形、矩形、或其他合適之形狀。如第1H圖所示，在一些實施例中，第一溝槽114及第二溝槽116各自可為包圍半導體元件112之環型結構。舉例而言，可以形成於磊晶層110上之圖案化光阻或圖案化硬罩幕(未繪示)作為蝕刻罩幕，進行蝕刻製程以形成第一溝槽114及第二溝槽116，上述蝕刻製程可為乾式蝕刻(例如：異向電漿蝕刻法)、濕式蝕刻、或其組合，在一些使用乾式蝕刻之實施例中，有利於形成高深寬比之第一溝槽114及第二溝槽116。

另外，雖然第1E圖以第二溝槽116暴露出埋藏氧化層104之上表面作說明，在一些其他的實施例中，第二溝槽116 可穿過摻雜層108但未暴露出埋藏氧化層104之上表面；在另一些實施例中，第二溝槽116則可穿過摻雜層108及埋藏氧化層104，並暴露出底板102之上表面。

接下來，如第1F圖所示，填入絕緣材料於第一溝槽114中以形成溝槽隔離結構118。舉例而言，可以氧化矽、高密度電漿氧化物、氮化矽、氮氧化矽、氟摻雜矽玻璃、低介電常數介電材料、及/或其他適當之絕緣材料形成溝槽隔離結構118。舉例來說，可以化學氣相沉積法、電漿增強化學氣相沉積法(plasma enhanced chemical vapor deposition)、其他合適的方法或上述之組合形成溝槽隔離結構118。

接著，請參照第1G圖，填入導電材料於第二溝槽116中以形成接觸結構120。舉例而言，可以金屬材料(例如：鎢、鋁或銅)、金屬合金、多晶矽或其他合適之材料形成接觸結構120。在一些實施例中，可以化學氣相沉積法、物理氣相沉積法(例如蒸鍍或濺鍍)、原子層沉積(ALD)、電鍍或上述之組合、或其他合適之方法填入導電材料於第二溝槽116中以形成接觸結構120。另外，在沉積絕緣及導電材料後，可視需求進行化學機械研磨製程或回蝕刻製程，以移除多餘的絕緣及導電材料。

在一些實施例中，在填入導電材料於第二溝槽116之前，可視需求形成附著層(adhesion layer)於第二溝槽116之側壁上(未繪示)。舉例而言，附著層可為TiN、Ti、Ta、TaN、或其他合適之導電材料。可以物理氣相沉積法、原子層沉積法、電鍍或上述之組合、或其他合適之方法形成附著層。附著 層係可用來改善導電材料與溝槽側壁之間的附著性，以及降低因導電材料之擴散行為而對半導體元件所產生之不良影響。

如第1G圖所示，本揭露之半導體結構10具有摻雜層108以及與其電性連接之接觸結構120。發明人發現，於埋藏氧化層104上方所耦合出的電荷(例如，對SOI基板施加或調整背板電壓時所產生之電荷)，可經由摻雜層108傳導至接觸結構120後導出，因此可改善前述之背偏壓效應及其產生之問題。

下文描述本揭露的各種變化例。為方便說明起見，類似的元件符號將用於標示類似的元件。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間必然有特定的關係。

接著，請參照第2圖，其繪示出本揭露另一實施例之半導體結構20。半導體結構20與半導體結構10之差異在於接觸結構120之側壁具有摻雜區122。在一些半導體元件112為N型半導體之實施例中，摻雜區122具有N型雜質，舉例而言，可在填入導電材料於第二溝槽116之前，以適當之方法將磷離子或砷離子佈植於第二溝槽116之側壁週圍，形成摻雜濃度為10¹¹-10¹⁵之N型摻雜區122。在一些半導體元件112為P型半導體之實施例中，摻雜區122具有P型雜質，舉例而言，可在填入導電材料於第二溝槽116之前，以適當之方法將硼離子、銦離子或二氟化硼離子(BF₂ ⁺)佈植於第二溝槽116之側壁週圍，以形成摻雜濃度為10¹¹-10¹⁵之P型摻雜區122。在一些實施例中，上述之佈植方法為斜角佈植(tilt implant)而使得摻雜區122具 有較均一之摻雜分佈。另外，可藉由調整摻雜區122之摻雜濃度使其與接觸結構120整體具有較低之電阻值。

接下來，請參照第3圖，其繪示出本揭露又一實施例之半導體結構30。半導體結構30與半導體結構10之差異在於其接觸結構120穿過埋藏氧化層104且直接接觸底板102之上表面。在一些實施例中，接觸結構120電性連接一電壓源，上述電壓源從底板102之第一側經由接觸結構120提供或調整底板102之電壓而不必從底板102之第二側提供或調整底板102之電壓，可免去底板接觸的製程步驟，降低成本，且可改善電路佈局。應注意的是，由於半導體結構30之接觸結構120亦電性連接摻雜層108，因此亦可改善前述之背偏壓效應及其產生之問題。

接著，請參照第4圖，其繪示出本揭露再一實施例之半導體結構40。半導體結構40與半導體結構30之差異在於其具有類似半導體結構20之摻雜區122，因此亦可藉由調整摻雜區122之摻雜濃度使其與接觸結構120整體具有較低之電阻值。

綜合上述，本揭露之半導體結構藉由摻雜層及與其電性連接之接觸結構，可解決背偏壓效應所產生之問題，亦可同時滿足從半導體結構之正面提供或調整背板電壓之需求。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有 通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發 明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧底板

104‧‧‧埋藏氧化層

106‧‧‧半導體層

108‧‧‧摻雜層

110‧‧‧磊晶層

112‧‧‧半導體元件

118‧‧‧溝槽隔離結構

120‧‧‧接觸結構

30‧‧‧半導體結構

Claims (20)

1. 一種半導體結構，包括：一絕緣層上半導體基板，其中該絕緣層上半導體基板包括一底板、一設於該底板上之埋藏氧化層、以及一設於該埋藏氧化層上之半導體層；一摻雜層，埋置於該半導體層中且位於該埋藏氧化層之上；一接觸結構，由該半導體層之一上表面延伸進入該半導體層中且電性連接該摻雜層，其中該接觸結構之一下表面低於該摻雜層之一下表面。
2. 如申請專利範圍第1項所述之半導體結構，其中該接觸結構穿過該摻雜層且直接接觸該埋藏氧化層之一上表面。
3. 如申請專利範圍第2項所述之半導體結構，其中該接觸結構穿過該埋藏氧化層且直接接觸該底板之一上表面。
4. 如申請專利範圍第3項所述之半導體結構，其中該接觸結構電性連接一電壓源，以提供該底板電壓。
5. 如申請專利範圍第1項所述之半導體結構，其中該摻雜層包括一N型雜質。
6. 如申請專利範圍第1項所述之半導體結構，其中該摻雜層包括一P型雜質。
7. 如申請專利範圍第1項所述之半導體結構，更包括：一N型半導體元件，設於該半導體層中且位於該摻雜層之上，且該接觸結構側壁之該半導體層摻雜有N型雜質。
8. 如申請專利範圍第1項所述之半導體結構，更包括：一P型半導體元件，設於該半導體層中且位於該摻雜層之 上，且該接觸結構側壁之該半導體層摻雜有P型雜質。
9. 如申請專利範圍第7或8項任一項所述之半導體結構，其中該半導體元件包括場效電晶體、二極體、互補式金屬氧化物半導體電晶體元件或上述之組合。
10. 如申請專利範圍第7或8項任一項所述之半導體結構，更包括：一溝槽隔離結構，穿過該摻雜層；其中該接觸結構位於該溝槽隔離結構及該半導體元件之間。
11. 如申請專利範圍第7或8項任一項所述之半導體結構，其中該接觸結構包括包圍該半導體元件之一環型結構。
12. 一種半導體結構之形成方法，包括：提供一絕緣層上半導體基板，其中該絕緣層上半導體基板包括一底板、一設於該底板上之埋藏氧化層、以及一設於該埋藏氧化層上之半導體層；形成一摻雜層於該半導體層之上；形成一磊晶層於該摻雜層之上；形成一溝槽隔離結構，其中該溝槽隔離結構穿過該摻雜層；以及形成一接觸結構，其中該接觸結構由該磊晶層之一上表面延伸進入該磊晶層中且電性連接該摻雜層，其中該接觸結構之一下表面低於該摻雜層之一下表面。
13. 如申請專利範圍第12項所述之半導體結構之形成方法，其中該接觸結構穿過該摻雜層及該半導體層且直接接觸該埋藏氧化層之一上表面。
14. 如申請專利範圍第13項所述之半導體結構之形成方法，其中該接觸結構穿過該埋藏氧化層且直接接觸該底板之一上表面。
15. 如申請專利範圍第12項所述之半導體結構之形成方法，其中形成該摻雜層之步驟包括佈植一N型雜質於該半導體層中。
16. 如申請專利範圍第12項所述之半導體結構之形成方法，其中形成該摻雜層之步驟包括佈植一P型雜質於該半導體層中。
17. 如申請專利範圍第12項所述之半導體結構之形成方法，其中形成該溝槽隔離結構之步驟包括：形成一第一溝槽，其中該第一溝槽由該磊晶層之一上表面延伸進入該磊晶層中且穿過該摻雜層；填入一絕緣材料於該第一溝槽中；其中形成該接觸結構之步驟包括：形成一第二溝槽，其中該第二溝槽由該磊晶層之一上表面延伸進入該磊晶層中且穿過該摻雜層；填入一導電材料於該第二溝槽中。
18. 如申請專利範圍第17項所述之半導體結構之形成方法，其中形成該接觸結構之步驟更包括：在填入該導電材料之前，佈植一N型或P型雜質於該第二溝槽之一側壁週圍之該磊晶層中。
19. 如申請專利範圍第12項所述之半導體結構之形成方法，更包括： 在該溝槽隔離結構形成之前，形成一半導體元件於該磊晶層中，其中該半導體元件位於該摻雜層之上且該接觸結構位於該溝槽隔離結構及該半導體元件之間。
20. 如申請專利範圍第12項所述之半導體結構之形成方法，其中該溝槽隔離結構在該接觸結構形成之前形成。