KR20010007278A - 소자분리절연막을 갖는 반도체장치의 제조방법 - Google Patents

소자분리절연막을 갖는 반도체장치의 제조방법 Download PDF

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KR20010007278A
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시미즈마사쿠니
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

막두께가 다른 게이트산화막들을 형성할 때, 게이트산화 직전까지 질화막 등의 내산화성이 있는 막으로 기판 표면을 덮어, 기판 상에 불필요한 산화막이 형성되는 것을 막는 것에 의해 게이트산화 전의 에칭을 줄일 수 있는 소자분리절연막을 갖는 반도체장치의 제조방법을 제공한다. 복수개의 소자분리산화막들(101)과 그 사이의 활성영역들 상의 얇은 산화막들(201)이 형성된 소자영역(50l 및 502)을 갖는 반도체기판(100)의 전체 표면에 내산화성막(301)을 형성하고, 소자영역(501)이 노출되는 레지스트(401) 막을 마스크로 하여 반도체기판(100)을 노출시킨 후, 제1게이트산화막을 형성하고, 그 위에, 소자영역(502)이 개구된 레지스트막을 마스크로 하여 반도체기판(100)을 노출시키고, 제2게이트산화를 한다.

Description

소자분리절연막을 갖는 반도체장치의 제조방법{Method for fabricating a semiconductor device having a device isolation insulating film}
본 발명은 소자분리절연막을 갖는 반도체장치의 제조방법에 관한 것으로, 특히, 다른 게이트산화막들을 동일 칩 상에 형성할 때, 각 소자영역을 게이트산화 직전까지 질화막 등의 내산화성이 있는 막으로 덮는 것에 의해, 소자의 신뢰성, 특히 소자분리특성의 향상을 꾀한 소자분리절연막을 갖는 반도체장치의 제조방법에 관한 것이다.
일반적으로, 절연게이트형 전계효과트랜지스터(M0S트랜지스터)를 탑재한 MOS형 반도체장치에서, 동일 반도체장치 내에 내압(耐壓) 신뢰성이 높은 고내압소자와 고속정보처리를 위해 고속성을 필요로 하는 저내압소자를 구비한 경우, 고내압소자에서는, 게이트산화막 및 필드산화막을 두껍게 할 필요가 있다. 한편, 저내압소자에서는, 반도체장치의 미세화 및 고속화에 대응하는 얇은 게이트산화막 및 얇은 필드산화막이 필요하다.
종래에는, 이러한 반도체장치를 제조하기 위해 동일 기판 상에 다른 두께의 필드산화막 및 게이트산화막을 형성하는 방법으로서 게이트산화와 습식에칭의 반복에 의해 산화막을 바꾸어 붙이는 것에 의해 복수개의 다른 게이트산화막들을 형성하는 방법이 제안되어 있다(일본공개특허공보 평 9-36243호). 도 5a 내지 5c 및 도 6a 및 6b는 이 종류의 종래의 두 종류의 게이트산화막의 제작방법을 그 공정순으로 보여주는 단면도이다.
도 5a는 실리콘기판(300)의 표면에, 소자들 간을 전기적으로 분리하기 위해 소자분리산화막들(121)이 형성되어, 이온주입시의 기판보호를 위한 얇은 산화막들(221)이 형성된 상태를 보여주는 단면도이다. 이 도면에 보인 것처럼, 실리콘기판(300)은, 전기적으로 써넣기 가능한 EPROM(erasable PROM)의 써넣기회로와 같은 고내압회로부로서 막두께가 두꺼운 제1게이트산화막을 필요로 하는 소자영역(521)과, 고내압을 필요로 하지 않는 저내압용의 막두께가 얇은 게이트산화막을 필요로 하는 소자영역(522)을 가지고 있다. 실리콘기판(300)의 표면에 형성되는 소자분리산화막(121)으로는, 선택산화막(LOCOS(Local 0xidation of Silicon))에 의해 형성된 것과, 소자분리산화막(121)을 형성하는 영역에 구(溝)를 형성하고 그 구에 실리콘산화물계의 물질을 채워넣은 것이 있다.
다음으로, 도 5b에 보인 것처럼, 이 실리콘기판(300)의 표면상의 얇은 산화막(221)을 1회째의 습식에칭에 의해 제거한다. 여기서, 1회째의 습식에칭 때문에 소자분리산화막(121)은 줄어들어, 소자분리산화막(122)으로 된다.
그 후, 도 5c에 보인 것처럼, 실리콘기판(300) 표면상에 제1게이트산화막(222)을 형성하는 것에 의해, 소자분리산화막들(122)에 끼어있는 활성영역의 노출된 실리콘기판(300) 표면상에는 산화막이 형성된다.
다음에, 소자영역들(521 및 522)에 필요한 게이트산화막들을 만든다. 우선, 도 6a에 보인 것처럼, 레지스트(421)를 패터닝하여, 얇은 게이트산화막을 형성하기 위한 소자영역(522)의 활성영역의 제1게이트산화막(222)을 2회째의 에칭에 의해 제거한다. 소자영역(522)의 소자분리산화막(122)은 이 공정에서도 줄어들어, 소자분리산화막(122)에서 더 얇은 소자분리산화막(123)으로 된다.
다음에 도 6b에 보인 것처럼, 레지스트(421)를 벗겨내어 제2게이트산화막을 형성한다. 이 때, 소자영역(522)의 활성영역의 노출된 실리콘기판(300) 상에 형성된 제2게이트산화막은 막두께가 얇은 게이트산화막(224)이고, 소자영역(521) 상의 활성영역의 제1게이트산화막(222)은 산화를 받아 형성된 산화막의 막두께가 두꺼운 게이트산화막(223)이다. 이상의 공정들에 의해, 소자영역들(521 및 522)에는, 각각이 필요로 하는 막두께가 얇은 게이트산화막(223) 및 막두께가 얇은 게이트산화막(224)이 형성된다.
이와 같이, 다른 게이트산화막 두께들을 갖는 소자들을 칩 상에 형성하는, 이른바 다중산화공정(multi oxide process)에서의 에칭과 게이트산화를 반복하는 것에 의해 막두께가 다른 게이트산화막들을 형성하는 공정에서는, 소자영역(522)의 소자분리산화막(121)은 도 5b의 1회째의 에칭에 의한 얇은 산화막(221)의 제거 및 도 6a의 2회째의 에칭에 의한 제1게이트산화막(222)을 제거하는 공정의 합계 2회의 습식에칭을 받는 것에 의해, 소자분리산화막이 121에서 122로, 122에서 123으로 박막화된다.
이상에서 보인 예에서는, 2종류의 게이트산화막들을 형성하는 경우를 나타냈지만, 쉽게 유추할 수 있는 것처럼, 3종류, 4종류로 게이트산화막들의 종류가 늘 때마다, 습식에칭의 횟수가 증가하는 것에 의해, 최후에 게이트산화막을 형성하는 소자영역에서는 그 만큼 소자분리산화막이 많은 습식에칭에 의해 드러내어지게 된다.
그러나, 이와 같은 거듭되는 산화와 습식에칭의 반복 때문에 다음과 같은 문제점이 발생한다.
제 1의 문제점으로는, 소자분리산화막이 박막화하고, 주입이온의 빠져나감(특히 붕소)과 소자분리산화막 바로 위를 배선이 통과하는 것에 의한 반전에 의해, 소자분리누설(leak)이 일어난다. 소자분리누설을 막는 수단으로는, 리세스 LOCOS의 소자분리산화막의 초기 산화량을 늘리던지 또는 소자분리산화막을 STI(Shallow Trench Isolation)으로 한다고 하는 2개의 수단을 고려할 수 있다. 전자에 관해서는, 확산층이 새부리(bird's beak)로 눌러져 버려, 미세화의 장해가 된다. 후자에 관해서는, 다음에 기재하는 단차의 문제가 더욱 심각하게 된다.
제 2의 문제로는, 초기에 산화된 상태에서 소자분리산화막이 습식에칭에 의해 감소하는 것에 의해, 확산층과 소자분리산화막의 경계에 단차가 생기고, 게이트폴리에칭의 에칭잔유물에 의한 쇼트 등의 문제가 일어난다.
제 3의 문제로는, 기판 표면을 산화하여 습식에칭에 의해 제거하는 것을 반복한 결과, 기판 표면의 불순물농도가 흐트러져, 전기특성(특히 트랜지스터의 문턱값)이 불안정하게 된다.
제 4의 문제로는, 기판 표면이 몇 번이나 산화와 습식에칭으로 드러내어지기 때문에, 표면의 거칠기가 증가하여, 전기 특성이 열화한다.
이러한 불리점들은 소자에 불필요한 산화막을 형성하는 것에 기인하고 있다. 형성된 산화막이 불필요한 것이라면, 게이트산화 전에 반드시 그것을 제거하여 기판을 노출시키는 공정이 필요하고, 이 때에 제거할 산화막과 그 오버에칭 분이 필요하게 된다. 특히, 게이트산화와 같은 열산화의 경우, 기판 상에 게이트산화막을 형성하는 정도의 산화로는 소자분리산화막과 같이 두꺼운 산화막의 막두께는 거의 증가될 수 없기 때문에, 기판 상에 형성된 산화막이 에칭 제거되는 양과 동일한 양이 소자분리산화막의 감소에 관계가 있다.
본 발명은 이러한 문제를 감안하여 행해진 것으로서, 막두께가 다른 게이트산화막들을 형성할 때, 게이트산화 직전까지 질화막 등의 내산화성이 있는 막으로 기판 표면을 덮어, 기판 상에 불필요한 산화막을 형성하는 것을 막는 것에 의해, 게이트산화 전의 에칭을 줄일 수 있는 소자분리절연막을 갖는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 1c는 본 발명의 제1실시예에 따른 소자분리절연막을 갖는 반도체장치의 제조방법을 그 공정순으로 보여주는 단면도,
도 2a 내지 2c는 본 발명의 제1실시예에 따른 소자분리절연막을 갖는 반도체장치의 제조방법으로서, 도 1a 내지 1c에 보인 공정들의 다음 공정들을 그 공정순으로 보여주는 단면도,
도 3a 내지 3c는 본 발명의 제2실시예에 따른 소자분리절연막을 갖는 반도체장치의 제조방법을 그 공정순으로 보여주는 단면도,
도 4a 및 4b는 본 발명의 제2실시예에 따른 소자분리절연막을 갖는 반도체장치의 제조방법으로서, 도 3a 내지 3c에 보인 공정들의 다음 공정들을 그 공정순으로 보여주는 단면도,
도 5a 내지 5c는, 일본공개특허공보 평9-036243호 등에 기재된 종래의 2반도체장치의 제조방법을 그 공정순으로 보여주는 단면도,
도 6a 및 6b는 도 5a 내지 5c에 보인 공정들의 다음 공정들을 그 공정순으로 보여주는 단면도.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 실리콘기판
101, 102, 103, 111, 112, 113 : 소자분리산화막
201, 211 : 얇은 산화막 202, 212 : 제1게이트산화막
203, 215 : 막두께가 얇은 게이트산화막
204, 214 : 막두께가 두꺼운 게이트산화막
213 : 산화막 301 : 내산화성막
401, 402, 411, 412 : 레지스트 501, 502, 511, 512 : 소자영역
본 발명에 따른 소자분리절연막을 갖는 반도체장치의 제조방법은, 복수개의 소자분리절연막들에 의해 복수개의 소자영역들이 구획되어 상기 소자영역들에 산화막이 형성된 반도체기판의 전체표면에 내산화성막을 형성하는 공정, 제1소자영역이 노출되는 제1트랜지스터막을 마스크로 하여 상기 산화막들 및 상기 내산화성막을 에칭 제거하는 공정, 상기 반도체기판 상에 제1게이트산화막을 형성하는 공정, 제2소자영역이 노출되는 제2트랜지스터막을 마스크로 하여 상기 산화막 및 상기 내산화성막을 에칭 제거하는 공정, 및 상기 반도체기판 상에 제2게이트산화막을 형성하는 공정을 포함한다. 또, 상기 내산화성막은 질화막으로 할 수 있다.
본 발명에 의하면, 반도체기판의 각 소자영역에 형성된 산화막 상에, 먼저 내산화성막을 형성하며 그 소자영역의 산화막 및 내산화성막을 제거하고 게이트산화막을 형성하기까지는, 내산화성막을 보호막으로서 사용하기 때문에, 반도체기판 상에 불필요한 산화막이 형성되는 일이 없다. 즉, 제1소자영역에 제1게이트산화막을 형성할 때에는, 제2소자영역은 내산화성막으로 피복되어 있는 것에 의해, 제2소자영역에는 불필요한 제1게이트산화막이 형성되지 않는다. 따라서, 동시에 소자분리절연막이 감소하여 버리는 제1게이트산화막을 제거하는 공정은 불필요해지기 때문에, 소자분리절연막에 충분한 막두께를 확보할 수 있다. 이 때문에, 소자분리특성이 향상되어, 소자의 신뢰성이 향상된다. 또, 제1소자영역에는, 제1게이트산화막 상에 제2게이트산화막이 보충하여 산화된 게이트산화막이 형성되고, 제2소자영역에는 제1소자영역의 게이트산화막 보다 막두께가 얇은 게이트산화막이 게이트산화막으로서 형성된다. 따라서, 복수개의 소자영역 표면의 소자영역의 소자분리절연막의 박막화를 방지하면서, 각각 막두께가 다른 게이트산화막들을 형성할 수 있다.
본 발명에 따른 다른 소자분리절연막들을 갖는 반도체장치의 제조방법은, 복수개의 소자분리절연막들에 의해 복수개의 소자영역들이 구획되어 상기 소자영역에 산화막이 형성된 반도체기판의 표면상에 제1소자영역이 노출되는 제1레지스트막을 형성하고 이 제1레지스트막을 마스크로 하여 상기 산화막을 에칭 제거하는 공정, 상기 반도체기판 상에 제1게이트산화막을 형성하는 공정, 제2소자영역이 노출되는 제2레지스트막을 마스크로 하여 상기 산화막을 에칭 제거하는 공정, 및 상기 반도체기판 상에 제2게이트산화막을 형성하는 공정을 갖는 것을 특징으로 한다. 또, 상기 소자분리절연막은 실리콘산화막으로 형성할 수 있다. 더욱이, 상기 소자분리절연막은 LOCOS법에 의해 형성할 수 있고, 게다가, 반도체기판 표면상에 형성된 구에 절연막을 채워넣은 것에 의해 형성할 수도 있다.
본 발명에 의하면, 산화막이 형성된 반도체기판의 소자영역에 게이트산화막을 형성할 때까지는, 그 소자영역에 존재하는 상기 산화막을 보호막으로서 사용한다. 따라서, 상기 제1소자영역의 상기 제1게이트산화막을 형성할 때에는 제2소자영역에 미리 산화막이 형성되어 있고, 이 산화막에 의해 제2소자영역에서의 제1게이트산화막의 성장이 억제된다. 더욱이, 제2게이트산화막을 형성하는 것에 의해, 제1소자영역에는 제1게이트산화막에 제2게이트산화막이 보충 산화된 게이트산화막이 형성되고, 제2소자영역에는 제1소자영역의 게이트산화막보다 막두께가 얇은 게이트산화막이 형성된다. 따라서, 복수개의 소자영역들에 각각 막두께가 다른 게이트산화막을 형성할 수 있고, 게다가, 제2소자영역의 반도체기판 상에 형성되어 있는 산화막을 제거할 때의 에칭량이 상기 제1게이트산화막의 성장이 억제된 만큼 적기 때문에, 소자분리절연막의 박막화를 방지할 수 있다. 따라서, 소자분리특성이 향상되고, 소자특성이 향상된다.
이하, 본 발명의 실시예들에 따른 소자분리절연막을 갖는 반도체장치의 제조방법에 대해, 첨부한 도면들을 참조하여 구체적으로 설명한다. 도 1a 내지 1c 및 도 2a 내지 2c는 본 발명의 제1실시예에 따른 소자분리절연막을 갖는 반도체장치의 제조방법을 공정순으로 보여주는 단면도이다.
도 1a는 실리콘기판(100)의 표면에, 소자들 사이를 전기적으로 분리하기 위한 소자분리절연막들(101)이 형성되어, 소자분리절연막들(101)에 끼어있는 활성영역들에 이온주입시의 기판보호를 위한 얇은 산화막들(201)이 형성된 상태를 보여주는 단면도이다. 이 도면에 보인 것처럼, 실리콘기판(100)은, 전기적으로 써넣기 가능한 EPROM(erasable PROM)의 써넣기회로와 같은 고내압회로부로서 막두께가 두꺼운 게이트산화막을 필요로 하는 소자영역(501)과, 고내압을 필요로 하지 않는 저내압용으로 막두께가 얇은 게이트산화막을 필요로 하는 소자영역(502)을 가지고 있다. 실리콘기판(100) 상에 형성되어 있는 소자분리절연막들(101)의 형성방법으로서는, 이미 알려진 LOCOS 기술에 의해 형성하는 것으로도 좋고, 소자분리절연막들(101)을 형성하는 영역에 구를 형성하고 그 구에 실리콘산화물계의 물질이 채워넣어진 것으로도 좋다.
다음에, 도 1b에 보인 것처럼, 이 실리콘기판(100)의 표면의 얇은 산화막들(201) 상 및 소자분리절연막들(101) 상에 내산화성막(301)을 성장시킨다. 내산화성막(301)으로는, 예를 들면, 실리콘질화막 등의 질화막이 있다.
다음으로, 소자영역들(50l 및 502)의 소자영역들에 필요한 게이트산화막이 형성되는 공정을 설명한다. 우선, 도 1c에 보인 것처럼, 반도체기판(100)에 포토리소그라피기술에 의해 소자영역(501)이 노출되는 레지스트(401)를 패터닝하여, 막두께가 두꺼운 게이트산화막이 형성될 만한 소자영역(501)의 활성영역 상의 내산화성막(301)을 제거하고, 그에 더하여, 얇은 산화막(201)을 1회째의 습식에칭을 하는 것에 의해 제거한다. 여기서, 소자영역(501)의 소자분리절연막(101)은 이 공정에서만 줄어들어, 소자분리절연막(101)에서부터 소자분리절연막(102)으로 된다.
다음으로, 도 2a에 보인 것처럼, 레지스트(401)를 벗겨내어, 제1게이트산화막을 형성한다. 이것에 의해, 소자영역(50l)의 실리콘기판(100) 상의 소자분리절연막들(102)에 끼어있는 활성영역 상에는 제1게이트산화막(202)이 형성된다. 이 때, 소자영역(502)은 내산화성막(301)으로 덮여 있기 때문에, 실리콘기판(100) 상의 얇은 산화막(201)의 막두께가 증가하는 일은 없다.
제1게이트산화막(202)을 형성한 후, 도 2b에 보인 것처럼, 소자영역(501)의 제1게이트산화막(202)을 보호하기 위해, 소자영역(502)이 노출된 레지스트(402)를 패터닝하고 그것을 마스크로 하여 소자영역(502)에 형성되어 있던 내산화성막(301)을 제거하고, 더 얇은 산화막(201)을 2회째의 습식에칭을 행하여 제거한다. 얇은 산화막(201) 부분은, 내산화성막(301)이 형성되기 때문에 제1게이트산화막의 형성 전후로 산화막은 성장하지 않아 막두께는 변화하지 않는다. 따라서, 2회째의 에칭에서 소자영역(502)의 실리콘기판(100)을 노출시키기 위해 제거된 막두께는, 1회째의 에칭에 의해 소자영역(501)의 활성영역의 실리콘기판(100)을 노출시키기 위해 에칭된 막두께와 동일하다. 이것에 의해, 소자영역(502)의 소자분리절연막(101)은 이 공정에서만 줄어들고, 소자분리절연막(101)에서 소자분리절연막(103)으로 되지만, 줄어드는 양은 소자분리절연막(101)에서 소자분리절연막(102)으로 줄어드는 양과 동일하다.
그 후, 도 2c에 보인 것처럼, 레지스트(402)를 벗겨내고, 제2게이트산화막을 형성한다. 이것에 의해, 소자영역(502)의 소자분리절연막들(103)에 끼어있는 활성영역의 실리콘기판(100) 상에 형성된 제2게이트산화막은, 저내압용의 막두께가 얇은 게이트산화막(203)이 된다. 또, 소자영역(501) 상의 소자분리절연막들(102)에 끼어있는 활성영역의 실리콘기판(100) 상에 형성되어 있던 산화막(202)이 제1게이트산화에 의해 더욱 보충의 산화를 받아, 막두께가 두꺼운 게이트산화막(204)이 된다. 이상의 공정들에 의해, 소자영역들(501 및 502)에 각각 필요한 막두께가 두꺼운 게이트산화막(204) 및 막두께가 얇은 게이트산화막(203)이 형성된다.
이와 같이, 복수개의 소자분리절연막들(101)과 얇은 산화막들(201)이 형성된 실리콘기판(100)에서, 내산화성막(301)의 형성, 2회의 에칭 및 2회의 게이트산화를 하는 공정에 의해, 소자영역들(501 및 502)의 소자분리절연막들(101)의 감소량은, 얇은 산화막들(201) 및 내산화성막들(301)을 제거하는 1공정 분의 에칭만으로 된다. 이것은, 내산화성막(301)이 산화에 견딜 수 있는 한 제1 및 제2 게이트산화막들의 막두께로서 어떠한 막두께를 선택해도 일정한 에칭이 된다. 예를 들면, 최초의 얇은 산화막(201)을 200Å 오버에칭을 80%로 하면, 소자분리절연막의 감소량은 소자영역들(501 및 502) 영역 모두 360Å이다. 도 2c에서는 편의상 소자영역들(501 및 502) 영역의 소자분리절연막을 각각 소자분리절연막들(102 및 103)로 나타내고 있지만, 소자분리절연막들(102 및 103)은 제조상의 흐트러짐을 제외하면 동일한 막두께를 가진다.
본 실시예에서는 2종류의 게이트산화막들을 형성하는 경우를 나타냈지만, 쉽사리 유추할 수 있는 것처럼, 3종류, 4종류로 게이트산화막의 종류가 늘어도, 가장 두꺼운 막두께의 게이트산화막을 필요로 하는 소자영역에서부터 순서대로, 그 소자영역 상의 활성영역의 실리콘기판(100)을 에칭에 의해 노출시킨 후 게이트산화막을 형성한다고 하는 공정을 반복해 간다면, 어느 소자영역의 활성영역에 있어서도 에칭으로 식각되는 것은 한번만으로 끝난다. 따라서, 게이트산화막의 막두께가 각기 다른 소자영역에서, 각각의 소자영역은, 최초에 형성되는 게이트산화막이 필요한 때까지는 내산화성이 있는 막으로 그 소자영역이 덮여 있기 때문에, 기판이 불필요하게 산화되지 않는다. 즉, 소자분리절연막이 에칭되는 량은 항상 최초에 형성되어 있는 기판을 보호하는 얇은 산화막 및 내산화성막이 에칭 제거되는 양만으로 된다.
이처럼, 본 실시예의 소자분리절연막을 갖는 반도체장치의 제조방법에 의하면, 막두께가 다른 복수개의 게이트산화막들을 동일 칩 내에 형성할 때, 산화막을 바꾸어 붙이는 것 등에 의한 소자분리절연막의 박막화를 회피하고, 소자분리누설을 방지할 수 있기 때문에 소자의 신뢰성이 향상된다.
또, 소자분리절연막이 감소하는 것에 의한 확산층과 소자분리절연막 경계의 단차를 줄일 수 있다.
더욱이, 확산층 표면의 전체 산화량이 적어지기 때문에, 표면 부근의 불순물농도를 안정되게 제어할 수 있다.
게다가, 확산층 표면이 에칭되는 양이 감소하기 때문에, 표면의 거칠기를 줄일 수 있다.
다음으로, 본 발명의 제2실시예에 관해서 설명한다. 도 3a 내지 3c 그리고 도 4a 및 4b는 본 실시예에 따른 소자분리절연막을 갖는 반도체장치의 제조방법을 공정순으로 보여주는 단면도이다. 도 3a는 실리콘기판(200) 상에 복수개의 소자분리산화막들(111)이 형성되어, 그 복수개의 소자분리산화막들(111)에 끼어있는 활성영역들 상에, 이온주입시의 기판보호를 위한 얇은 산화막들(211)이 형성된 상태를 보여주고 있다. 실리콘기판(200)은, 내고압소자를 위한 막두께가 두꺼운 게이트산화막을 필요로 하는 소자영역(511) 및 내저압소자를 위한 막두께가 얇은 게이트산화막을 필요로 하는 소자영역(512)을 갖는다.
다음으로, 소자영역(511) 및 소자영역(512)에 필요한 게이트산화막들을 만드는 공정을 설명한다. 우선, 도 3b에 보인 것처럼, 소자영역(511)이 노출되는 레지스트(411)를 소자영역(512)에 패터닝하고, 막두께가 두꺼운 게이트산화막을 형성할 필요가 있는 소자영역(511)의 활성영역의 막두께가 얇은 산화막(211)을 에칭 제거하는 것에 의해 실리콘기판(200)을 노출시킨다. 소자영역(511)의 소자분리산화막(111)은 이 공정에서만 감소하고, 소자분리산화막(111)에서부터 소자분리산화막(112)으로 된다.
다음에, 도 3c에 보인 것처럼, 레지스트(411)를 벗겨내고, 제1게이트산화막(212)을 형성한다. 이것에 의해 소자영역(5l1)의 소자분리산화막들(112)에 끼어있는 활성영역의 실리콘기판(200)에 게이트산화막(212)이 형성된다. 또, 소자영역(512)에서는 소자분리산화막들(111)에 끼어있는 활성영역의 실리콘기판(200)의 표면에 형성되어 있던 얇은 산화막(211)이 보충의 산화를 받아, 얇은 산화막(211)으로부터 산화막(213)으로 된다.
다음에, 도 4a에 보인 것처럼, 소자영역(51l)의 소자분리산화막들(112)에 끼어있는 활성영역의 실리콘기판(200)에 형성된 산화막(212)을 보호하고, 소자영역(512)의 활성영역의 실리콘기판(200)을 노출시키기 때문에, 소자영역(512)이 노출되는 레지스트(412)를 패터닝하고, 그것을 마스크로 하여 2회째의 에칭을 하는 것에 의해 산화막(213)이 제거된다. 이 산화막(213)이 형성되어 있는 활성영역이 제1게이트산화막의 형성 전후로 보충되는 산화막은, 미리 얇은 산화막(211)이 형성되어 있었기 때문에, 소자영역(511)의 활성영역의 반도체기판(200)에 형성된 산화막(212)과 비교하면, 그 성장이 억제된다. 따라서, 2회째의 에칭에서 소자영역(512)의 실리콘기판(200)을 노출시키기 위해 에칭해야 하는 산화막(213)의 막두께는, 산화막(211)에 산화막(212)을 더한 막두께 보다 작다. 또, 소자영역(512)의 소자분리산화막(111)은 이 공정에서만 감소하고, 소자분리산화막(111)에서부터 소자분리산화막(113)으로 되지만, 에칭되는 양은 종례예보다 줄어든다.
그 후, 도 4b에 보인 것처럼, 레지스트(412)를 벗겨내고, 제2게이트산화막을 형성한다. 이 때, 소자영역(512)의 소자분리산화막(113)에 끼어있는 활성영역의 실리콘기판(200) 상에, 막두께가 얇은 게이트산화막(215)이 형성된다. 또, 소자영역(511)의 소자분리산화막(112)에 끼어있는 활성영역의 실리콘기판(200)상에 형성되어 있던 산화막(212)은, 보충의 산화를 받아 막두께가 두꺼운 게이트산화막(214)이 형성된다. 이상의 공정에 의해, 소자영역들(511 및 512)에 각각 필요한 막두께가 두꺼운 게이트산화막(214) 및 얇은 게이트산화막(215)이 형성된다.
이와 같이, 복수개의 소자분리산화막들(111)과 얇은 산화막들(211)을 갖는 실리콘기판(200)에서는, 미리 형성되어 있는 얇은 산화막(211)을 보호막으로 하기 위해서, 2회의 게이트산화 및 2회의 에칭을 하는 공정에 의해, 소자영역들(511 및 512)의 소자분리산화막(111)의 감소량은, 각각 얇은 산화막(211), 얇은 산화막(211)에 보충하여 산화된 산화막(213)을 제거하는 1공정 분의 에칭만으로 된다.
본 실시예는, 제1실시예에 보인 질화막 같은 내산화성이 있는 막을 얇은 산화막(211) 상에 성장시키지 않는다. 따라서, 본 실시예의 소자영역(512)은, 뒤로부터 게이트산화막을 성장시키기 위해, 기판에 대해 여분의 산화를 하는 것이 된다. 그러나, 얇은 산화막에 대해 보충하는 산화의 형태로 되기 때문에, 기판이 산화되는 양은 노출되는 기판이 산화되는 종례예보다도 적게 된다. 이것은 즉, 게이트산화 전에 기판을 노출시키기 위한 에칭의 양이 적게 되는 것을 보여주고 있다. 본 실시예에서는, 제1실시예에 비교하여, 내산화성막을 에칭할 필요가 없기 때문에 에칭이 용이하게 되고, 또한 그 만큼 공정도 짧게 된다.
예를 들어, 막두께가 두꺼운 게이트산화막(214)이 440Å, 막두께가 얇은 게이트산화막(215)이 100Å의 경우를 고려한다. 이 때, 도 3c에서 해당 제1게이트산화막(212)으로서 기판에 약 400Å의 산화막을 형성할 필요가 있다. 소자영역(512)에는 얇은 산화막(211)(200Å)이 남아있기 때문에, 이 영역에 1회째의 게이트산화가 된 후 형성되어 있는 산화막(213)은 480Å이다. 따라서, 소자분리산화막(111)의 박막화가 문제가 되는 (512)영역에서, 2회째의 에칭에 의한 소자분리산화막(11)의 감소량은 오버에칭을 80%로 하여 864Å이 된다.
오버에칭을 전부 80%로 하여 이것과 비교하면, 종례예의 경우에는, 도 5b에 보인 것처럼, 제1게이트산화막을 형성하기 전에 얇은 산화막(221)(200Å)이 1회째의 에칭에 의해 제거되고 있다. 따라서, 이 시점에서 소자영역(522)의 소자분리산화막(121)은 360Å 감소한다(소자분리산화막(122)). 그리고, 도 5c에 보인 것처럼, 제1게이트산화막을 형성하는 것에 의해 소자영역(522)의 소자분리산화막들(122)에 끼어있는 실리콘기판(300) 상에는 400Å의 제1게이트산화막(222)이 형성된다. 따라서, 2회째의 에칭에 의해 감소하는 소자분리산화막(122)은 720Å로 된다(소자분리산화막(123)). 즉, 소자영역(522)의 실리콘기판(300)의 산화양은 합계 600Å이 되고, 막두께가 얇은 게이트산화막을 형성하는 영역에서는 소자분리산화막이 1080Å 감소하는 것으로 된다.
표 1은 종래예, 본 발명에 따른 제1실시예 및 제2실시예의 소자분리산화막의 감소량 및 추가 공정의 비교를 보여준다. 종래예와 비교하면 본 발명에 따른 각각의 실시예의 소자분리산화막의 감소량이 줄어들어, 박막화를 방지하는 것을 알 수 있다.
또, 소자분리산화막의 감소량은 이온주입시의 보호막을 200Å, 게이트산화막을 400Å 및 100Å의 2종류로 만든 경우로, 오버에칭을 80%로 한 경우의 값을 보여준다.
소자분리산화막감소량 패터닝공정수 그외의 추가공정수
종례예 1080Å 1회 0회
제1실시예 360Å 2회 질화에칭 2회
제2실시예 864Å 2회 0회
본 실시예와 같이, 얇은 산화막을 여분의 기판산화에 대한 보호막으로서 사용한 경우, 제1실시예와 같이 질화막과 같은 내산화성막을 형성한 경우와 비교하여, 산화에 대한 보호의 효과는 약해지는 반면, 산화에 대한 보호막을 성장시키는 공정을 추가할 필요가 없어진다. 또, 제1실시예의 도 1c 및 도 2b에 보인 공정에서, 복합막의 에칭을 할 필요가 없어지고 에칭이 용이하게 된다고 하는 이점도 있다.
상술한 바와 같이, 본 발명에 의하면, 막두께가 다른 복수개의 게이트산화막들을 동일 칩 내에 형성할 때, 얇은 산화막 또는 얇은 산화막 및 내산화성막을 기판산화에 대한 보호막으로서 사용하는 것에 의해, 기판 상에 불필요한 산화막을 형성하는 것을 막고, 산화막의 바꿔 붙이는 것 등에 의한 소자분리산화막의 박막화를 회피하고, 소자분리누설을 방지할 수 있다. 또, 소자분리산화막이 줄어드는 것에 의해 확산층과 소자분리산화막 경계의 단차를 줄일 수 있다. 더욱이, 확산층 표면 전체의 산화량이 적게 되는 것에 의해 표면 부근의 불순물농도를 안정하게 제어할 수 있다. 그에 더하여, 확산층 표면이 에칭되는 양이 줄기 때문에, 표면의 거칠기를 줄일 수 있다.

Claims (9)

  1. 복수개의 소자분리절연막들에 의해 복수개의 소자영역들이 구획되어 상기 소자영역들에 산화막들이 형성된 반도체기판의 전체표면에 내산화성막을 형성하는 공정;
    제1소자영역이 노출되는 제1레지스트막을 마스크로 하여 상기 산화막들 및 상기 내산화성막을 에칭 제거하는 공정;
    상기 반도체기판 상에 제1게이트산화막을 형성하는 공정;
    제2소자영역이 노출되는 제2레지스트막을 마스크로 하여 상기 산화막 및 상기 내산화성막을 에칭 제거하는 공정; 및
    상기 반도체기판 상에 제2게이트산화막을 형성하는 공정을 포함하는 소자분리절연막을 갖는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 내산화성막은 질화막인 소자분리절연막을 갖는 반도체장치의 제조방법.
  3. 복수개의 소자분리절연막들에 의해 복수개의 소자영역들이 구획되어 상기 소자영역들에 산화막들이 형성된 반도체기판의 표면상에 제1소자영역이 노출되는 제1레지스트막을 형성하고 제1레지스트막을 마스크로 하여 상기 산화막들을 에칭 제거하는 공정;
    상기 반도체기판 상에 제1게이트산화막을 형성하는 공정;
    제2소자영역이 노출되는 제2레지스트막을 마스크로 하여 상기 산화막들을 에칭 제거하는 공정; 및
    상기 반도체기판 상에 제2게이트산화막을 형성하는 공정을 포함하는 소자분리절연막을 갖는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 소자분리절연막은 LOCOS법에 의해 형성되는 소자분리절연막을 갖는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 소자분리절연막은 반도체기판의 표면에 형성된 구(溝)에 매립되어 형성되는 소자분리절연막을 갖는 반도체장치의 제조방법.
  6. 제3항 내지 제5항중 어느 한 항에 있어서, 상기 소자분리절연막은 실리콘산화막인 소자분리절연막을 갖는 반도체장치의 제조방법.
  7. 제2항에 있어서, 상기 소자분리절연막은 LOCOS법에 의해 형성되는 소자분리절연막을 갖는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 소자분리절연막은 반도체기판의 표면에 형성된 구에 매립되어 형성되는 소자분리절연막을 갖는 반도체장치의 제조방법.
  9. 제1항, 제2항, 제7항 및 제8항중 어느 한 항에 있어서, 상기 소자분리절연막은 실리콘산화막인 소자분리절연막을 갖는 반도체장치의 제조방법.
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