JPS5955035A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5955035A JPS5955035A JP57166212A JP16621282A JPS5955035A JP S5955035 A JPS5955035 A JP S5955035A JP 57166212 A JP57166212 A JP 57166212A JP 16621282 A JP16621282 A JP 16621282A JP S5955035 A JPS5955035 A JP S5955035A
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- single crystal
- type
- crystal layer
- substrate
- oxide films
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野コ
本発明は、絶縁膜によす素子間分離を行なう半導体装置
の製造方法に関する。
の製造方法に関する。
従来、半導体素子の分離法として、例えばＬＯＣＯ８法
（局部酸化法）を用いた半導体装置の製造方法が知らて
いる。ＬＯＣＯ８法は、素子分離用酸化膜の膜厚の１／
２に当る部分な局部酸化によりシリコン木板表面から下
を設けるものである。しがじながら、ＬＯＣＯ８法を市
い友半導体装置の製造によれば、熱鹸化時、耐酸花柱マ
スダとして用いられるシリコン窒化膜下に横方尚から酸
化が進行する。いわゆるバードビーク等を生ずる。その
結果、素子領域が両側で短くなり、素子の集積項が低下
するという欠点があづた。
（局部酸化法）を用いた半導体装置の製造方法が知らて
いる。ＬＯＣＯ８法は、素子分離用酸化膜の膜厚の１／
２に当る部分な局部酸化によりシリコン木板表面から下
を設けるものである。しがじながら、ＬＯＣＯ８法を市
い友半導体装置の製造によれば、熱鹸化時、耐酸花柱マ
スダとして用いられるシリコン窒化膜下に横方尚から酸
化が進行する。いわゆるバードビーク等を生ずる。その
結果、素子領域が両側で短くなり、素子の集積項が低下
するという欠点があづた。
どのようなεとから、最近多結晶シリコンを用いた選択
酸化法や酸化埋込法の素子分離法による半導体装−の製
造方法が提案されでζる。
酸化法や酸化埋込法の素子分離法による半導体装−の製
造方法が提案されでζる。
前耐選択酸化法は、耐酸化性絶縁膜例えばＳｉ３Ｎ４膜
が酸化されにくいことを利用して、Ｍ０Ｂ ＩＣ等の配
線部分（フィールド部分）に厚い絶縁膜憂形成すること
によって―子間分離を図ったものである。しかしながら
、迩択酸化法な用いた半導体装置の製簀方法によれば、
Ｓｉ８Ｎ４から竜るパターンをマスクとして深い位−に
おる基板に官ンプラを行なうためその作業が困難である
どともに、素手分離膜となる厚いＳｉＯ２膜の段差部が
急なため電極形成時に段切れの恐れがあった。
が酸化されにくいことを利用して、Ｍ０Ｂ ＩＣ等の配
線部分（フィールド部分）に厚い絶縁膜憂形成すること
によって―子間分離を図ったものである。しかしながら
、迩択酸化法な用いた半導体装置の製簀方法によれば、
Ｓｉ８Ｎ４から竜るパターンをマスクとして深い位−に
おる基板に官ンプラを行なうためその作業が困難である
どともに、素手分離膜となる厚いＳｉＯ２膜の段差部が
急なため電極形成時に段切れの恐れがあった。
前記酸化埋込法は、ＭＯＳ ＩＣ等の陵線部分（フィー
ルド部）に対応する基板を深さ方向に除去し、この除去
部分に酸化膜を埋め込むことによって素子間分離を図っ
たものである。しかしながら、酸化埋込法を用いた半導
体素子の製造方法によれば、Ａｌ等の金属ヤターンをマ
スクとしてＲＩＢ法により基板を選択的に除去するため
、金属ノターンと雰囲気ガスとが反応し、露出する基板
表面が汚染される恐れがあった。
ルド部）に対応する基板を深さ方向に除去し、この除去
部分に酸化膜を埋め込むことによって素子間分離を図っ
たものである。しかしながら、酸化埋込法を用いた半導
体素子の製造方法によれば、Ａｌ等の金属ヤターンをマ
スクとしてＲＩＢ法により基板を選択的に除去するため
、金属ノターンと雰囲気ガスとが反応し、露出する基板
表面が汚染される恐れがあった。
また、特にＣＭＯＳトランジスタでは、ラッチアップ、
ウェルの耐圧などの点からトレン−法が研究されている
。この方法は、基板及びこの基板上の第１の絶縁膜を数
ミクロンエツチングして溝を設けた後、この溝内に第２
の絶縁膜を埋め込むことによって素子間分離を図ったも
のである。しかしながら、トレンチ法を用いた半導体装
置の製造方法によれば、溝の作製条件が機械に依存して
形状がバラついたり、溝に第２の絶縁膜を埋め込むもの
が困難であったり、或いは溝に第２の絶縁膜−埋め込ん
だ後の熱過程において基板釦ストレスがかかったりする
欠点があった。
ウェルの耐圧などの点からトレン−法が研究されている
。この方法は、基板及びこの基板上の第１の絶縁膜を数
ミクロンエツチングして溝を設けた後、この溝内に第２
の絶縁膜を埋め込むことによって素子間分離を図ったも
のである。しかしながら、トレンチ法を用いた半導体装
置の製造方法によれば、溝の作製条件が機械に依存して
形状がバラついたり、溝に第２の絶縁膜を埋め込むもの
が困難であったり、或いは溝に第２の絶縁膜−埋め込ん
だ後の熱過程において基板釦ストレスがかかったりする
欠点があった。
本発明は上記事情に鑑みてなされたもので、バードビー
ク、電極の段切れ等の種々の欠点を改善した半導体装置
の製造方法を提供することを目的とするものである。
ク、電極の段切れ等の種々の欠点を改善した半導体装置
の製造方法を提供することを目的とするものである。
本発明は、半導体基板上に絶縁膜を形成しこれ−選択的
に除去した後、前記基板上に単結晶層を形成しかつ残存
する絶縁膜上に非単結晶層を形成し、更に非単結晶層が
単結晶層より酸化速度を速いことを利用して前記単結晶
層及び非単結晶層表面に酸化膜を形成し、しかる後前記
酸化瞑を除去することにより非単結晶層も除去すること
によって、自己整合的に素子領域を基板上の絶縁膜で分
！するとともに素子領域表面を絶縁膜表面と略同レベル
とし、もって素子間分離の容易化並びにバードビーク、
電極の断切れ等の阻止を図つ友ものである。
に除去した後、前記基板上に単結晶層を形成しかつ残存
する絶縁膜上に非単結晶層を形成し、更に非単結晶層が
単結晶層より酸化速度を速いことを利用して前記単結晶
層及び非単結晶層表面に酸化膜を形成し、しかる後前記
酸化瞑を除去することにより非単結晶層も除去すること
によって、自己整合的に素子領域を基板上の絶縁膜で分
！するとともに素子領域表面を絶縁膜表面と略同レベル
とし、もって素子間分離の容易化並びにバードビーク、
電極の断切れ等の阻止を図つ友ものである。
本発明をＣＭＯＳインバータに適用し次場合について第
１図（ａ）〜（ｈ）〜第３図に基づいて説明する。
１図（ａ）〜（ｈ）〜第３図に基づいて説明する。
（１）まず、第１図（ａ）図示の比抵抗６Ω・ｃｍのＰ
型シリコン基板１にボロンイオンを、加速電圧４０Ｋｅ
Ｖ、ドーズ量２Ｘ１０１２／ｃｍ２の条件下でイオン注
入してＰ−層２を形成した後、熱処理を施して全面に厚
さ３μｍのＳｉＯ２膜３を形成した（第１図（ｂ）図示
）。次いで、前記ＳｉＯ２膜３のうち素子形成予定部分
に対応する部分を写真蝕刻法により除去し、大きさが５
μｍ×１０μｍの開孔部４１、４２を設けた（第１図（
ｃ）及び第２図図示）。なお、第２図は第１図（Ｃ）の
平面図である。この後、前記基板１を所定の真空装置に
セットし、基板温度８００℃でＢ２Ｈ６とＳｉＨ４の混
合ガスを濃度分布を変えながら気相成長した。その結果
、第１図（ｄ）に示す如く開孔部４３，４２から露出す
るＰ一層２上に、厚さ１μｍ、濃度１Ｘ１０１９／ｃｍ
３のＰ＋型単結晶シリコン層５１．５２及び厚さ１．５
μｍ、濃度５Ｘ１０１７／ｃｍ２のＰ型巣結晶シリコン
層６１、６２が形成され、かっ残存ＳｉＯ２膜３′上に
非単結晶層としての多結晶シリコン層７が形成された。
型シリコン基板１にボロンイオンを、加速電圧４０Ｋｅ
Ｖ、ドーズ量２Ｘ１０１２／ｃｍ２の条件下でイオン注
入してＰ−層２を形成した後、熱処理を施して全面に厚
さ３μｍのＳｉＯ２膜３を形成した（第１図（ｂ）図示
）。次いで、前記ＳｉＯ２膜３のうち素子形成予定部分
に対応する部分を写真蝕刻法により除去し、大きさが５
μｍ×１０μｍの開孔部４１、４２を設けた（第１図（
ｃ）及び第２図図示）。なお、第２図は第１図（Ｃ）の
平面図である。この後、前記基板１を所定の真空装置に
セットし、基板温度８００℃でＢ２Ｈ６とＳｉＨ４の混
合ガスを濃度分布を変えながら気相成長した。その結果
、第１図（ｄ）に示す如く開孔部４３，４２から露出す
るＰ一層２上に、厚さ１μｍ、濃度１Ｘ１０１９／ｃｍ
３のＰ＋型単結晶シリコン層５１．５２及び厚さ１．５
μｍ、濃度５Ｘ１０１７／ｃｍ２のＰ型巣結晶シリコン
層６１、６２が形成され、かっ残存ＳｉＯ２膜３′上に
非単結晶層としての多結晶シリコン層７が形成された。
（鮎）次に、前記基板１を温度１０００℃で２時間燃焼
酸化した。その結果、多結晶シリコン層７が単結晶シリ
コン層６１、６２に対しその酸化速度が早い几め、多結
晶シリコン層７には厚さ１μｍの厚い熱酸化膜８が形成
され、単結晶シリコン層６１．６２上には薄い熱酸化膜
９，９が形成された（第１図（ｅ）図示）。つづいて、
基板１をＮＨ４Ｆ溶液に浸漬した、その結果、残存する
多結晶シリコン層７はその周囲の厚い熱酸化膜８ととも
に除去される（リフトオフ）とともに、薄い酸化膜９，
９及び残存ＳｉＯ２３′の表面の一部も除去されて表面
が平坦となり、単結晶シリコン層５１、６１、５２、６
２が残存ＳｉＯ２膜３′により分離された（第１図（ｆ
）図示）。
酸化した。その結果、多結晶シリコン層７が単結晶シリ
コン層６１、６２に対しその酸化速度が早い几め、多結
晶シリコン層７には厚さ１μｍの厚い熱酸化膜８が形成
され、単結晶シリコン層６１．６２上には薄い熱酸化膜
９，９が形成された（第１図（ｅ）図示）。つづいて、
基板１をＮＨ４Ｆ溶液に浸漬した、その結果、残存する
多結晶シリコン層７はその周囲の厚い熱酸化膜８ととも
に除去される（リフトオフ）とともに、薄い酸化膜９，
９及び残存ＳｉＯ２３′の表面の一部も除去されて表面
が平坦となり、単結晶シリコン層５１、６１、５２、６
２が残存ＳｉＯ２膜３′により分離された（第１図（ｆ
）図示）。
（ＩＩＩ）＆に、単結晶シリコン層６１にリンイオンを
加速電圧１５０ＫｅＶ、ドース量１Ｘ１０１２／ｃｍ２
の条件下でイオン注入した後、１０００℃、（Ｎ２＊Ｏ
２）雰囲気下で３時叩熱処雫を施してＮ−ウェル領域１
０を形成した。らづいて、Ｎ−ウェル領域１０及び単結
晶シリコシ層６２２表−にダート酸化膜となる厚さ５０
６λの薄い酸化膜１１１、１１２を形成した（第１図（
ｇ）要示）、次いで、常法により薄い酸化膜１１１、１
１２上に夫々ダート電極１２、１２を形成した後、Ｎ−
ウェル領域１０の表面にＰ型ソース、ドレイン領域１３
２、１４２を形成し、ひきつづきＰ型の単結晶層７２表
面にＮ型ソース、ドレイン領域１３２、１４２を形成し
、更に前記薄い酸化膜１１１，１１２を選択的に除去し
た後Ｐ型及びＮ型のソース嶺域１３１、１３２の共通の
取出し電極１５等を形成してＰＭＯＳ及びＮＭＯＳトラ
ンジスタからなる所望のＣＭＯＳインバータを旅成した
（第１図（ｈ）及び第３図図示）。なお、第３図は第１
歯（ｂ）図示の平面図であり、第３直中の１６はＶＤＤ
端子かつ１７はアース端≠を示す。
加速電圧１５０ＫｅＶ、ドース量１Ｘ１０１２／ｃｍ２
の条件下でイオン注入した後、１０００℃、（Ｎ２＊Ｏ
２）雰囲気下で３時叩熱処雫を施してＮ−ウェル領域１
０を形成した。らづいて、Ｎ−ウェル領域１０及び単結
晶シリコシ層６２２表−にダート酸化膜となる厚さ５０
６λの薄い酸化膜１１１、１１２を形成した（第１図（
ｇ）要示）、次いで、常法により薄い酸化膜１１１、１
１２上に夫々ダート電極１２、１２を形成した後、Ｎ−
ウェル領域１０の表面にＰ型ソース、ドレイン領域１３
２、１４２を形成し、ひきつづきＰ型の単結晶層７２表
面にＮ型ソース、ドレイン領域１３２、１４２を形成し
、更に前記薄い酸化膜１１１，１１２を選択的に除去し
た後Ｐ型及びＮ型のソース嶺域１３１、１３２の共通の
取出し電極１５等を形成してＰＭＯＳ及びＮＭＯＳトラ
ンジスタからなる所望のＣＭＯＳインバータを旅成した
（第１図（ｈ）及び第３図図示）。なお、第３図は第１
歯（ｂ）図示の平面図であり、第３直中の１６はＶＤＤ
端子かつ１７はアース端≠を示す。
しかして、前述した本発萌によれば、多結晶シリコン−
７が単結晶シリコン層６１、６２より酸化速度が速いこ
とを利用して多結晶シリフン層７表面に厚い熱酸化膜８
を形成しかつ単結晶シリコン層６１．６２表面に薄い熱
酸化膜９、９を形成した後、厚い熱酸化膜８を除去する
ことにより残存する多結晶しリコン層７を除去するため
、ＬＯＣＯＳ法の如くバードビークを生ずることもなく
容易にかつ自己整合的に残存ＳｉＯ２膜３′によって素
子量分離を行なうことができるとともに、単結晶シリコ
ン５１、６１、５２、６２からなる素子領域と残存Ｓｉ
Ｏ２膜３′の夫々の平面を同一レベルにするととができ
るため、従来の選択酸化法の如き電極の断切れを阻止で
きる。
７が単結晶シリコン層６１、６２より酸化速度が速いこ
とを利用して多結晶シリフン層７表面に厚い熱酸化膜８
を形成しかつ単結晶シリコン層６１．６２表面に薄い熱
酸化膜９、９を形成した後、厚い熱酸化膜８を除去する
ことにより残存する多結晶しリコン層７を除去するため
、ＬＯＣＯＳ法の如くバードビークを生ずることもなく
容易にかつ自己整合的に残存ＳｉＯ２膜３′によって素
子量分離を行なうことができるとともに、単結晶シリコ
ン５１、６１、５２、６２からなる素子領域と残存Ｓｉ
Ｏ２膜３′の夫々の平面を同一レベルにするととができ
るため、従来の選択酸化法の如き電極の断切れを阻止で
きる。
また、基板１の全面にがロンイオンを予めイオン注入し
Ｐ一層を形成すれば、残存ｓｉｏ２膜３′と基板１界面
にチャネルストツバを容易に形成し得る。
Ｐ一層を形成すれば、残存ｓｉｏ２膜３′と基板１界面
にチャネルストツバを容易に形成し得る。
更ニ、第１図（ｄ）に示す如く、Ｂ２Ｈ６とＳｉＨ４の
混會ガスを濃度分布を変えながら気稙成長させ、残存Ｓ
ｉＯ２棟３′で囲まれた基板１の表面にＰ＋全単結晶シ
リコン層５１、５２、Ｐ型単結晶シリコン層６１、６２
を順次形成し、一方のＰ型車結晶シリコレ層６１ｌにＮ
−ウェル領域１０を形成すれば、該ウェル領域１０での
ＰＮ情含や空乏層の拡がりな前記Ｐ＋型型車晶シリコン
層５１により抑制でき、Ｎ−ウェル領域１０め鹸圧を向
上できる。また、隣り合うＮ−ウェル領域１０のＰ＋型
ンース領域１３２とＰ型車結晶シリコン層６２のＮ＋型
領域１３２とは互に残存ＳｉＯ２膜３′の膜厚の２倍程
度の距離で離間できるため、前記Ｐ＋型ソース領域１３
１．Ｎ−ウェル領域１０、Ｐ型率結晶シリコン層６２（
Ｐ型のシリコン基板１）及びＮ＋型ンース領域１３２か
らなるＰＮＰＮのティリスタ構造によるラッテアッノを
抑制できる。
混會ガスを濃度分布を変えながら気稙成長させ、残存Ｓ
ｉＯ２棟３′で囲まれた基板１の表面にＰ＋全単結晶シ
リコン層５１、５２、Ｐ型単結晶シリコン層６１、６２
を順次形成し、一方のＰ型車結晶シリコレ層６１ｌにＮ
−ウェル領域１０を形成すれば、該ウェル領域１０での
ＰＮ情含や空乏層の拡がりな前記Ｐ＋型型車晶シリコン
層５１により抑制でき、Ｎ−ウェル領域１０め鹸圧を向
上できる。また、隣り合うＮ−ウェル領域１０のＰ＋型
ンース領域１３２とＰ型車結晶シリコン層６２のＮ＋型
領域１３２とは互に残存ＳｉＯ２膜３′の膜厚の２倍程
度の距離で離間できるため、前記Ｐ＋型ソース領域１３
１．Ｎ−ウェル領域１０、Ｐ型率結晶シリコン層６２（
Ｐ型のシリコン基板１）及びＮ＋型ンース領域１３２か
らなるＰＮＰＮのティリスタ構造によるラッテアッノを
抑制できる。
勿論、酸化埋込法の如＜ＲＩＥ法により基板１表面を除
去することもない次め、それに伴う基板−面の汚染もな
いし、またトレンデ法の如＜＃形成することもないため
溝埋め作業の困難性もない。
去することもない次め、それに伴う基板−面の汚染もな
いし、またトレンデ法の如＜＃形成することもないため
溝埋め作業の困難性もない。
なお上記実施例では、残存ＳｉＯ２膜上に非単結午膚と
して多結晶シリコン層を形成したが、これに限らず、非
晶質シリコン層を形成してもよい。
して多結晶シリコン層を形成したが、これに限らず、非
晶質シリコン層を形成してもよい。
また、上記実施例では、ＣＭＯＳインバータ←適用した
場合について述べたが、これに限らない。例えば、Ｎチ
ャネルＭＯＳトランジスタやみな大集−化したＭＯＳＬ
ＳＩでもよい。
場合について述べたが、これに限らない。例えば、Ｎチ
ャネルＭＯＳトランジスタやみな大集−化したＭＯＳＬ
ＳＩでもよい。
以上詳述した如く本発萌によれば．バードビ−ク、電極
の段切扛等の種々な従来の素子分離法に基づく欠点を解
消して自己整合的罠微細に素子間分離を行なえる等顕著
な効果を有する半導体装置の僻造方法を提供下きるもの
である。
の段切扛等の種々な従来の素子分離法に基づく欠点を解
消して自己整合的罠微細に素子間分離を行なえる等顕著
な効果を有する半導体装置の僻造方法を提供下きるもの
である。
第１図（ａ）−（ｈ）は本発明をＣＭＯＳ否インバータ
に適用した場合の装填方法を工程順に示ア断面図、第２
図は第１図（Ｃ）の平面図、第３図は第１図（ｈ）の平
面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ−層、３・・・
ＳｉＯ２膜、３′・・・残存ＳｉＯ２膜、４１、４２・
・・開孔部、５１、５２、６１、６２・・・単結晶シリ
コン層、７・・・多結晶シリコン層、８、９・・・熱酸
化膜、１０・・・Ｎ−ウェル領域、１１１，１１２・・
・薄い酸化膜、１２・・・電極、１３１、１３２・・・
ソース領域、１４１．１４２・・・ドイイン領域、１５
・・・取出し電極。 出願人代理人 弁理士 鈴江武彦
に適用した場合の装填方法を工程順に示ア断面図、第２
図は第１図（Ｃ）の平面図、第３図は第１図（ｈ）の平
面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ−層、３・・・
ＳｉＯ２膜、３′・・・残存ＳｉＯ２膜、４１、４２・
・・開孔部、５１、５２、６１、６２・・・単結晶シリ
コン層、７・・・多結晶シリコン層、８、９・・・熱酸
化膜、１０・・・Ｎ−ウェル領域、１１１，１１２・・
・薄い酸化膜、１２・・・電極、１３１、１３２・・・
ソース領域、１４１．１４２・・・ドイイン領域、１５
・・・取出し電極。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 半導体基板上は絶縁膜な形成し、これを選択的に除去す
る工程と、前記基板上に単結晶層を形成するとともに残
存す為絶縁膜上に非単結晶層を形成す右工程と、前記非
単結晶層表面に酸化膜を形成する工程と、前記酸化膜及
び非単結晶層を除去する工程を具備するととを特徴とす
為半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166212A JPS5955035A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166212A JPS5955035A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955035A true JPS5955035A (ja) | 1984-03-29 |
Family
ID=15827175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166212A Pending JPS5955035A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929566A (en) * | 1989-07-06 | 1990-05-29 | Harris Corporation | Method of making dielectrically isolated integrated circuits using oxygen implantation and expitaxial growth |
-
1982
- 1982-09-24 JP JP57166212A patent/JPS5955035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929566A (en) * | 1989-07-06 | 1990-05-29 | Harris Corporation | Method of making dielectrically isolated integrated circuits using oxygen implantation and expitaxial growth |
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