CN105225959B - 沟槽型功率器件的制造方法和沟槽型功率器件 - Google Patents
沟槽型功率器件的制造方法和沟槽型功率器件 Download PDFInfo
- Publication number
- CN105225959B CN105225959B CN201410311145.3A CN201410311145A CN105225959B CN 105225959 B CN105225959 B CN 105225959B CN 201410311145 A CN201410311145 A CN 201410311145A CN 105225959 B CN105225959 B CN 105225959B
- Authority
- CN
- China
- Prior art keywords
- layer
- epitaxial layer
- power device
- epitaxial
- type power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供了一种沟槽型功率器件的制造方法，包括：生长步骤，在衬底的上方生长多层外延层。生长步骤具体包括：在衬底的上方生长第一层外延层；在所述第一层外延层的上方生长第二层外延层；在所述第二层外延层的上方生长第三层外延层；以及所述制造方法还包括：在所述第三外延层注入P型掺杂杂质和N型掺杂杂质，形成P型体区和N型源区，以得到外延片；对所述外延片进行刻蚀，形成沟槽。相应地，本发明还提出了一种沟槽型功率器件。通过本发明的技术方案，可以通过提高外延层的掺杂浓度来提高击穿电压，同时，降低了导通电阻，提高了器件性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种沟槽型功率器件的制造方法和一种沟槽型功率器件。
背景技术
沟槽型功率器件的用途非常广泛，其漏源两极分别位于器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积内的导通电阻也较小。对于功率器件来说，有两个极为重要的参数，一个是导通电阻，另一个是击穿电压，对应用而言，导通电阻应当尽可能的小，而击穿电压越高越好。
目前常用N型沟道VDMOS使用N型衬底单层N型外延的硅晶片，经过一系列工艺流程后制成功率器件，其中，形成的硅晶片如图1所示，包括一层N型衬底和一层N型外延层，最终制成的器件的剖面图如图2所示，其中，制作该期间的工艺流程如图3所示，包括：步骤302，生长场氧化层，定义有源区；步骤304，定义沟槽刻蚀区，刻蚀形成沟槽；步骤306，生长牺牲氧化层，去除牺牲氧化层，形成栅氧化层；步骤308，制备多晶硅层，刻蚀多晶硅层；步骤310，P型体区注入和退火；步骤312，源区注入区域定义，源区注入，退火；步骤314，制备介质层；步骤316，定义接触孔区域，刻蚀，注入，退火；步骤318，金属化，钝化。
现有的沟槽型功率器件为了承受高电压，往往需要在衬底上方添加很厚的低掺杂外延层，通过增加外延层厚度来提高击穿电压，但是，这样做的同时却提高了导通电阻，不利于降低器件导通时的功率损耗，这两个参数很难同时进行优化。
因此，如何在提高击穿电压的同时降低沟槽型功率器件的导通电阻，成为目前亟待解决的问题。
发明内容
本发明正是基于上述问题，提出了一种新的技术方案，可以在提高击穿电压的同时降低沟槽型功率器件的导通电阻，以降低器件导通时的功率损耗。
有鉴于此，本发明提出了一种沟槽型功率器件的制造方法，包括：生长步骤，在衬底的上方生长多层外延层。
在该技术方案中，对于沟槽型功率器件而言，击穿电压和电势分布密切相关，通过在衬底的上方引入多层外延层，使沟槽底部附近的电势分布更加均匀，降低了局部峰值电场，提高了击穿电压。
在上述技术方案中，优选地，所述生长步骤具体包括：在衬底的上方生长第一层外延层；在所述第一层外延层的上方生长第二层外延层；在所述第二层外延层的上方生长第三层外延层；在所述第三外延层注入P型掺杂杂质和N型掺杂杂质，形成P型体区和N型源区，以得到外延片；对所述外延片进行刻蚀，形成沟槽。
在该技术方案中，由沟槽区域流出的电流在进入外延层区域后以发散的方式向衬底区域扩展，在第一层外延层之上的第二层外延层的顶端引入浓度相对较高的第三层外延层后，电流在整个外延层区域的分布更加均匀，发散角度更大，从而降低了器件的导通电阻。同时，这也使沟槽底部附近的电势分布更加均匀，降低了局部峰值电场，提高了击穿电压。此外，P型体区和外延区形成的PN结处的外延层浓度越大，则PN结处的击穿电压也越大，在外延层顶端引入浓度相对较高的外延层后，有利于提高器件整体的击穿电压。
在上述技术方案中，优选地，所述衬底和所述多层外延层的材料均为硅。
在该技术方案中，采用了三层外延结构的硅晶片，硅的化学性质非常稳定，在常温下，除氟化氢以外，很难与其他物质发生反应。
在上述技术方案中，优选地，所述第一层外延层和所述第三层外延层的杂质浓度大于所述第二层外延层的杂质浓度。
在上述技术方案中，优选地，所述第一层外延层和所述第三层外延层的厚度小于所述第二层外延层的厚度。
在该技术方案中，通过将第一层外延层和第三层外延层的杂质浓度设置为高于第二层外延层，以及将第一层外延层和第三层外延层的厚度设置为小于第二层外延层的厚度，有效降低了电流通过第一层外延层和第三层外延层的导通电阻，降低了器件导通时的功率损耗，同时，因为杂质浓度较低以及厚度较大的第二层外延层的存在，器件的击穿电压并没有下降，因此，在提高击穿电压的同时降低沟槽型功率器件的导通电阻。
在上述技术方案中，优选地，所述多层外延层的掺杂杂质为N型。
在该技术方案中，主要是针对N型沟槽型功率器件，因此多层外延层的掺杂杂质为N型。
在上述技术方案中，优选地，所述多层外延层的掺杂杂质的浓度均小于所述衬底的掺杂杂质浓度。
在该技术方案中，外延层的掺杂杂质的浓度比衬底的掺杂杂质浓度小，使得其击穿电压比衬底要大，通过外延层有效地保护了衬底。
在上述技术方案中，优选地，所述沟槽底部达到所述第三层外延层内，并且不与所述第二层外延层接触。
在该技术方案中，沟槽底部不能与第二层外延层接触，如果接触到第二层外延层，则使第三层外延层被穿透，导致击穿电压降低，影响器件性能。
在上述技术方案中，优选地，所述沟槽采用干法刻蚀形成。
在该技术方案中，干法刻蚀的刻蚀速率比湿法刻蚀更为均匀，同时，使用干法刻蚀可以严格控制加工过程，获得极其精确的刻蚀结果，尤其可以非常好地控制侧壁剖面过程，提高了刻蚀的精确性。
根据本发明的另一方面，还提供了一种沟槽型功率器件，所述沟槽型功率器件由如上述技术方案中任一项所述的沟槽型功率器件的制造方法制作而成。
通过以上技术方案，可以在提高击穿电压的同时降低沟槽型功率器件的导通电阻，以降低器件导通时的功率损耗，提高器件性能。
附图说明
图1示出了相关技术中沟槽型功率器件的硅晶片的结构示意图；
图2示出了相关技术中沟槽型功率器件的剖面示意图；
图3示出了相关技术中沟槽型功率器件的工艺流程图；
图4示出了根据本发明的实施例的沟槽型功率器件的制作流程图；
图5示出了根据本发明的实施例的沟槽型功率器件采用的硅晶片的剖面示意图；
图6示出了根据本发明的实施例的沟槽型功率器件的剖面示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图4示出了根据本发明的实施例的沟槽型功率器件的制作流程图。
如图4所示，根据本发明的实施例的沟槽型功率器件的制作流程包括以下步骤：
步骤402，在衬底的上方生长第一层外延层；
步骤404，在第一层外延层的上方生长第二层外延层；
步骤406，在第二层外延层的上方生长第三层外延层；
步骤408，在第三外延层注入P型掺杂杂质和N型掺杂杂质，形成P型体区和N型源区，以得到外延片；
步骤410，对外延片进行刻蚀，形成沟槽。
在该技术方案中，由沟槽区域流出的电流在进入外延层区域后以发散的方式向衬底区域扩展，在第一层外延层之上的第二层外延层的顶端引入浓度相对较高的第三层外延层后，电流在整个外延层区域的分布更加均匀，发散角度更大，从而降低了器件的导通电阻。同时，这也使沟槽底部附近的电势分布更加均匀，降低了局部峰值电场，提高了击穿电压。此外，P型体区和外延区形成的PN结处的外延层浓度越大，则PN结处的击穿电压也越大，在外延层顶端引入浓度相对较高的外延层后，有利于提高器件整体的击穿电压。
在上述技术方案中，优选地，衬底，第一层外延层、第二层外延层和第三层外延层所述多层外延层的材料均为硅。
在该技术方案中，采用了三层外延结构的硅晶片，硅的化学性质非常稳定，在常温下，除氟化氢以外，很难与其他物质发生反应。
在上述技术方案中，优选地，第一层外延层和第三层外延层的杂质浓度大于第二层外延层的杂质浓度。
在上述技术方案中，优选地，第一层外延层和第三层外延层的厚度小于第二层外延层的厚度。
在该技术方案中，通过将第一层外延层和第三层外延层的杂质浓度设置为高于第二层外延层，以及将第一层外延层和第三层外延层的厚度设置为小于第二层外延层的厚度，有效降低了电流通过第一层外延层和第三层外延层的导通电阻，降低了器件导通时的功率损耗，同时，因为杂质浓度较低以及厚度较大的第二层外延层的存在，器件的击穿电压并没有下降，因此，在提高击穿电压的同时降低沟槽型功率器件的导通电阻。
在上述技术方案中，优选地，第一层外延层、第二层外延层和第三层外延层的掺杂杂质为N型。
在该技术方案中，主要是针对N型沟槽型功率器件，因此多层外延层的掺杂杂质为N型。
在上述技术方案中，优选地，第一层外延层、第二层外延层和第三层外延层的掺杂杂质的浓度均小于所述衬底的掺杂杂质浓度。
在该技术方案中，外延层的掺杂杂质的浓度比衬底的掺杂杂质浓度小，使得其击穿电压比衬底要大，通过外延层有效地保护了衬底。
在上述技术方案中，优选地，沟槽底部达到所述第三层外延层内，并且不与第二层外延层接触。
在该技术方案中，沟槽底部不能与第二层外延层接触，如果接触到第二层外延层，则使第三层外延层被穿透，导致击穿电压降低，影响器件性能。
在上述技术方案中，优选地，沟槽采用干法刻蚀形成。
在该技术方案中，干法刻蚀的刻蚀速率比湿法刻蚀更为均匀，同时，使用干法刻蚀可以严格控制加工过程，获得极其精确的刻蚀结果，尤其可以非常好地控制侧壁剖面过程，提高了刻蚀的精确性。
图5示出了根据本发明的实施例的沟槽型功率器件采用的硅晶片的剖面示意图。
如图5所示，根据本发明的实施例的沟槽型功率器件采用的硅晶片500，包括：衬底502，在衬底502的上方生长的多层外延层：第一层外延层504、第二层外延层506和第三层外延层508。
在该技术方案中，对于沟槽型功率器件而言，击穿电压和电势分布密切相关，通过在衬底502的上方引入第一层外延层504、第二层外延层506和第三层外延层508，使沟槽底部附近的电势分布更加均匀，降低了局部峰值电场，提高了击穿电压。
在上述技术方案中，优选地，衬底502、第一层外延层504、第二层外延层506和第三层外延层508的材料均为硅。
在该技术方案中，采用了三层外延结构的硅晶片，硅的化学性质非常稳定，在常温下，除氟化氢以外，很难与其他物质发生反应。
在上述技术方案中，优选地，第一层外延层504和第三层外延层508的杂质浓度大于所第二层外延层506的杂质浓度。
在上述技术方案中，优选地，第一层外延层504和第三层外延层508的厚度小于第二层外延层506的厚度。
在该技术方案中，通过将第一层外延层504和第三层外延层508的杂质浓度设置为高于第二层外延层506，以及将第一层外延层504和第三层外延层508的厚度设置为小于第二层外延层506的厚度，有效降低了电流通过第一层外延层504和第三层外延层508的导通电阻，降低了器件导通时的功率损耗，同时，因为杂质浓度较低以及厚度较大的第二层外延层506的存在，器件的击穿电压并没有下降，因此，在提高击穿电压的同时降低沟槽型功率器件的导通电阻。
在上述技术方案中，优选地，第一层外延层504、第二层外延层506和第三层外延层508的掺杂杂质为N型。
在该技术方案中，主要是针对N型沟槽型功率器件，因此第一层外延层504、第二层外延层506和第三层外延层508的掺杂杂质为N型。
在上述技术方案中，优选地，第一层外延层504、第二层外延层506和第三层外延层508的掺杂杂质的浓度均小于衬底502的掺杂杂质浓度。
在该技术方案中，外延层的掺杂杂质的浓度比衬底502的掺杂杂质浓度小，使得其击穿电压比衬底502要大，通过外延层有效地保护了衬底。
图6示出了根据本发明的实施例的沟槽型功率器件的剖面示意图。
如图6所示，根据本发明的实施例的沟槽型功率器件600，包括：衬底602，在衬底602的上方生长的多层外延层：第一层外延层604、第二层外延层606和第三层外延层608，P型体区610，N型源区612以及栅极614。
在该技术方案中，对于沟槽型功率器件而言，击穿电压和电势分布密切相关，通过在衬底602的上方引入第一层外延层604、第二层外延层606和第三层外延层608，使沟槽底部附近的电势分布更加均匀，降低了局部峰值电场，提高了击穿电压。
在上述技术方案中，优选地，生长步骤具体包括：在衬底602的上方生长第一层外延层604；在第一层外延层604的上方生长第二层外延层606；在第二层外延层606的上方生长第三层外延层608；在第三层外延层608注入P型掺杂杂质和N型掺杂杂质，形成P型体区610和N型源区612，以得到外延片；对外延片进行刻蚀，形成沟槽614。
在该技术方案中，由沟槽区域流出的电流在进入外延层区域后以发散的方式向衬底区域扩展，在第一层外延层604之上的第二层外延层606的顶端引入浓度相对较高的第三层外延层608后，电流在整个外延层区域的分布更加均匀，发散角度更大，从而降低了器件的导通电阻。同时，这也使沟槽614底部附近的电势分布更加均匀，降低了局部峰值电场，提高了击穿电压。此外，P型体区610和外延区形成的PN结处的外延层浓度越大，则PN结处的击穿电压也越大，在外延层顶端引入浓度相对较高的外延层后，有利于提高器件整体的击穿电压。
在上述技术方案中，优选地，衬底602和第一层外延层604、第二层外延层606和第三层外延层608的材料均为硅。
在该技术方案中，采用了三层外延结构的硅晶片，硅的化学性质非常稳定，在常温下，除氟化氢以外，很难与其他物质发生反应。
在上述技术方案中，优选地，第一层外延层604和第三层外延层608的杂质浓度大于第二层外延层606的杂质浓度。
在上述技术方案中，优选地，第一层外延层604和第三层外延层608的厚度小于第二层外延层606的厚度。
在该技术方案中，通过将第一层外延层604和第三层外延层608的杂质浓度设置为高于第二层外延层606，以及将第一层外延层604和第三层外延层608的厚度设置为小于第二层外延层606的厚度，有效降低了电流通过第一层外延层604和第三层外延层606的导通电阻，降低了器件导通时的功率损耗，同时，因为杂质浓度较低以及厚度较大的第二层外延层606的存在，器件的击穿电压并没有下降，因此，在提高击穿电压的同时降低沟槽型功率器件的导通电阻。
在上述技术方案中，优选地，第一层外延层604、第二层外延层606和第三层外延层608的掺杂杂质为N型。
在该技术方案中，主要是针对N型沟槽型功率器件，因此多层外延层的掺杂杂质为N型。
在上述技术方案中，优选地，第一层外延层604、第二层外延层606和第三层外延层608的掺杂杂质的浓度均小于衬底602的掺杂杂质浓度。
在该技术方案中，外延层的掺杂杂质的浓度比衬底602的掺杂杂质浓度小，使得其击穿电压比衬底602要大，通过外延层有效地保护了衬底602。
在上述技术方案中，优选地，沟槽614底部达到第三层外延层608内，并且不与第二层外延层606接触。
在该技术方案中，沟槽615底部不能与第二层外延层606接触，如果接触到第二层外延层606，则使第三层外延层608被穿透，导致击穿电压降低，影响器件性能。
在上述技术方案中，优选地，所述沟槽614采用干法刻蚀形成。
在该技术方案中，干法刻蚀的刻蚀速率比湿法刻蚀更为均匀，同时，使用干法刻蚀可以严格控制加工过程，获得极其精确的刻蚀结果，尤其可以非常好地控制侧壁剖面过程，提高了刻蚀的精确性。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，可以解决导通电阻和击穿电压无法同时优化的问题，在提高击穿电压的同时降低沟槽型功率器件的导通电阻，以降低器件导通时的功率损耗。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种沟槽型功率器件的制造方法，其特征在于，包括：
生长步骤，在衬底的上方生长多层外延层；
所述生长步骤具体包括：
在衬底的上方生长第一层外延层；
在所述第一层外延层的上方生长第二层外延层；
在所述第二层外延层的上方生长第三层外延层；以及
所述制造方法还包括：
在所述第三层外延层注入P型掺杂杂质和N型掺杂杂质，形成P型体区和N型源区，以得到外延片；
对所述外延片进行刻蚀，形成沟槽；
所述沟槽底部达到所述第三层外延层内，并且不与所述第二层外延层接触；
所述第一层外延层和所述第三层外延层的杂质浓度大于所述第二层外延层的杂质浓度；
所述第一层外延层和所述第三层外延层的厚度小于所述第二层外延层的厚度。
2.根据权利要求1所述的沟槽型功率器件的制造方法，其特征在于，所述衬底和所述多层外延层的材料均为硅。
3.根据权利要求1所述的沟槽型功率器件的制造方法，其特征在于，所述多层外延层的掺杂杂质为N型。
4.根据权利要求1所述的沟槽型功率器件的制造方法，其特征在于，所述多层外延层的掺杂杂质的浓度均小于所述衬底的掺杂杂质浓度。
5.根据权利要求1至4中任一项所述的沟槽型功率器件的制造方法，其特征在于，所述沟槽采用干法刻蚀形成。
6.一种沟槽型功率器件，其特征在于，所述沟槽型功率器件由如权利要求1至5中任一项所述的沟槽型功率器件的制造方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410311145.3A CN105225959B (zh) | 2014-07-01 | 2014-07-01 | 沟槽型功率器件的制造方法和沟槽型功率器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410311145.3A CN105225959B (zh) | 2014-07-01 | 2014-07-01 | 沟槽型功率器件的制造方法和沟槽型功率器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105225959A CN105225959A (zh) | 2016-01-06 |
| CN105225959B true CN105225959B (zh) | 2019-06-11 |
Family
ID=54994836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410311145.3A Active CN105225959B (zh) | 2014-07-01 | 2014-07-01 | 沟槽型功率器件的制造方法和沟槽型功率器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105225959B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022123A (zh) * | 2011-09-21 | 2013-04-03 | 上海华虹Nec电子有限公司 | 超级结半导体器件及其制造方法 |
| CN103094116A (zh) * | 2011-11-01 | 2013-05-08 | 上海华虹Nec电子有限公司 | 制作沟槽mos的工艺方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5298488B2 (ja) * | 2007-09-28 | 2013-09-25 | 富士電機株式会社 | 半導体装置 |
| US20090236680A1 (en) * | 2008-03-20 | 2009-09-24 | Infineon Technologies Austria Ag | Semiconductor device with a semiconductor body and method for its production |
-
2014
- 2014-07-01 CN CN201410311145.3A patent/CN105225959B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022123A (zh) * | 2011-09-21 | 2013-04-03 | 上海华虹Nec电子有限公司 | 超级结半导体器件及其制造方法 |
| CN103094116A (zh) * | 2011-11-01 | 2013-05-08 | 上海华虹Nec电子有限公司 | 制作沟槽mos的工艺方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105225959A (zh) | 2016-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2018186270A (ja) | トレンチ下部にオフセットを有するＳｉＣ半導体デバイス | |
| CN104716177B (zh) | 一种改善漏电的射频ldmos器件的制造方法 | |
| CN102044563A (zh) | Ldmos器件及其制造方法 | |
| CN103367157B (zh) | 一种超结mosfet的制备方法 | |
| CN102013394A (zh) | 一种形成沟槽式mosfet沟槽底部厚氧的方法 | |
| CN107221561A (zh) | 一种叠层电场调制高压mosfet结构及其制作方法 | |
| CN106449744B (zh) | 一种具有栅极内嵌二极管的沟槽栅igbt及其制备方法 | |
| CN104810287B (zh) | 双扩散金属氧化物晶体管制作方法及晶体管器件 | |
| CN104851915A (zh) | 槽栅型化合物半导体功率vdmos器件及提高其击穿电压的方法 | |
| CN104409334A (zh) | 一种超结器件的制备方法 | |
| CN113594255A (zh) | 沟槽型mosfet器件及其制备方法 | |
| CN203312299U (zh) | 一种超势垒整流器件 | |
| CN104952929A (zh) | 一种碳化硅vdmos器件及其制作方法 | |
| CN209626223U (zh) | 一种低功耗屏蔽栅型半导体功率器件 | |
| CN105225959B (zh) | 沟槽型功率器件的制造方法和沟槽型功率器件 | |
| CN109461769A (zh) | 一种沟槽栅igbt器件结构及其制作方法 | |
| CN105448722B (zh) | 一种超结半导体场效应管的制作方法及半导体装置 | |
| CN105826195A (zh) | 一种超结功率器件及其制作方法 | |
| CN109244126A (zh) | 一种绝缘栅双极晶体管及其制作方法 | |
| CN104779164A (zh) | 一种提高沟槽型vdmos栅氧层击穿电压的方法 | |
| CN209029387U (zh) | 一种超低功耗半导体功率器件 | |
| CN106098780A (zh) | 集成温度传感器的碳化硅vdmos器件及其制作方法 | |
| CN106298946A (zh) | 一种降低低压Trench DMOS导通电阻的制造方法 | |
| CN103811545A (zh) | 一种改善扩散区域形貌的功率器件及其制造方法 | |
| CN205488139U (zh) | 沟槽栅超结mosfet器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220719 Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. Address before: 100871, Beijing, Haidian District Cheng Fu Road 298, founder building, 9 floor Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd. Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. |
|
| TR01 | Transfer of patent right |