CN109244126A - 一种绝缘栅双极晶体管及其制作方法 - Google Patents
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Abstract
本发明提供了一种绝缘栅双极晶体管及其制作方法，所述绝缘栅双极晶体管包括：衬底；缓冲层，形成于所述衬底上；外延层，形成于所述缓冲层上；结型场效应结构JFET区，形成于所述外延层内，JFET区的宽度为2.5～12μm；CJI掺杂区，形成于所述JFET区中，且所述掺杂区位于栅介质层的厚度拐点处；第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种绝缘栅双极晶体管及其制作方法。
背景技术
第三代半导体材料碳化硅(SiC)，具有禁带宽度大，临界击穿场强高、热导率和电子饱和速率高等优点，非常适合制作高压、高温、高频、大功率半导体器件。
在碳化硅绝缘栅双极晶体管设计和制备中，存在诸多挑战，栅介质层的耐压及可靠性，器件的击穿电压，正向导通压降，及动态特性等都是需要关注的，但是现有技术中无法在保证器件击穿电压的同时，确保可以降低器件的正向导通压降及反馈电容，以及提高栅介质层的耐压及可靠性。
发明内容
针对现有技术存在的问题，本发明实施例提供了一种绝缘栅双极晶体管及其制作方法，用于解决现有技术中的绝缘栅双晶体管无法同时保证器件击穿电压、器件的正向导通压降、反馈电容以及栅介质层的耐压性及可靠性的技术问题。
本发明提供一种绝缘栅双极晶体管，所述绝缘栅双极晶体管包括：
衬底；
缓冲层，形成于所述衬底上；
外延层，形成于所述缓冲层上；
结型场效应结构(JFET，Junction Field-Effect)区，形成于所述外延层内，所述JFET区的宽度为2.5～12μm；
中心JFET注入(CJI，Central JFET Implant)掺杂区，形成于所述JFET区中，且所述掺杂区位于栅介质层的厚度拐点处；
第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm；所述栅介质层包括所述第一栅介质层。
上述方案中，所述CJI掺杂区的数量与栅介质层的厚度拐点数量一致，所述栅介质层包括所述第一栅介质层。
上述方案中，所述绝缘栅双极晶体管还包括：
基区Base区，形成于所述外延层内；
源区，形成于所述外延层内，所述源区位于所述Base区上方；
源极欧姆接触区，形成于所述外延层内，所述源极欧姆接触区位于所述源区的一侧；
第二栅介质层，形成于所述外延层上，所述第二栅介质层位于所述第一栅介质层的两侧；
栅极，形成于所述外延层上，并位于第一栅介质层及所述第二栅介质层上；
源极，形成于所述外延层上，所述源极分别与所述源极欧姆接触区及源区相连。
上述方案中，所述CJI掺杂区与Base区之间留有预设的距离。
上述方案中，所述绝缘栅双极晶体管还包括：隔离介质，所述隔离介质形成于所述栅极上。
本发明还提供一种绝缘栅极管的制作方法，所述方法包括：
在衬底上外延生长缓冲层；
在所述缓冲层上外延生长外延层；
在所述外延层内通过离子注入及退火工艺分别形成中心JFET注入CJI掺杂区及基区Base区，所述CJI掺杂区位于栅介质层的厚度拐点处，所述JFET区位于两个相邻所述Base区之间，所述JFET区的宽度为2.5μm～12μm；
在所述外延层上形成第一栅介质层，所述栅介质层包括所述第一栅介质层。
上述方案中，所述在所述缓冲层上外延生长外延层后，包括：
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，形成源极欧姆接触区；
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，形成源区；
在温度为1500℃～1700℃时，在惰性气体氛围中，对离子注入后的所述外延层进行激活退火。
上述方案中，所述在所述外延层内利通过离子注入及退火工艺分别形成CJI掺杂区及Base区，包括：
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，在栅介质层的厚度拐点处形成所述CJI掺杂区；
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，形成所述Base区。
上述方案中，所述CJI掺杂区的数量与栅介质层的厚度拐点数量一致，所述栅介质层包括所述第一栅介质层。
上述方案中，所述CJI掺杂区与所述Base区之间留有预设的距离。
本发明提供了一种绝缘栅双极晶体管及其制作方法，所述绝缘栅双极晶体管包括：衬底；缓冲层，形成于所述衬底上；外延层，形成于所述缓冲层上；结型场效应结构JFET区，形成于所述外延层内，JFET区的宽度为2.5～12μm；中心JFET注入CJI掺杂区，形成于所述JFET区中，且所述CJI掺杂区位于栅介质层的厚度拐点处；第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm；所述栅介质层包括所述第一栅介质层；如此，因CJI掺杂区可降低栅介质层厚度拐点处的电场强度，优化了电场分布，可以提高整个栅介质层的可靠性及稳定性；将第一栅介质层的厚度设置为0.5μm～1.2μm，可以降低整个栅介质层的电场强度及反馈电容，进一步提高栅介质可靠性，优化动态特性；同时对JFET区的宽度设置为2.5～12μm，可在不影响击穿电压的情况下降低晶体管器件的正向导通电压；这样就可以同时确保器件击穿电压、器件的正向导通压降、反馈电容以及栅介质层的耐压性及可靠。
附图说明
图1为本发明实施例一提供的绝缘栅双极晶体管的整体结构示意图；
图2为本发明实施例二提供的绝缘栅双极晶体管的制作方法流程示意图。
具体实施方式
为了解决现有技术中的绝缘栅双晶体管无法同时保证器件击穿电压、器件的正向导通压降以及栅介质层的耐压性及可靠性的技术问题，本发明提供了一种绝缘栅双极晶体管及其制作方法，本发明提供了一种绝缘栅双极晶体管及其制作方法，所述绝缘栅双极晶体管包括：衬底；缓冲层，形成于所述衬底上；外延层，形成于所述缓冲层上；结型场效应结构JFET区，形成于所述外延层内，JFET区的宽度为2.5～12μm；中心JFET注入CJI掺杂区，形成于所述JFET区中，且所述CJI掺杂区位于栅介质层的厚度拐点处；第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm。
下面通过附图及具体实施例对本发明的技术方案做进一步的详细说明。
实施例一
本实施例提供一种绝缘栅双极晶体管，如图1所示，所述绝缘栅双极晶体管包括：衬底101；缓冲层102、外延层103、JFET区104、CJI掺杂区105、第一栅介质层106；其中，
衬底101为第一重掺杂类型的SiC衬底，第一重掺杂类型可以为N型或者P型，本实施例中的衬底101可以为N型SiC衬底，也可以为P型SiC衬底，掺杂浓度为1018～1019cm-3。
缓冲层102为第二掺杂类型的SiC缓冲层，外延形成于衬底101上；第二掺杂类型可以为P型或者N型，本实施例中的缓冲层102为P型SiC缓冲层。缓冲层102的掺杂水平和厚度可以根据晶体管器件的击穿电压、正向导通压降和动态特性来具体设定，动态特性是指晶体管开关特性和电容特性。其中，对于应用领域为10kV的晶体管而言，缓冲层102的掺杂浓度可以为1*1017～2*1017cm-3，厚度可以为1～3μm。
外延层103为第二掺杂类型的SiC外延层，外延生长形成于所述缓冲层102上。具体地，在缓冲层102的正面利用化学气相沉积(CVD，Chemical Vapor Deposition)方法外延生长外延层103；外延层103的掺杂浓度和厚度需根据碳化硅绝缘栅双极晶体管的击穿电压、正向导通压降和动态特性来具体设定。一般来说，晶体管应用在10kV的高压领域时，外延层103的掺杂浓度为1.5*1014～5*1014cm-3，优选地为2*1014cm-3，厚度为100～150μm。
外延层103形成之后，在外延层103内通过不同条件的离子注入及退火工艺分别形成Base区107、源区108、源极欧姆接触区109及中心JFET注入CJI掺杂区105；其中，源极欧姆接触区109及CJI掺杂区104可同时形成。
具体的，当衬底101为N型SiC衬底时，在温度为400℃～500℃时，在外延层103内采用N离子注入工艺，形成N型Base区107、N型源极欧姆接触区109及N型掺杂区105；这里，当相邻两个N型Base区107形成之后，JFET区104也就形成了，相邻两个N型Base区107之间的区域为JFET区，为了降低晶体管的正向导通压降，JFET区104的宽度为2.5μm～12μm。
在温度为400℃～500℃时，在外延层103内采用Al离子注入工艺，形成P型源区108；
在温度为1500℃～1700℃时，在惰性气体氛围(例如，氩气)中，对离子注入后的外延层103进行激活退火。
而当衬底101为P型SiC衬底时，在温度为400℃～500℃时，在外延层103内采用Al离子注入工艺，形成P型Base区107、P型源极欧姆接触区109及P型掺杂区105；这里，当相邻两个P型Base区107形成之后，JFET区104也就形成了，相邻两个P型Base区107之间的区域为JFET区，为了降低晶体管的正向导通压降，JFET区104的宽度为2.5μm～12μm。
在温度为400℃～500℃时，在外延层103内采用N离子注入工艺，形成N型源区108；
在温度为1500℃～1700℃时，在惰性气体氛围(例如，氩气)中，对离子注入后的外延层103进行激活退火。
这里，源区108及源极欧姆接触区109位于Base区107上方，源极欧姆接触区109位于源区108的一侧。
CJI掺杂区105形成于JFET区104中，且CJI掺杂区105位于栅介质层的厚度拐点处，因此可以减小栅介质层中厚度拐点处的电场强度，显著降低栅介质层中的电场强度和场强尖峰，提高栅介质层耐压及可靠性；CJI掺杂区105的数量与栅介质层的厚度拐点数量一致，每个元胞中栅介质层的厚度拐点数量为两个，因此每个元胞中CJI掺杂区105的数量也为两个。当晶体管应用在10kV的高压领域时，CJI掺杂区105的掺杂浓度可以包括1*1017cm-3～1*1019cm-3；CJI掺杂区105的厚度可以为0.1～0.35μm，优选地，可为0.25μm。其中，本实施例中所称的厚度拐点是指栅介质层由薄到厚的拐点区域。
这里，为了保证晶体管器件的导通和关断特性，CJI掺杂区105的侧边(靠近Base区107的侧边)与Base区107之间留有预设的距离d，该距离d可以为0.5～2μm。
然后利用等离子体增强化学气相沉积(PECVD，Plasma Enhanced Chemical VaporDeposition)工艺淀积SiO2在外延层103上形成第一栅介质层106，第一栅介质层106的厚度为0.5μm～1.2μm。第一栅介质层106覆盖部分的JFET区104及部分的CJI掺杂区105。由于第一栅介质层106由于其厚度为0.5μm～1.2μm，因此可以降低整个栅介质层中的电场强度，提高栅介质可靠性，并且可以降低晶体管的反馈电容。栅介质层包括第一栅介质层106及第二栅介质层110。
第一栅介质层106形成之后，在外延层103上通过热氧化工艺形成第二栅介质层110，第二栅介质层110的厚度为50～60nm，第二栅介质层110覆盖了部分的源区108、沟道区、Base区107和两个相邻CJI掺杂区105之间的JFET区104。第二栅介质层110位于第一栅介质层106的两侧。
栅介质层形成之后，在栅介质层上利用低压化学气相沉积(LPVCD，Low PressureChemical Vapor Deposition)工艺在栅介质层上淀积多晶硅，通过光刻工艺形成栅极111；栅极111位于第一栅介质层106及第二栅介质层110上。
利用PECVD工艺在栅极111上淀积隔离介质112；隔离介质112可以包括：二氧化硅、氮化硅、硼磷硅玻璃的任意一种或者任意几种的组合。
利用光刻工艺及溅射工艺或者利用光刻工艺及蒸发工艺在外延层103上形成源极113，源极113分别与源极欧姆接触区109及源区108相连。
实施例二
相应于实施例一，本实施例提供一种绝缘栅双极晶体管的制作方法，如图2所示，方法包括：
S110，在衬底上外延生长缓冲层；
本实施例中衬底为第一重掺杂类型的SiC衬底，第一重掺杂类型可以为N型或者P型，本实施例中的衬底可以为N型SiC衬底，也可以为P型SiC衬底，掺杂浓度为1018～1019cm-3。
缓冲层为第二掺杂类型的SiC缓冲层，外延形成于衬底上；第二掺杂类型可以为P型或者N型，本实施例中的缓冲层为P型SiC缓冲层。缓冲层的掺杂水平和厚度可以根据晶体管器件的击穿电压、正向导通压降和动态特性来具体设定。动态特性是指晶体管开关特性和电容特性。其中，对于应用领域为10kV的晶体管而言，缓冲层102的掺杂浓度可以为1*1017～2*1017cm-3，厚度可以为1～3μm。
S111，在所述缓冲层上外延生长外延层；
在缓冲层的正面利用化学气相沉积CVD方法外延生长外延层，外延层的掺杂浓度和厚度需根据碳化硅绝缘栅双极晶体管的击穿电压、正向导通压降和动态特性来具体设定。一般来说，晶体管应用在10kV的高压领域时，外延层103的掺杂浓度为1.5*1014cm-3～5*1014cm-3，厚度为100μm～150μm。
S112，在所述外延层内通过离子注入及退火工艺分别形成中心JFET注入CJI掺杂区及基区Base区；
外延层形成之后，在外延层内通过不同条件的离子注入及退火工艺分别形成Base区、源区、源极欧姆接触区及CJI掺杂区；其中，源极欧姆接触区及CJI掺杂区可同时形成。
具体的，当衬底为N型SiC衬底时，在温度为400℃～500℃时，在外延层103内采用N离子注入工艺，形成N型Base区107、N型源极欧姆接触区109及N型CJI掺杂区105；这里，当相邻两个N型Base区形成之后，JFET区也就形成了，相邻两个N型Base区之间的区域为JFET区，为了降低晶体管的正向导通压降，JFET区的宽度为2.5μm～12μm。
在温度为400℃～500℃时，在外延层内采用Al离子注入工艺，形成P型源区；
在温度为1500℃～1700℃时，在惰性气体氛围中，对离子注入后的外延层进行激活退火。
而当衬底为P型SiC衬底时，在温度为400℃～500℃时，在外延层内采用Al离子注入工艺，形成P型Base区、P型源极欧姆接触区及P型掺杂区；这里，当相邻两个P型Base区形成之后，JFET区也就形成了，相邻两个P型Base区之间的区域为JFET区，为了降低晶体管的正向导通压降，JFET区的宽度为2.5μm～12μm。
在温度为400℃～500℃时，在外延层内采用N离子注入工艺，形成N型源区；
在温度为1500℃～1700℃时，在惰性气体氛围(例如，氩气)中，对离子注入后的外延层进行激活退火。
这里，源区及源极欧姆接触区位于Base区上方，源极欧姆接触区位于源区的一侧。
CJI掺杂区形成于JFET区中，且CJI掺杂区位于栅介质层的厚度拐点处，因此可以减小栅介质层中厚度拐点处的电场强度，显著降低栅介质层中的电场强度和场强尖峰，提高栅介质层耐压及可靠性；CJI掺杂区的数量与栅介质层的厚度拐点数量一致，每个元胞中栅介质层的厚度拐点数量为两个，因此每个元胞中CJI掺杂区的数量也为两个。当晶体管应用在10kV的高压领域时，CJI掺杂区的掺杂浓度可以包括1*1017cm-3～1*1019cm-3；掺杂区的厚度可以为0.1～0.35μm，优选地，可为0.25μm。其中，本实施例中所称的厚度拐点是指栅介质层由薄到厚的拐点区域。
这里，为了保证晶体管器件的导通和关断特性，掺杂区的侧边(靠近Base区的侧边)与Base区之间留有预设的距离。
S113，在所述外延层上形成第一栅介质层。
本步骤中，利用等离子体增强化学气相沉积PECVD工艺在所述外延层上淀积SiO2形成第一栅介质层，第一栅介质层的厚度为0.5μm～1.2μm。第一栅介质层覆盖部分的JFET区及部分的CJI掺杂区。由于第一栅介质层其厚度为0.5μm～1.2μm，因此可以降低整个栅介质层中的电场强度，提高栅介质可靠性，并且可以降低晶体管的反馈电容。栅介质层包括第一栅介质层及第二栅介质层。
第一栅介质层形成之后，在外延层上通过热氧化工艺形成第二栅介质层，第二栅介质层的厚度为50～60nm，第二栅介质层覆盖了部分的源区、沟道区、Base区和两个相邻CJI掺杂区之间的JFET区。第二栅介质层位于第一栅介质层的两侧。
栅介质层形成之后，在栅介质层上利用LPVCD工艺在栅介质层上淀积多晶硅，通过光刻工艺形成栅极；栅极位于第一栅介质层及第二栅介质层上。
利用PECVD工艺在栅极上淀积隔离介质；隔离介质可以包括：二氧化硅、氮化硅、硼磷硅玻璃的任意一种或者任意几种的组合。
利用光刻工艺及溅射工艺或者利用光刻工艺及蒸发工艺在外延层上形成源极，源极分别与源极欧姆接触区及源区相连。
本发明实施例提供的绝缘栅双极晶体管及其制作方法能带来的有益效果至少是：
本发明提供了一种绝缘栅双极晶体管及其制作方法，所述绝缘栅双极晶体管包括：衬底；缓冲层，形成于所述衬底上；外延层，形成于所述缓冲层上；结型场效应结构JFET区，形成于所述外延层内，所述JFET区的宽度为2.5～12μm；CJI掺杂区，形成于所述JFET区中，且所述CJI掺杂区位于栅介质层的厚度拐点处；第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm；如此，因CJI掺杂区可降低栅介质层厚度拐点处的电场强度，优化了电场分布，可提高整个栅介质层的可靠性及稳定性；将第一栅介质层的厚度设置为0.5μm～1.2μm，可以降低整个栅介质层的电场强度及反馈电容，进一步提高栅介质可靠性，优化动态特性；同时对JFET区的宽度设置为2.5～12μm，可在不影响击穿电压的情况下降低晶体管器件的正向导通电压；这样就可以同时确保器件击穿电压、器件的正向导通压降、反馈电容以及栅介质层的耐压性及可靠。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管包括：
衬底；
缓冲层，形成于所述衬底上；
外延层，形成于所述缓冲层上；
结型场效应结构JFET区，形成于所述外延层内，所述JFET区的宽度为2.5～12μm；
中心JFET注入CJI掺杂区，形成于所述JFET区中，且所述掺杂区位于栅介质层的厚度拐点处；
第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm；所述栅介质层包括所述第一栅介质层。
2.如权利要求1所述的方法，其特征在于，所述CJI掺杂区的数量与栅介质层的厚度拐点数量一致，所述栅介质层包括所述第一栅介质层。
3.如权利要求1所述的方法，其特征在于，所述绝缘栅双极晶体管还包括：
基区Base区，形成于所述外延层内；
源区，形成于所述外延层内，所述源区位于所述Base区上方；
源极欧姆接触区，形成于所述外延层内，所述源极欧姆接触区位于所述源区的一侧；
第二栅介质层，形成于所述外延层上，所述第二栅介质层位于所述第一栅介质层的两侧；
栅极，形成于所述外延层上，并位于第一栅介质层及所述第二栅介质层上；
源极，形成于所述外延层上，所述源极分别与所述源极欧姆接触区及源区相连。
4.如权利要求1所述的方法，其特征在于，所述CJI掺杂区与Base区之间留有预设的距离。
5.如权利要求1所述的方法，其特征在于，所述绝缘栅双极晶体管还包括：隔离介质，所述隔离介质形成于所述栅极上。
6.一种绝缘栅极管的制作方法，其特征在于，所述方法包括：
在衬底上外延生长缓冲层；
在所述缓冲层上外延生长外延层；
在所述外延层内通过离子注入及退火工艺分别形成中心JFET注入CJI掺杂区及基区Base区，所述CJI掺杂区位于栅介质层的厚度拐点处，所述JFET区位于两个相邻所述Base区之间，所述JFET区的宽度为2.5μm～12μm；
在所述外延层上形成第一栅介质层，所述栅介质层包括所述第一栅介质层。
7.如权利要求6所述的方法，其特征在于，所述在所述缓冲层上外延生长外延层后，包括：
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，形成源极欧姆接触区；
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，形成源区；
在温度为1500℃～1700℃时，在惰性气体氛围中，对离子注入后的所述外延层进行激活退火。
8.如权利要求6所述的方法，其特征在于，所述在所述外延层内利通过离子注入及退火工艺分别形成CJI掺杂区及Base区，包括：
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，在栅介质层的厚度拐点处形成所述CJI掺杂区；
在温度为400℃～500℃时，在所述外延层内采用离子注入工艺，形成所述Base区。
9.如权利要求6或8所述的方法，其特征在于，所述CJI掺杂区的数量与栅介质层的厚度拐点数量一致，所述栅介质层包括所述第一栅介质层。
10.如权利要求6所述的方法，其特征在于，所述CJI掺杂区与所述Base区之间留有预设的距离。
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