CN116230753A - 用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法 - Google Patents
用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法 Download PDFInfo
- Publication number
- CN116230753A CN116230753A CN202310435388.7A CN202310435388A CN116230753A CN 116230753 A CN116230753 A CN 116230753A CN 202310435388 A CN202310435388 A CN 202310435388A CN 116230753 A CN116230753 A CN 116230753A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- thickened
- effect transistor
- field effect
- silicon carbide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 62
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 62
- 230000008719 thickening Effects 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 230000005669 field effect Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 23
- 238000001039 wet etching Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 19
- 230000007797 corrosion Effects 0.000 abstract description 10
- 238000005260 corrosion Methods 0.000 abstract description 10
- 230000000903 blocking effect Effects 0.000 abstract description 8
- 239000003989 dielectric material Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 239000002184 metal Substances 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 238000002955 isolation Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
- H01L21/0425—Making electrodes
- H01L21/044—Conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明公开了一种用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法，加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。本发明通过设置多层梯形结构的加厚介质层，采用一次成型的介质腐蚀方式，通过不同层介质的腐蚀速率不同实现多层梯形结构，进而减小反向阻断状态下的电场集中效应，进一步降低栅介质电场，提升可靠性。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法。
背景技术
电力电子系统的发展对半导体器件性能提出了更高的要求，特别是在高温、高频、抗辐照、高压等方面。传统的硅（Si）材料器件制作工艺成熟，但材料本身性能限制了硅器件在极端工作环境下的应用。与硅材料相比，碳化硅（SiC）材料具有更大的禁带宽度、较高的电子饱和漂移速度、较强的抗辐照能力、更高的击穿电场和热导率，成为制作能够适应极端环境的大功率器件的最重要半导体材料之一。
然而，由于SiC远高于Si的材料缺陷密度以及栅氧制作工艺过程中会析出碳元素的非完美氧化过程，造成SiC功率MOSFET的栅氧界面存在较多的缺陷和局部损伤，加之SiC栅氧通常比Si功率器件薄，SiC功率MOSFET的栅氧可靠性问题较为突出，尤其是在高能重离子辐照这类特殊场合尤为突出。
目前一种提高SiC MOSFET栅氧可靠性、降低米勒电容的方式是在器件的JFET区上方设置矩形或梯形结构的栅氧加厚层，一方面可以降低反向阻断状态下JFET顶部电场，另一方面可以降低米勒电容Cgd，改善器件的动态特性。
然而，在JFET顶部设置梯形的栅加厚介质层的方式主要有以下几个问题：
1、梯形底角较大（较陡直）时，由于电场集中，会导致梯形下底角处的电场明显增大，甚至可能超过无梯形加厚介质层的结构，不利于栅介质可靠性。
2、梯形底角较小（较平缓）时，底边宽度限定的情况下梯形上底则易过窄，设计与工艺加工难度增大。为防止栅极加厚层刻蚀后光阻材料被掏空或由于支持点过窄发生倒塌，需要把梯形加厚层的上底边加长，不利于原胞的缩窄。
3、梯形加厚介质层如采用干法刻蚀，由于涉及过刻蚀会损伤沟道处的SiC材料；如采用湿法刻蚀则工艺控制难度大，要求较大的工艺窗口和较高的工艺容错。
发明内容
技术目的：针对现有技术中的问题，本发明公开了一种用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法，通过设置多层梯形结构的加厚介质层，减小反向阻断状态下的电场集中效应，进一步降低栅介质电场，提升可靠性。同时采用一次成型的腐蚀工艺，提升工艺窗口，有利于原胞进一步缩窄的发展需求。
技术方案：为实现上述技术目的，本发明采用以下技术方案。
一种用于碳化硅场效应晶体管的栅极加厚介质层，加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。
优选地，所述加厚介质层底部的底角范围是5°~40°，厚度范围是2nm~100nm；顶部的底角范围是45°~90°，厚度范围是20nm~500nm，顶部长度不小于100nm。
优选地，所述加厚介质层不覆盖碳化硅场效应晶体管的源区，底部覆盖部分沟道区，对于沟道区的覆盖范围是30%~70%。
优选地，所述加厚介质层不覆盖碳化硅场效应晶体管的源区和沟道区，且与沟道区间距大于100nm。
优选地，所述加厚介质层采用相同介质或不同介质。
一种用于碳化硅场效应晶体管的栅极加厚介质层的制造方法，包括以下步骤：
在碳化硅场效应晶体管中JFET区之上、栅介质层之下生成至少两层的介质层，光刻后采用一次湿法刻蚀完成加厚介质层；所述加厚介质层为以上任一所述的一种或多种用于碳化硅场效应晶体管的栅极加厚介质层及其组合。
优选地，当所述加厚介质层中的若干层采用同种介质时，在一次湿法刻蚀前的生成过程中，加厚介质层靠近JFET区上表面称为较下层，远离JFET区上表面称为较上层，较下层的介质形成完后需要进行额外的高温处理工艺，较下层介质的处理温度大于较上层介质的处理温度。
优选地，一次湿法刻蚀过程中，通过材料特性选择合适的腐蚀溶液使得每层的湿法腐蚀速率不同，下层介质的腐蚀速率低，上层介质的腐蚀速率高，各层的腐蚀速率差别大于20%。
有益效果：本发明可以减小反向阻断状态下的电场集中效应，进一步降低栅介质电场，提升可靠性；同时在加厚介质层下底边宽度限定的前提下，增大上底边宽度，增大该加厚介质层的刻蚀工艺窗口，降低工艺难度，提升工艺容错。
附图说明
图1为本发明实施例1的场效应晶体管结构示意图；
图2为本发明实施例1的场效应晶体管工艺流程示意图；
图3为本发明实施例1中加厚介质层的放大示意图；
图4为本发明实施例2的场效应晶体管结构示意图；
图5为本发明实施例3的场效应晶体管结构示意图；
图6为本发明一种加厚介质层刻蚀后剖面形貌，介质为上下2层的SiO2；
图7为不同结构在600V反向阻断状态下的栅介质最强电场示意图，其中：（A）传统结构；（B）常规梯形结构；（C）基于实施例1的2层加厚介质层结构；（D）基于实施例3的2层加厚介质层结构。
其中，1、第一导电类型SiC衬底；2、第一导电类型SiC外延层；3、第二导电类型阱区；4、第一导电类型源区；5、第二导电类型重掺杂区；6、第一加厚介质层；7、第二加厚介质层；8、第三加厚介质层；9、光刻胶；10、加厚介质层；11、栅介质层；12、栅电极；13、隔离介质层；14、源级欧姆金属；15、源级加厚金属；16、漏极加厚金属；
为第一加厚介质层刻蚀后底角；/>
为第二加厚介质层刻蚀后底角；/>
为第三加厚介质层刻蚀后底角。
实施方式
以下结合附图和实施例对本发明的一种用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法做进一步的解释和说明。
实施例
本实施例中的一种用于碳化硅场效应晶体管的栅极加厚介质层，加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。所述加厚介质层不覆盖碳化硅场效应晶体管的源区和沟道区，且与沟道区间距大于100nm。加厚介质层采用相同介质或不同介质，采用包括SiO2、Si3N4、Al2O3、HfO2、Al(ON)、CeO2、SiNxOy等中的一种或多种组合。
在本发明的其他实施例中，加厚介质层不覆盖碳化硅场效应晶体管的源区，底部覆盖部分沟道区，底部对沟道区的覆盖范围是30%~70%。
本实施例中的一种用于碳化硅场效应晶体管的栅极加厚介质层的制造方法包括：在碳化硅场效应晶体管中JFET区之上、栅介质层之下生成至少两层的介质层，光刻后采用一次湿法刻蚀完成加厚介质层。
所述加厚介质层通过一次湿法刻蚀完成，在其多层梯形结构中，通过多层梯形结构的材料特性选择合适的腐蚀溶液使得每层的湿法腐蚀速率不同，下层介质的腐蚀速率低，上层介质的腐蚀速率高，各层的腐蚀速率差别应大于20%，优选地，腐蚀速率差别大于50%，最优腐蚀速率差别为200%~1000%。
当所述加厚介质层中的若干层采用同种介质时，在一次湿法刻蚀前的生成过程中，加厚介质层靠近JFET区上表面称为较下层，远离JFET区上表面称为较上层，较下层的介质形成完后需要进行额外的高温处理工艺，较下层介质的处理温度大于较上层介质的处理温度。
本发明中，由于加厚介质层底部的底角小、底边缓，可以减小反向阻断状态下的电场集中效应，进一步降低栅介质电场，提升可靠性；加厚介质层顶部的底角大、底边陡直，实现在加厚介质层下底边宽度限定的前提下，增大上底边宽度，增大该加厚介质层的刻蚀工艺窗口，获得较优的横向尺寸设计，降低工艺难度，提升工艺容错。
加厚介质层底部的底角范围是5°~40°，厚度范围是2nm~100nm；顶部的底角范围是45°~90°，厚度范围是20nm~500nm，顶部长度不小于100nm。
一种用于碳化硅场效应晶体管的栅极加厚介质层在本实施例的应用中，如附图1所示，应用加厚介质层的碳化硅场效应晶体管包括：
第一导电类型SiC衬底1；
第一导电类型SiC衬底1上的第一导电类型SiC外延层2；
第一导电类型SiC外延层2之中的第二导电类型阱区3；相邻第二导电类型阱区3之间的第一导电类型SiC外延层2区域定义为JFET区；
第二导电类型阱区3之中的第一导电类型源区4；第一导电类型源区4与第二导电类型阱区3在靠近JFET区一侧的边界差定义为沟道区；
JFET区上的栅极加厚介质层10；
覆盖在栅极加厚介质层10、沟道区和部分第一导电类型源区4上的栅介质层11；
覆盖在栅介质层11上的栅电极12；
覆盖在栅电极12和部分第一导电类型源区4上的隔离介质层13；
覆盖在部分第一导电类型源区4上的源级欧姆金属14；
覆盖在源级欧姆金属14和隔离介质层13之上的源级加厚金属15；
位于第一导电类型SiC衬底1下表面的漏极加厚金属16。
本实施例中，所述加厚介质层采用相同介质，且设为三层梯形结构，介质均采用SiO2。如附图3所示，本实施例中加厚介质层10即为三层介质层，分别为第一加厚介质层6、第二加厚介质层7、第三加厚介质层8，底层厚度80nm，底角
范围是10°-20°，中层厚度200nm，中层底角/>
范围是25°-45°，上层厚度200nm，底角/>
范围60°-90°，顶边宽度0.6um~1.0um。底边未覆盖到第二导电类型阱区3，也就是说加厚介质层不覆盖碳化硅场效应晶体管的源区和沟道区，且与沟道区间距大于100nm。
本发明的加厚介质层结构可广泛应用于商用SiC功率MOSFET器件和抗辐照SiC功率MOSFET器件，具有较高的实用价值。
如附图2所示，本实施例中应用加厚介质层的碳化硅场效应晶体管制造方法包括：
S1、第一导电类型SiC衬底1准备；
S2、在第一导电类型SiC衬底1上生长第一导电类型SiC外延层2；
S3、选择性注入掺杂，分别形成第二导电类型阱区3、第一导电类型源区4；其中第二导电类型阱区3位于第一导电类型SiC外延层2之中；第一导电类型源区4位于第二导电类型阱区3之中；相邻第二导电类型阱区3之间的第一导电类型SiC外延层2区域定义为JFET区；第二导电类型阱区3中远离JFET区通过选择性注入掺杂形成第二导电类型重掺杂区5，本实施例中通过额外设置第二导电类型重掺杂区5来改善器件整体在第三象限工作时的体二极管特性；
第一导电类型源区4与第二导电类型阱区3在靠近JFET区一侧的边界定义为沟道区；
S4、生长加厚介质层10，本实施例中栅极加厚介质层10包括第一加厚介质层6、第二加厚介质层7、第三加厚介质层8；
S5、通过光刻胶涂覆、曝光与显影后形成光刻图形，进一步、刻蚀后形成加厚介质层10，使得加厚介质层位于碳化硅场效应晶体管中JFET区之上，不覆盖碳化硅场效应晶体管的第一导电类型源区4和沟道区，且与沟道区间距大于100nm；
S6、去除光刻胶9、清洗后生长栅介质层11；
S7、依次形成栅电极12和隔离介质层13；栅电极12覆盖在栅介质层11上；隔离介质层13覆盖在栅电极12和部分第一导电类型源区4上；
S8、分别形成源极欧姆14、源极加厚金属电极15、漏极欧姆和漏极加厚金属电极16。其中，源级欧姆金属14覆盖在部分第一导电类型源区4上，源级加厚金属15覆盖在源级欧姆金属14和隔离介质层13之上，漏极加厚金属16位于第一导电类型SiC衬底1下表面。
本实施例中加厚介质层采用相同介质，且设为三层梯形结构，介质均采用SiO2；步骤S4包括：采用LPCVD淀积第一加厚介质层6，采用例如Ar的惰性气体退火，退火温度1300度，然后淀积第二加厚介质层7，退火温度1100度，最后淀积第三加厚介质层8，退火温度900度，然后进行光刻，并用5% HF溶液或BOE溶液一次性腐蚀，形成加厚介质层。
其中，第一加厚介质层6也可以直接采用O2氧化SiC形成，氧化温度1100度以上。
本实施例的仿真验证过程如下：
加厚介质层10自下而上厚度依次为80nm、200nm、200nm；腐蚀速率依次为100nm/min、200nm/min、400nm/min；腐蚀时间为3min，腐蚀后3层的底角
、/>
、/>
分别约为13°、29°、85°，腐蚀时用的掩膜宽度为3.2um，腐蚀后加厚介质层10最下层下底边长为2.24um，最上层上底边长为0.86um。
实施例
如附图4所示，与实施例1中加厚介质层结构基本相同，本实施例中加厚介质层的下底边覆盖到了第二导电类型阱区3。虽然会影响正向导通特性，造成导通电阻增大，但可进一步降低栅介质电场，提升可靠性，尤其适用于抗单粒子辐照加固。
实施例
本实施例中给出加厚介质层的两层梯形结构，如附图5所示，所述加厚介质层采用不同介质，且设为两层梯形结构，上层采用Si3N4，下层采用SiO2。下层厚度范围是10~80nm，底角范围是10°~30°。上层厚度范围是50nm~200nm，底角范围是70°~90°。
本实施例中加厚介质层的制作方法为SiO2采用热氧化方式形成，Si3N4采用PECVD淀积方式形成。腐蚀采用热H3PO4，温度范围是150°~200°。
附图6中给出了另一种加厚介质层，采用相同介质SiO2，且设为两层梯形结构；Semiconductor为半导体材料，SiO2为二氧化硅介质，Air为无介质存在区域。
本实施例的仿真验证过程如下：
下层为SiO2，上层为Si3N4，下层SiO2厚度40nm，上层Si3N4厚度100nm，下层SiO2腐蚀速率50nm/min，上层Si3N4腐蚀速率150nm/min，腐蚀时间3min，腐蚀后下层SiO2底角为18°，上层Si3N4底角为84°，腐蚀时用的掩膜宽度为1.6um，腐蚀后加厚介质层最下层下底边长为1.0um，最上层上底边长为0.7um。
附图7中给出了不同结构在600V反向阻断状态下的栅介质最强电场，（A）传统结构；（B）常规梯形结构；（C）基于实施例1的3层加厚介质层结构；（D）基于实施例3的3层加厚介质层结构。附图7中第一导电类型为N型，第二导电类型为P型， SiC-Epitaxy为N型掺杂的SiC外延层；Pwell为P型掺杂的阱区；N+为N型掺杂的高浓度源区；Poly为掺杂多晶硅栅电极；Oxide为隔离氧化层；从附图7中可以看出，与传统结构A相比，常规梯形栅结构B在高压阻断状态下的栅氧峰值电场有可能超过传统结构A；通过采用本发明的结构C可以实现栅介质电场抑制；进一步通过采用本发明的一种优化结构、即加厚介质层底部覆盖部分沟道区的结构D，可以实现栅介质电场的显著降低，有利于高可靠性应用场合或宇航抗辐照等特殊需求。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。
2.根据权利要求1所述的一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：所述加厚介质层底部的底角范围是5°~40°，厚度范围是2nm~100nm；顶部的底角范围是45°~90°，厚度范围是20nm~500nm，顶部长度不小于100nm。
3.根据权利要求1所述的一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：所述加厚介质层不覆盖碳化硅场效应晶体管的源区，底部覆盖部分沟道区，对于沟道区的覆盖范围是30%~70%。
4.根据权利要求1所述的一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：所述加厚介质层不覆盖碳化硅场效应晶体管的源区和沟道区，且与沟道区间距大于100nm。
5.根据权利要求1所述的一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：所述加厚介质层采用相同介质或不同介质。
6.一种用于碳化硅场效应晶体管的栅极加厚介质层的制造方法，其特征在于，包括以下步骤：
在碳化硅场效应晶体管中JFET区之上、栅介质层之下生成至少两层的介质层，光刻后采用一次湿法刻蚀完成加厚介质层；所述加厚介质层为权利要求1-5任一所述的一种用于碳化硅场效应晶体管的栅极加厚介质层。
7.根据权利要求6所述一种用于碳化硅场效应晶体管的栅极加厚介质层的制造方法，其特征在于，当所述加厚介质层中的若干层采用同种介质时，在一次湿法刻蚀前的生成过程中，加厚介质层靠近JFET区上表面称为较下层，远离JFET区上表面称为较上层，较下层的介质形成完后需要进行额外的高温处理工艺，较下层介质的处理温度大于较上层介质的处理温度。
8.根据权利要求6所述一种用于碳化硅场效应晶体管的栅极加厚介质层的制造方法，其特征在于，一次湿法刻蚀过程中，通过材料特性选择合适的腐蚀溶液使得每层的湿法腐蚀速率不同，下层介质的腐蚀速率低，上层介质的腐蚀速率高，各层的腐蚀速率差别大于20%。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310435388.7A CN116230753B (zh) | 2023-04-21 | 2023-04-21 | 用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310435388.7A CN116230753B (zh) | 2023-04-21 | 2023-04-21 | 用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116230753A true CN116230753A (zh) | 2023-06-06 |
| CN116230753B CN116230753B (zh) | 2024-02-02 |
Family
ID=86582842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310435388.7A Active CN116230753B (zh) | 2023-04-21 | 2023-04-21 | 用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116230753B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107068567A (zh) * | 2016-11-22 | 2017-08-18 | 中国电子科技集团公司第五十五研究所 | 一种射频vdmos晶体管的金属栅与场板结构及其制备方法 |
| CN107564815A (zh) * | 2016-06-30 | 2018-01-09 | 株洲中车时代电气股份有限公司 | 一种制作功率半导体的方法 |
| CN109244126A (zh) * | 2018-08-30 | 2019-01-18 | 中国科学院微电子研究所 | 一种绝缘栅双极晶体管及其制作方法 |
| CN111129155A (zh) * | 2019-12-25 | 2020-05-08 | 重庆伟特森电子科技有限公司 | 一种低栅漏电容碳化硅di-mosfet制备方法 |
| CN115148819A (zh) * | 2022-06-22 | 2022-10-04 | 中国电子科技集团公司第五十五研究所 | 抗单粒子栅极损伤的功率mosfet栅极结构及制备方法 |
-
2023
- 2023-04-21 CN CN202310435388.7A patent/CN116230753B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107564815A (zh) * | 2016-06-30 | 2018-01-09 | 株洲中车时代电气股份有限公司 | 一种制作功率半导体的方法 |
| CN107068567A (zh) * | 2016-11-22 | 2017-08-18 | 中国电子科技集团公司第五十五研究所 | 一种射频vdmos晶体管的金属栅与场板结构及其制备方法 |
| CN109244126A (zh) * | 2018-08-30 | 2019-01-18 | 中国科学院微电子研究所 | 一种绝缘栅双极晶体管及其制作方法 |
| CN111129155A (zh) * | 2019-12-25 | 2020-05-08 | 重庆伟特森电子科技有限公司 | 一种低栅漏电容碳化硅di-mosfet制备方法 |
| CN115148819A (zh) * | 2022-06-22 | 2022-10-04 | 中国电子科技集团公司第五十五研究所 | 抗单粒子栅极损伤的功率mosfet栅极结构及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116230753B (zh) | 2024-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105161539B (zh) | 碳化硅mosfet器件及其制作方法 | |
| CN111048420B (zh) | 横向双扩散晶体管的制造方法 | |
| CN112635544B (zh) | 具有偶极子层的增强型AlGaN-GaN垂直型超结HEMT及其制备方法 | |
| CN113571584A (zh) | 一种SiC MOSFET器件及其制备方法 | |
| CN113013229A (zh) | 一种碳化硅umosfet功率器件及其制备方法 | |
| CN112820769A (zh) | 一种碳化硅mosfet器件及其制备方法 | |
| CN115148820A (zh) | 一种SiC沟槽MOSFET器件及其制造方法 | |
| JPS6237965A (ja) | 縦形半導体装置およびその製造方法 | |
| CN112563140B (zh) | 一种碳化硅mosfet器件jfet区自对准掺杂工艺 | |
| CN109690786B (zh) | 异质结遂穿场效应晶体管及其制备方法 | |
| CN113782614A (zh) | 一种凸台栅SiC MOSFET器件及其制造方法 | |
| CN116230753B (zh) | 用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法 | |
| CN113113480A (zh) | 具有p-GaN盖帽层的HEMT器件及制备方法 | |
| CN112820648A (zh) | 一种氮化镓金属氧化物半导体晶体管及其制备方法 | |
| CN111489963B (zh) | 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法 | |
| TWM561916U (zh) | 二極體結構 | |
| CN221262384U (zh) | 一种隔离栅碳化硅mosfet器件 | |
| TWI795286B (zh) | 浮動保護環耐壓的穩定方法 | |
| CN116666436B (zh) | 一种鳍式场效应晶体管及其制备方法 | |
| CN112151600B (zh) | 一种功率半导体器件的元胞结构及其制造方法 | |
| CN109065447B (zh) | 一种功率器件芯片及其制造方法 | |
| CN118213404A (zh) | 一种增强型p沟道氮化镓场效应晶体管及其制备方法 | |
| CN118099204A (zh) | 具有增强型折叠形状的AlGaN/GaN MIS高电子迁移率晶体管及制作方法 | |
| CN116646400A (zh) | 一种碳化硅mosfet器件及制造方法 | |
| CN117038735A (zh) | 一种石墨烯作电极夹层的mosfet器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |