CN115148819A - 抗单粒子栅极损伤的功率mosfet栅极结构及制备方法 - Google Patents
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Abstract
本发明公开抗单粒子栅极损伤的功率MOSFET栅极结构及制备方法，结构包括第一导电类型外延层漂移区、第二导电类型阱区、第一导电类型源区、第二导电类型重掺杂区、第一隔离栅介质层、第二隔离栅介质层、栅电极、钝化层、源极金属电极。本发明通过引入高介电常数的第二隔离栅介质层，形成复合栅结构，在提高器件单粒子栅穿抗性的同时可以提升总剂量辐照抗性。此外，本发明借助第二隔离栅介质层对JFET区中部的栅氧进行加厚，可进一步降低器件的单粒子辐照栅极损伤。
Description
技术领域
本发明属于半导体器件技术领域，特别涉及一种功率MOSFET栅极结构。
背景技术
空间辐射环境是一个充斥着各类宇宙射线的复杂环境，其主要包括由质子和α粒子构成的银河宇宙射线(GCR)，由太阳大气加速的高能量、高通量带电粒子流组成的太阳宇宙射线(SCR)，自太阳飞向地球的热电离气体形成的太阳风，以及由地磁场俘获的质子、电子和少量低能重离子构成的地球辐射带(范艾伦带)，来自地面或高空核武器爆炸产生的核辐射、高能电磁脉冲和核爆冲击波组成的空间核爆环境及上述高能粒子与航天飞船的构成材料相互作用产生的次级粒子，均对航天器有着不用程度的影响。
单粒子栅穿(SEGR，Single-Event Gate Rupture)主要指由于高能粒子入射MOSFET器件导致栅极绝缘介质被击穿短路的现象。其失效机理主要是高能粒子入射时在半导体体材料中激发出大量电子-空穴对，这些电子-空穴对造成漏极-栅极下方的瞬间短路，使栅极电介质材料承受较大的电场强度，导致栅极电介质永久性的性能退化甚至击穿烧毁。JFET区中央位置被认为是SEGR的敏感区域，在抗辐照加固中需要重点防护。直接加厚栅氧化层有明显的抗SEGR效果，但会对器件的总剂量(TID，Total Ionizing Dose)抗性产生负面作用，需要权衡优化。
发明内容
为解决上述MOSFET单粒子辐照导致栅极损伤的问题，本发明提出抗单粒子栅极损伤的功率MOSFET栅极结构及制备方法，其技术方案如下：
一种抗单粒子栅极损伤的功率MOSFET栅极结构，包括：
第一导电类型外延层漂移区；
位于所述第一导电类型外延层漂移区上的第二导电类型阱区，相邻所述第二导电类型阱区之间形成JFET区；
位于所述第二导电类型阱区内的第一导电类型源区，所述第二导电类型阱区与所述第一导电类型源区之间在靠近JFET区的一侧形成沟道区；
位于所述第二导电类型阱区内，且远离所述JFET区的第二导电类型重掺杂区；
第一隔离栅介质层，所述第一隔离栅介质层设置于所述第一导电类型外延层漂移区顶部，所述第一隔离栅介质层为中间厚、两侧薄的结构，所述第一隔离栅介质层厚度沿水平方向变化的部分形成鸟嘴区；
第二隔离栅介质层，所述第二隔离栅介质层设置于所述第一隔离栅介质层顶部；
栅电极，所述栅电极设置于所述第二隔离栅介质层顶部；
钝化层，所述钝化层设置于所述第二隔离栅介质层上，且包覆所述栅电极；
设置于所述第一隔离栅介质层两侧及所述钝化层上方的源极金属电极，且所述源极金属电极设置于所述第二导电类型重掺杂区和部分第一导电类型源区上方。
进一步地，所述第一隔离栅介质层的最薄位置位于所述沟道区上方，其最厚位置位于所述JFET区上方，最厚位置厚度不低于最薄位置厚度的2倍，从最薄位置到最厚位置无明显突变台阶。
进一步地，所述第二隔离栅介质层的介电常数大于所述第一隔离栅介质层的介电常数。
进一步地，所述第二隔离栅介质层的平均厚度大于所述第一隔离栅介质层最薄位置的厚度。
进一步地，所述第二隔离栅介质层覆盖全部的沟道区，且在所述JFET区上方不连续，所述第二隔离栅介质层靠近JFET区的一端位于所述鸟嘴区的上方，所述第二隔离栅介质层远离JFET区的一端位于所述第一导电类型源区的上方。
进一步地，所述栅电极在JFET区上方不连续，形成分裂栅结构。
进一步地，所述第一导电类型外延层漂移区下方设有第一导电类型高掺杂衬底，以及设置于该衬底下方的漏电极。
进一步地，所述第二隔离栅介质层与所述栅电极之间存在额外的隔离栅介质层。
进一步地，所述第一导电类型外延层漂移区采用Si或宽禁带半导体材料；所述栅电极采用金属或掺杂多晶。
上述功率MOSFET栅极结构的制备方法，若所述栅电极在JFET区上方连续，则步骤如下：
S1、制备第一导电类型外延层漂移区；
S2、通过光刻、注入和激活退火等工艺在第一导电类型外延层漂移区上形成第二导电类型阱区、第一导电类型源区和第二导电类型重掺杂区；
S3、在所述第一导电类型外延层漂移区上生长第一隔离栅介质层；
S4、在所述第一隔离栅介质层上生长第二隔离栅介质层；
S5、通过光刻、刻蚀工艺，刻蚀JFET区上方的第二隔离栅介质层和部分第一隔离栅介质层，形成栅介质加厚窗口；
S6、通过高温工艺进行热氧化，在所述栅介质加厚窗口的位置形成栅介质加厚区，此时第一隔离栅介质层形成鸟嘴结构；
S7、淀积多晶或金属，并刻蚀所述第二导电类型重掺杂区和部分所述第一导电类型源区上方的多晶或金属，形成栅电极；
S8、淀积钝化介质，通过多次光刻、刻蚀工艺形成接触孔，形成钝化层；
S9、淀积金属并反刻，形成源极金属电极；
若所述栅电极在JFET区上方不连续，则上述步骤S5-S7替换为下述S5’-S7’：
S5’、在所述第二隔离栅介质层表面形成氧化层，并淀积多晶或金属形成栅电极；
S6’、通过光刻、刻蚀工艺，刻蚀JFET区上方的栅电极、氧化层、第二隔离栅介质层和部分第一隔离栅介质层，形成栅介质加厚窗口；
S7’、通过高温工艺进行热氧化，在所述栅介质加厚窗口的位置形成栅介质加厚区，此时第一隔离栅介质层形成鸟嘴结构，同时所述栅电极由于氧化形成自氧化层。
本发明的有益效果：
本发明通过利用高介电常数的复合栅介质结构，可以在提升MOSFET单粒子栅穿抗性的同时避免介质加厚带来的总剂量退化。同时，JFET区中央的栅介质额外加厚，有助于进一步提高器件的SEGR抗性。此外，鸟嘴形状的栅介质区域有利于在单粒子辐照产生电子空穴对的抽取过程中抑制源区的峰值电场，加强辐照防护。本发明与现有的功率MOSFET生产工艺兼容，可以和源区/外延缓冲层等器件加固措施复合使用，实现更好的抗辐照效果。
附图说明
图1是实施例1的MOSFET器件的结构示意图；
图2是实施例1结构中虚线框位置的局部放大图；
图3是实施例1的MOSFET器件的制备流程示意图；
图4是实施例2的MOSFET器件的结构示意图；
图5是实施例2的MOSFET器件的制备流程示意图。
标号说明：
1、第一导电类型外延层漂移区；2、第二导电类型阱区；3、第一导电类型源区；4、第二导电类型重掺杂区；5、第一隔离栅介质层；6、第二隔离栅介质层；7、栅介质加厚窗口；8、栅介质加厚区；9、SiO2层；10、栅电极；11、钝化层；12、源极金属电极；13、自氧化层。
具体实施方式
以下结合实施例对本发明作进一步的描述，实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。
此外，在本发明的描述中，需要说明的是，术语“中央”、“中心”、“上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
一种抗单粒子栅极损伤的功率MOSFET栅极结构，如图1-2所示，包括，第一导电类型外延层漂移区1；位于所述第一导电类型外延层漂移区1上的第二导电类型阱区2，相邻第二导电类型阱区2之间形成JFET区；位于所述第二导电类型阱区2中的第一导电类型源区3，第二导电类型阱区2与所述第一导电类型源区3之间在靠近JFET区的一侧形成沟道区；位于所述第二导电类型阱区2内，远离所述JFET区的第二导电类型重掺杂区4；第一隔离栅介质层5，设置于所述第一导电类型外延层漂移区1顶部，所述第一隔离栅介质层5为中间厚、两侧薄的结构，其厚度沿水平方向变化的部分形成鸟嘴区；第二隔离栅介质层6，设置于所述第一隔离栅介质层5顶部；栅电极10，设置于所述第二隔离栅介质层6顶部；钝化层11，设置于所述第二隔离栅介质层6上，且包覆所述栅电极10；设置于所述第一隔离栅介质层5两侧及所述钝化层11上方的源极金属电极12，同时所述源极金属电极12设置于所述第二导电类型重掺杂区4和部分第一导电类型源区3上方。
优选地，所述第一隔离栅介质层5为SiO2，所述第一隔离栅介质层5的最薄位置位于所述沟道区上方，最厚位置位于所述JFET区上方，最厚位置厚度不低于最薄位置厚度的2倍。进一步地，所述第一隔离栅介质层5的厚度从最薄位置到最厚位置无明显突变台阶。再进一步地，所述第一隔离栅介质层5最薄位置的厚度通常为1nm-100nm，典型厚度为2nm-50nm，最厚位置的厚度一般为50nm-500nm，典型厚度为200nm-500nm。
优选地，所述第二隔离栅介质层6的介电常数大于所述第一隔离栅介质层5，所述第二隔离栅介质层6为Si3N4。进一步地，所述第二隔离栅介质层6的平均厚度大于所述第一隔离栅介质层5最薄位置的厚度。再进一步地，所述第二隔离栅介质层6平均厚度通常为20nm-400nm，典型厚度为50nm-200nm。进一步地，当第二隔离栅介质层6为Si3N4时，第二隔离栅介质层6上方形成SiO2层9。
优选地，所述第二隔离栅介质层6覆盖全部的沟道区，且在所述JFET区上方不连续。所述第二隔离栅介质层6靠近JFET区的一端位于所述鸟嘴区的上方，所述第二隔离栅介质层6远离JFET区的一端位于所述第一导电类型源区3的上方。
优选地，所述第一导电类型外延层漂移区1可以是Si，或是SiC、GaN等宽禁带半导体材料。进一步地，所述第一导电类型外延层漂移区1下方有第一导电类型高掺杂衬底，和设置于衬底下方的漏电极。
优选地，所述栅电极10为金属或掺杂多晶硅。
上述抗单粒子栅极损伤的功率MOSFET栅极结构的制备方法，如图3所示，包括以下步骤：
S1.如图3中的(a)所示为第一导电类型外延层漂移区1；
S2.如图3中的(b)所示，通过光刻、注入和激活退火等工艺在第一导电类型外延层漂移区1上形成第二导电类型阱区2、第一导电类型源区3和第二导电类型重掺杂区4；
S3.如图3中的(c)所示，在所述第一导电类型外延层漂移区1上生长第一隔离栅介质层5；
S4.如图3(d)中的所示，在所述第一隔离栅介质层5上生长第二隔离栅介质层6；
S5.如图3中的(e)所示，通过光刻、刻蚀等工艺，刻蚀JFET区上方的第二隔离栅介质层6和部分第一隔离栅介质层5，形成栅介质加厚窗口7；
S6.如图3中的(f)中的所示，通过高温工艺进行热氧化，在所述栅介质加厚窗口7的位置形成栅介质加厚区8，此时第一隔离栅介质层5形成鸟嘴结构；当第二隔离栅介质层6为Si3N4，第二隔离栅介质层6的上方氧化形成SiO2层9；
S7.如图3中的(g)所示，淀积多晶硅，并刻蚀所述第二导电类型重掺杂区4和部分所述第一导电类型源区3上方的多晶硅，形成多晶硅栅电极10；
S8.如图3中的(h)所示，淀积钝化介质，通过多次光刻、刻蚀工艺形成接触孔，形成钝化层11；
S9.如图3中的(i)所示，淀积金属并反刻，形成源极金属电极12。
实施例2
一种抗单粒子栅极损伤的功率MOSFET栅极结构，如图4所示，与实施例1基本相同，区别在于栅电极10在JFET上方不连续，形成分裂栅结构，可以进一步降低SEGR的栅极损伤，并减小栅电容。
上述抗单粒子栅极损伤的功率MOSFET栅极结构的制备方法，与实施例1的制备方法大致相同，区别在于栅电极10的淀积顺序，具体区别在于步骤S5-S7，本实施例的步骤S5-S7如下：
S5.如图5中的(c)和图5中的(d)所示，当第二隔离栅介质层6为Si3N4，第二隔离栅介质层6的上方氧化形成SiO2层9，并淀积多晶硅栅电极10；
S6.如图5中的(e)所示，通过光刻、刻蚀等工艺，刻蚀JFET区上方的多晶硅栅电极10、SiO2层9、第二隔离栅介质层6和部分第一隔离栅介质层5，形成栅介质加厚窗口7；
S7.如图5中的(f)所示，通过高温工艺进行热氧化，在所述栅介质加厚窗口7的位置形成栅介质加厚区8，此时第一隔离栅介质层5形成鸟嘴结构。同时所述多晶硅栅电极10由于氧化形成多晶硅自氧化层13。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，包括：
第一导电类型外延层漂移区；
位于所述第一导电类型外延层漂移区上的第二导电类型阱区，相邻所述第二导电类型阱区之间形成JFET区；
位于所述第二导电类型阱区内的第一导电类型源区，所述第二导电类型阱区与所述第一导电类型源区之间在靠近JFET区的一侧形成沟道区；
位于所述第二导电类型阱区内，且远离所述JFET区的第二导电类型重掺杂区；
第一隔离栅介质层，所述第一隔离栅介质层设置于所述第一导电类型外延层漂移区顶部，所述第一隔离栅介质层为中间厚、两侧薄的结构，所述第一隔离栅介质层厚度沿水平方向变化的部分形成鸟嘴区；
第二隔离栅介质层，所述第二隔离栅介质层设置于所述第一隔离栅介质层顶部；
栅电极，所述栅电极设置于所述第二隔离栅介质层顶部；
钝化层，所述钝化层设置于所述第二隔离栅介质层上，且包覆所述栅电极；
设置于所述第一隔离栅介质层两侧及所述钝化层上方的源极金属电极，且所述源极金属电极设置于所述第二导电类型重掺杂区和部分第一导电类型源区上方。
2.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述第一隔离栅介质层的最薄位置位于所述沟道区上方，其最厚位置位于所述JFET区上方，最厚位置厚度不低于最薄位置厚度的2倍，从最薄位置到最厚位置无明显突变台阶。
3.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述第二隔离栅介质层的介电常数大于所述第一隔离栅介质层的介电常数。
4.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述第二隔离栅介质层的平均厚度大于所述第一隔离栅介质层最薄位置的厚度。
5.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述第二隔离栅介质层覆盖全部的沟道区，且在所述JFET区上方不连续，所述第二隔离栅介质层靠近JFET区的一端位于所述鸟嘴区的上方，所述第二隔离栅介质层远离JFET区的一端位于所述第一导电类型源区的上方。
6.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述栅电极在JFET区上方不连续，形成分裂栅结构。
7.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述第一导电类型外延层漂移区下方设有第一导电类型高掺杂衬底，以及设置于该衬底下方的漏电极。
8.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述第二隔离栅介质层与所述栅电极之间存在额外的隔离栅介质层。
9.根据权利要求1所述抗单粒子栅极损伤的功率MOSFET栅极结构，其特征在于，所述第一导电类型外延层漂移区采用Si或宽禁带半导体材料；所述栅电极采用金属或掺杂多晶。
10.根据权利要求1-6中任意一项功率MOSFET栅极结构的制备方法，其特征在于，若所述栅电极在JFET区上方连续，则步骤如下：
S1、制备第一导电类型外延层漂移区；
S2、通过光刻、注入和激活退火等工艺在第一导电类型外延层漂移区上形成第二导电类型阱区、第一导电类型源区和第二导电类型重掺杂区；
S3、在所述第一导电类型外延层漂移区上生长第一隔离栅介质层；
S4、在所述第一隔离栅介质层上生长第二隔离栅介质层；
S5、通过光刻、刻蚀工艺，刻蚀JFET区上方的第二隔离栅介质层和部分第一隔离栅介质层，形成栅介质加厚窗口；
S6、通过高温工艺进行热氧化，在所述栅介质加厚窗口的位置形成栅介质加厚区，此时第一隔离栅介质层形成鸟嘴结构；
S7、淀积多晶或金属，并刻蚀所述第二导电类型重掺杂区和部分所述第一导电类型源区上方的多晶或金属，形成栅电极；
S8、淀积钝化介质，通过多次光刻、刻蚀工艺形成接触孔，形成钝化层；
S9、淀积金属并反刻，形成源极金属电极；
若所述栅电极在JFET区上方不连续，则上述步骤S5-S7替换为下述S5’-S7’：
S5’、在所述第二隔离栅介质层表面形成氧化层，并淀积多晶或金属形成栅电极；
S6’、通过光刻、刻蚀工艺，刻蚀JFET区上方的栅电极、氧化层、第二隔离栅介质层和部分第一隔离栅介质层，形成栅介质加厚窗口；
S7’、通过高温工艺进行热氧化，在所述栅介质加厚窗口的位置形成栅介质加厚区，此时第一隔离栅介质层形成鸟嘴结构，同时所述栅电极由于氧化形成自氧化层。
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