CN117712146A - 一种碳化硅晶体管、其制作方法及电子器件 - Google Patents

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Abstract

本发明公开了一种碳化硅晶体管、其制作方法及电子器件，包括碳化硅衬底层、碳化硅外延层和栅极结构，碳化硅外延层中包括多个第一P‑掺杂区域，在相邻两个第一P‑掺杂区域之间设置第二P‑掺杂区域或栅极沟槽，第二P‑掺杂区域或栅极沟槽与相邻的第一P‑掺杂区域之间具有间隙。如此，通过在两个第一P‑掺杂区域之间设置第二P‑掺杂区域或栅极沟槽，可以降低栅极绝缘层处的电场强度，进而对栅极绝缘层进行保护，从而提高碳化硅晶体管的可靠性。

Description

一种碳化硅晶体管、其制作方法及电子器件
技术领域
本发明涉及半导体技术领域，尤指一种碳化硅晶体管、其制作方法及电子器件。
背景技术
碳化硅作为一种宽禁带、高击穿场强、高热导率，以及拥有与硅相近的迁移率的半导体材料，在功率电子应用中具有广阔前景，广泛应用在新能源汽车、充电桩、光伏等领域。
由于碳化硅晶体管工作场景功率较高，反向耐压、短路、雪崩等应用场景导致栅极与沟道区之间的栅极绝缘层容易被击穿，进而导致碳化硅晶体管的可靠性降低。那么，如何提高碳化硅晶体管的可靠性，成为本领域亟待解决的技术问题。
发明内容
本发明实施例提供一种碳化硅晶体管、其制作方法及电子器件，用以提高碳化硅晶体管的可靠性。
第一方面，本发明实施例提供了一种碳化硅晶体管，包括：碳化硅衬底层、以及依次设于所述碳化硅衬底层之上的碳化硅外延层、栅极绝缘层和栅极，所述栅极绝缘层隔绝所述栅极与所述碳化硅外延层；
所述碳化硅外延层中朝向所述栅极绝缘层的一侧包括：多个间隔设置的第一P-掺杂区域、位于每个所述第一P-掺杂区域内的N+掺杂区域以及P+掺杂区域，所述栅极绝缘层分别与相邻的两个所述第一P-掺杂区域、对应的所述N+掺杂区域接触；
所述碳化硅外延层中朝向所述栅极绝缘层的一侧还包括第二P-掺杂区域，所述第二P-掺杂区域设于相邻两个所述第一P-掺杂区域之间，所述第二P-掺杂区域与相邻的所述第一P-掺杂区域之间具有间隙。
第二方面，本发明实施例提供了一种碳化硅晶体管，包括：碳化硅衬底层、以及设于所述碳化硅衬底层之上的碳化硅外延层和栅极结构；
所述碳化硅外延层中朝向所述栅极结构的一侧包括：栅极沟槽、设于所述栅极沟槽两侧的第一P-掺杂区域、位于每个所述第一P-掺杂区域内的N+掺杂区域以及P+掺杂区域，所述第一P-掺杂区域与相邻的所述栅极沟槽之间具有间隙；所述栅极结构中的部分设于所述栅极沟槽内，所述栅极结构中的其余部分分别与两侧的所述第一P-掺杂区域、所述N+掺杂区域接触；
所述栅极结构包括栅极绝缘层和栅极，所述栅极绝缘层隔绝所述栅极与所述碳化硅外延层。
第三方面，本发明实施例提供了一种如上述第一方面介绍的碳化硅晶体管的制作方法，包括：
在碳化硅衬底层之上形成碳化硅外延层；
在所述碳化硅外延层中分别形成多个间隔设置的第一P-掺杂区域和第二P-掺杂区域，且所述第二P-掺杂区域设于相邻两个所述第一P-掺杂区域之间，所述第二P-掺杂区域与相邻的所述第一P-掺杂区域之间具有间隙；
在所述第一P-掺杂区域中形成N+掺杂区域与P+掺杂区域；
在形成有所述第一P-掺杂区域、所述第二P-掺杂区域、所述N+掺杂区域和所述P+掺杂区域的所述碳化硅外延层之上依次形成栅极绝缘层和栅极，且所述栅极绝缘层分别与相邻的两个所述第一P-掺杂区域和对应的所述N+掺杂区域接触。
第四方面，本发明实施例提供了一种如上述第二方面介绍的碳化硅晶体管的制作方法，包括：
在碳化硅衬底层之上形成碳化硅外延层；
在所述碳化硅外延层中形成多个间隔设置的第一P-掺杂区域；
在所述第一P-掺杂区域中形成N+掺杂区域与P+掺杂区域；
在相邻两个所述第一P-掺杂区域之间形成栅极沟槽，所述第一P-掺杂区域与相邻的所述栅极沟槽之间具有间隙；
依次形成栅极绝缘层和栅极，所述栅极绝缘层和所述栅极构成栅极结构，所述栅极结构中的部分设于所述栅极沟槽内，所述栅极结构中的其余部分分别与两侧的所述第一P-掺杂区域、所述N+掺杂区域接触；所述栅极绝缘层隔绝所述栅极与所述碳化硅外延层。
第五方面，本发明实施例提供了一种电子器件，包括：如上述第一方面或第二方面介绍的碳化硅晶体管。
本发明有益效果如下：
本发明实施例提供的一种碳化硅晶体管、其制作方法及电子器件，包括碳化硅衬底层、碳化硅外延层和栅极结构，碳化硅外延层中包括多个第一P-掺杂区域，在相邻两个第一P-掺杂区域之间设置第二P-掺杂区域或栅极沟槽，第二P-掺杂区域或栅极沟槽与相邻的第一P-掺杂区域之间具有间隙。如此，通过在两个第一P-掺杂区域之间设置第二P-掺杂区域或栅极沟槽，可以降低栅极绝缘层处的电场强度，进而对栅极绝缘层进行保护，从而提高碳化硅晶体管的可靠性。
附图说明
图1为本发明实施例中提供的一种碳化硅晶体管的剖面图；
图2为图1中虚线框Q1所示区域的放大图；
图3为本发明实施例中提供的又一种碳化硅晶体管的剖面图；
图4为本发明实施例中提供的又一种碳化硅晶体管的剖面图；
图5为本发明实施例中提供的一种碳化硅晶体管掺杂区域的俯视图；
图6为本发明实施例中提供的一种碳化硅晶体管的制作方法流程图；
图7为本发明实施例中提供的另一种碳化硅晶体管的制作方法流程图；
图8为本发明实施例中提供的一种碳化硅晶体管的制作过程示意图；
图9为未增加第二P-掺杂区域的碳化硅晶体管的仿真数据图；
图10为增加第二P-掺杂区域的碳化硅晶体管的一种仿真数据图；
图11为增加第二P-掺杂区域的碳化硅晶体管的又一种仿真数据图；
图12为本发明实施例中提供的又一种碳化硅晶体管的制作过程示意图；
图13为本发明实施例中提供的电子器件的结构示意图。
具体实施方式
下面将结合附图，对本发明实施例提供的一种碳化硅晶体管、其制作方法及电子器件的具体实施方式进行详细地说明。需要说明的是，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了第一种碳化硅晶体管，如图1所示，包括：碳化硅衬底层1、以及依次设于碳化硅衬底层1之上的碳化硅外延层2、栅极绝缘层6和栅极7，栅极绝缘层6隔绝栅极7与碳化硅外延层2；其中，碳化硅衬底层1可以为N+掺杂的碳化硅衬底；
碳化硅外延层2中朝向栅极绝缘层6的一侧(也即图1中碳化硅外延层2顶部)包括：多个间隔设置的第一P-掺杂区域3、位于每个第一P-掺杂区域3内的N+掺杂区域4以及P+掺杂区域5，栅极绝缘层6分别与相邻的两个第一P-掺杂区域3、对应的N+掺杂区域4接触；
碳化硅外延层2中朝向栅极绝缘层6的一侧还包括第二P-掺杂区域10，第二P-掺杂区域10设于相邻两个第一P-掺杂区域3之间，第二P-掺杂区域10与相邻的第一P-掺杂区域3之间具有间隙。
应理解，如图2所示，该图为图1中虚线框Q1所示区域的放大图，且图2中未示出第二P-掺杂区域，在碳化硅晶体管中，将相邻的两个第一P-掺杂区域3作为JFET(JunctionField-Effect Transistor，结型场效应晶体管)的栅极、并将两者之间的碳化硅外延层2作为JFET的沟道，可以形成寄生在碳化硅晶体管内的等效JFET，将虚线框Q2所示区域称作JFET区域，在碳化硅晶体管反向耐压时，由于等效JFET的存在，电场将集中在JFET区域Q2，这导致虚线Q3所示区域电场强度增大，使得虚线Q3所示区域的栅极绝缘层6容易因击穿而失效，所以可以通过减弱等效JFET的影响，提高碳化硅晶体管的可靠性。
如此，通过在两个第一P-掺杂区域之间设置第二P-掺杂区域，将等效JFET分隔开，减弱了等效JFET的影响，进而降低栅极绝缘层处的电场强度，对栅极绝缘层进行保护，从而提高碳化硅晶体管的可靠性。
可选地，第二P-掺杂区域的掺杂浓度可以为第一P-掺杂区域掺杂浓度的10％至100％。如此，可以避免因第二P-掺杂区域掺杂浓度太低导致栅极绝缘层电场强度仍然较大，还可以避免因第二P-掺杂区域掺杂浓度太高导致碳化硅晶体管比导通电阻较大引起碳化硅晶体管性能降低，所以将第二P-掺杂区域的掺杂浓度设置在合适的范围内，可以有效降低栅极绝缘层处的电场强度，提高碳化硅晶体管的可靠性，同时调控了碳化硅晶体管的比导通电阻，保持了碳化硅晶体管的性能，由此可以得到可靠性和性能均较优的碳化硅晶体管。
进一步地，第二P-掺杂区域的掺杂浓度可以为第一P-掺杂区域掺杂浓度的10％。如此，可以有效降低栅极绝缘层处的电场强度，还使得碳化硅晶体管有着较低的比导通电阻，在提高碳化硅晶体管可靠性的同时，使得碳化硅晶体管拥有较好的性能；另外，碳化硅晶体管比导通电阻降低，使得单位面积的碳化硅晶体管能够提供更大的电流，降低了碳化硅晶体管的应用成本。
可选地，如图1所示，第二P-掺杂区域10的深度h1不小于第一P-掺杂区域3深度h2的50％。如此，可以通过第二P-掺杂区域10有效降低栅极绝缘层6的电场强度，可以提高碳化硅晶体管的可靠性。
进一步地，第二P-掺杂区域的深度为第一P-掺杂区域深度的80％至100％。如此，可以避免因第二P-掺杂区域太深导致制作工艺复杂、成本较高，并且能够根据需要设置第二P-掺杂区域的深度，以提高碳化硅晶体管的可靠性，并提高了碳化硅晶体管的应用范围。
可选地，如图1所示，第二P-掺杂区域10的宽度(也即横向宽度)d为0.1μm至1.0μm。第二P-掺杂区域10更窄的横向宽度可以避免因第二P-掺杂区域10的宽度d太大导致相邻两个第一P-掺杂区域3之间的间隙太小，横向结耗尽引起电流无法正常在碳化硅外延层2中流通导致碳化硅晶体管无法导通，所以将第二P-掺杂区域的宽度d设置在合适的范围内，可以采用较简单的制作工艺得到性能和可靠性均较优的碳化硅晶体管。
本发明实施例提供了第二种碳化硅晶体管，如图3所示，包括：碳化硅衬底层1、以及设于碳化硅衬底层1之上的碳化硅外延层2和栅极结构；其中，碳化硅衬底层1可以为N+掺杂的碳化硅衬底；
碳化硅外延层2中朝向栅极结构的一侧(也即图3中碳化硅外延层2顶部)包括：栅极沟槽11、设于栅极沟槽11两侧的第一P-掺杂区域3、位于每个第一P-掺杂区域3内的N+掺杂区域4以及P+掺杂区域5，第一P-掺杂区域3与相邻的栅极沟槽11之间具有间隙；栅极结构中的部分设于栅极沟槽11之内，栅极结构中的其余部分分别与两侧的第一P-掺杂区域3、N+掺杂区域4接触；
栅极结构包括栅极绝缘层6和栅极7，栅极绝缘层6隔绝栅极7与碳化硅外延层2。
如此，通过在两个第一P-掺杂区域之间设置栅极沟槽，栅极沟槽取代了部分JFET区域，降低了碳化硅晶体管的导通电阻，提高了碳化硅晶体管的性能。
可选地，栅极沟槽的深度为第一P-掺杂区域深度的10％至100％，进一步地，栅极沟槽的深度可以优选为第一P-掺杂区域深度的100％，如图3中所示。
如此，可以避免因栅极沟槽的深度太深导致第一P-掺杂区域难以对栅氧进行保护，所以将栅极沟槽的深度设置在合适的范围内，使得栅极沟槽占据部分JFET区域，既可以对栅极绝缘层进行保护，又降低了碳化硅晶体管的比导通电阻，并且不需要额外增加其他结构，可以保证碳化硅晶体管可靠性，还可以降低形成栅极沟槽的难度和成本。
另外，如图4所示，对于第一种碳化硅晶体管和第二种碳化硅晶体管，还包括金属层9、电极绝缘层8、漏极12。应理解，图4是以第一种碳化硅晶体管的结构为例示出的，对于第二种碳化硅晶体管的结构在此未示出。
其中，金属层9设于碳化硅外延层2之上，电极绝缘层8设于金属层9与栅极之间，并且电极绝缘层8中设置有通孔(图4中未示出)，金属层9中包括栅极金属，栅极金属通过电极绝缘层8中的通孔与栅极电性连接。如此，通过电极绝缘层8，可以实现金属层9与栅极的隔绝，并且通过通孔可以实现栅极与栅极金属的电连接，从而便于向栅极输送栅极电压信号。另外，碳化硅衬底层1远离碳化硅外延层2的表面设有背面金属，该背面金属可以作为漏极12且与碳化硅衬底层1形成欧姆接触。
应理解，如图4所示，竖直虚线之间的区域X的横向长度为碳化硅晶体管的最小重复单元的横向空间周期长度，即区域X包括的结构可向两侧重复延伸。
可选地，如图5所示，该图为图4中沿箭头F1所指示方向的碳化硅外延层2的俯视图，碳化硅外延层中设置有：设于每个N+掺杂区域4内的多个P+掺杂区域5和多个P+掺杂区域5，各P+掺杂区域5交错排布。
如此，第一P-掺杂区域与多个P+掺杂区域电性连接，且位于栅极沟槽两侧的各P+掺杂区域交错排布，可以抑制碳化硅晶体管体寄生BJT误导通效应，从而提高碳化硅晶体管的性能。
需要指出的是，结合图4所示，沿着图中箭头F1所指示方向，P+掺杂区域5的纵向深度可以等于或大于N+掺杂区域4的纵向深度。
基于同一发明构思，本发明实施例提供的第一种碳化硅晶体管的制作方法，如图6所示，包括：
S601、在碳化硅衬底层之上形成碳化硅外延层。
可选地，在该步骤中，可以采用CVD工艺，利用甲烷或丙烷作为材料生长气体，氢气作为载气外延生长得到碳化硅外延层，当然，碳化硅外延层也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。
S602、在碳化硅外延层中分别形成多个间隔设置的第一P-掺杂区域和第二P-掺杂区域，且第二P-掺杂区域设于相邻两个第一P-掺杂区域之间，第二P-掺杂区域与相邻的第一P-掺杂区域之间具有间隙。
S603、在第一P-掺杂区域中形成N+掺杂区域与P+掺杂区域。
可选地，在步骤S602和步骤S603中，第一P-掺杂区域、N+掺杂区域、以及P+掺杂区域均可以但不限于通过离子注入的方法得到。
S604、在形成有第一P-掺杂区域、第二P-掺杂区域、N+掺杂区域和P+掺杂区域的碳化硅外延层之上依次形成栅极绝缘层和栅极，且栅极绝缘层分别与相邻的两个第一P-掺杂区域和对应的N+掺杂区域接触。
可选地，栅极绝缘层可以与对应的第二P-掺杂层接触，当然栅极绝缘层也可以不与对应的第二P-掺杂层接触，在此并不限定。
如此，在相邻两个第一P-掺杂区域之间形成第二P-掺杂区域，且第二P-掺杂区域与第一P-掺杂区域之间存在间隙，能够降低栅极绝缘层处的电场强度，对栅极绝缘层进行保护，从而提高碳化硅晶体管的可靠性。
可选地，在碳化硅外延层中形成第二P-掺杂区域包括：采用离子注入法形成第二P-掺杂区域。如此，在碳化硅金属氧化物半导体场效应晶体管标准工艺之外仅使用一次离子注入工艺，即可形成第二P-掺杂区域，从而通过使用简单的工艺提高了碳化硅晶体管的可靠性。
可选地，在碳化硅外延层中形成第二P-掺杂区域包括：
在相邻两个所述第一P-掺杂区域之间，对所述碳化硅外延层表面进行刻蚀，得到沟槽；
通过碳化硅二次外延工艺，在沟槽内形成P-掺杂的碳化硅外延层，以填充沟槽，形成第二P-掺杂区域；再通过化学机械抛光技术，去除沟槽之外形成的P-掺杂的碳化硅外延层。
其中，碳化硅外延层一般选择使用(0001)晶面向<112_0>晶向偏4°角的4H-SiC外延得到，这将使得外延方向在六方晶系的情况下部分偏向<112_0>晶向，因此为了避免该4°偏角的影响，上述沟槽的侧壁应与<112_0>晶向族平行。
并且，在沟槽内生长P-掺杂的碳化硅外延层时，在沟槽之外的部分区域也可能会形成P-掺杂的碳化硅外延层，所以后续需要采用化学机械抛光技术，将沟槽之外的P-掺杂的碳化硅外延层磨掉，并使得抛光后的碳化硅外延层表面为平坦的表面。当然，在进行抛光时，可能会使得碳化硅外延层表面整体磨掉一部分，但不管磨掉哪些部分，抛光后的碳化硅外延层表面均为平坦的表面。
如此，沟槽的侧壁在六方晶系的情况下与<112_0>晶向族平行，有利于在沟槽内形成填充完全的P-掺杂的碳化硅材料，并由此得到第二P-掺杂区域，进而提高碳化硅晶体管的可靠性；并且，该方法形成第二P-掺杂区域的宽度更容易控制，不会因使用高能离子注入工艺而出现沟道效应，能够降低碳化硅晶体管的比导通电阻，进而提高碳化硅晶体管的性能。
基于同一发明构思，本发明实施例提供的第二种碳化硅晶体管的制作方法，如图7所示，包括：
S701、在碳化硅衬底层之上形成碳化硅外延层。
可选地，在该步骤S701中，可以采用CVD工艺，利用甲烷或丙烷作为材料生长气体，氢气作为载气外延生长得到碳化硅外延层，当然，碳化硅外延层也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。
S702、在碳化硅外延层中形成多个间隔设置的第一P-掺杂区域。
S703、在第一P-掺杂区域中形成N+掺杂区域与P+掺杂区域。
可选地，在步骤S702和步骤S703中，第一P-掺杂区域、N+掺杂区域、以及P+掺杂区域均可以但不限于通过离子注入的方法得到。
S704、在相邻两个第一P-掺杂区域之间形成栅极沟槽，第一P-掺杂区域与相邻的栅极沟槽之间具有间隙。
S705、依次形成栅极绝缘层和栅极，栅极绝缘层和栅极构成栅极结构，栅极结构中的部分设于栅极沟槽内，栅极结构中的其余部分分别与两侧的第一P-掺杂区域、N+掺杂区域接触；栅极绝缘层隔绝栅极与碳化硅外延层。
如此，在相邻两个第一P-掺杂区域之间形成栅极沟槽，能够消除部分JFET区域，并且，形成的栅极沟槽取代了原本存在的碳化硅外延层，降低了碳化硅晶体管的导通电阻，提高了碳化硅晶体管的性能。
下面结合具体的实施例，对本发明实施例提供的碳化硅晶体管及其制作方法进行解释说明。
实施例一：
实施例一的碳化硅晶体管的制造方法和工艺实现方式包含如下步骤：
S1、如图8中(a)所示，在碳化硅衬底层之上形成碳化硅外延层。
具体过程可以包括：在N+重掺杂的碳化硅衬底层上，使用碳化硅外延炉，生长本征外延层，即可得到碳化硅外延层，生长完成后对碳化硅外延层表面进行湿法清洗。
S2、如图8中(b)所示，在碳化硅外延层的顶端形成第一P-掺杂区域3、N+掺杂区域4、P+掺杂区域5、以及第二P-掺杂区域10。
形成第一P-掺杂区域具体过程可以包括：在碳化硅外延层的表面，形成具有预定图案的第一掩膜层；然后，采用离子注入法，向第一掩膜层暴露出的区域进行高能离子注入，从而在特定位置形成浓度垂直分布的P+掺杂区域；最后，去除第一掩膜层并进行清洗，以便于制作其他结构。
其中，形成具有预定图案的第一掩膜层，可以具体包括：
在碳化硅外延层表面沉积氮化硅并作为刻蚀阻挡层；再采用PECVD(PlasmaEnhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)方法，在刻蚀阻挡层表面制作出氧化硅层并作为第一掩膜层；在第一掩膜层表面旋涂光刻胶，并对光刻胶进行图案化处理，得到具有预定图案的光刻胶；对光刻胶暴露出的区域进行刻蚀，将预定图案转移至第一掩膜层中，形成具有预定图案的第一掩膜层。
并且，在去除第一掩膜层并进行清洗时，可以具体包括：使用氢氟酸进行湿法刻蚀，以去除第一掩膜层、刻蚀阻挡层，然后再使用SPM湿法清洗。
形成N+掺杂区域具体过程可以包括：在碳化硅外延层的表面，采用与形成第一掩膜层同样的过程，形成具有预定图案的第二掩膜层；然后，采用离子注入法，向第二掩膜层暴露出的区域进行高能离子注入，从而在特定位置形成浓度垂直分布的N+掺杂区域；最后，去除第二掩膜层并进行清洗，以便于制作其他结构。
形成P+掺杂区域具体过程可以包括：在碳化硅外延层的表面，采用与形成第一掩膜层同样的过程，形成具有预定图案的第三掩膜层；然后，采用离子注入法，向第三掩膜层暴露出的区域进行高能离子注入，从而在特定位置形成浓度垂直分布的P+掺杂区域；最后，去除第三掩膜层并进行清洗，以便于制作其他结构。
形成第二P-掺杂区域具体过程可以包括：在碳化硅外延层的表面，采用与形成第一掩膜层同样的过程，形成具有预定图案的第四掩膜层；然后，采用离子注入法，向第四掩膜层暴露出的区域进行高能离子注入，从而在特定位置形成浓度垂直分布的第二P-掺杂区域；最后，去除第四掩膜层并进行清洗。
另外，在完成S2步骤后，对形成的全部掺杂区域(比如P-掺杂区域、N+掺杂区域、P+掺杂区域、以及第二P-掺杂区域)进行退火激活处理，以使得掺杂区域从非晶化向晶化转变，从而实现相应的功能。其中，激活处理的过程包括：采用RF-PECVD(Radio FrequencyPlasma Enhanced Chemical Vapor Deposition，射频等离子体化学气相沉积)法或本领域技术人员熟知的其他方法得到，在此并不限定，以RF-PECVD法为例，在上述步骤所得结构表面整层沉积厚度约为50nm的碳膜，在1700℃下退火30min，碳膜可以阻止掺杂原子在退火激活过程中向外扩散，使得掺杂区域从非晶化向晶化转变。退火激活处理后，进行灰化处理以去除碳膜，并对上述步骤所得结构表面进行牺牲氧化处理，去除表面层，接着再进行标准的RCA(工业标准湿法清洗工艺)清洗。
S3、如图8中(c)所示，在碳化硅外延层之上形成栅极绝缘层6、以及栅极7。
具体过程可以包括：对碳化硅外延层远离碳化硅衬底层的表面进行1100℃-1300℃温度下的热氧化处理，在碳化硅外延层远离碳化硅衬底层的表面生成二氧化硅层；或者采用LPCVD(Low Pressure Chemical Vapor Deposition，低压化学气相沉积)方法，在碳化硅外延层表面沉积二氧化硅层。接着，在二氧化硅层之上，沉积导电材料；其中导电材料可以但不限于为原位掺杂的多晶硅材料。之后，采用与形成第一掩膜层同样的过程，在导电材料之上形成具有预定图案的第五掩膜层，对第五掩膜层暴露出的区域进行刻蚀，并刻蚀到二氧化硅层，在刻蚀完成后去除第五掩膜层并进行清洗，得到栅极绝缘层和栅极。
S4、如图8中(d)所示，形成电极绝缘层8、通孔(图8中未示出)、金属层9(包括形成栅极金属和源极金属，图11中未示出)、以及漏极。
形成电极绝缘层和通孔具体过程可以包括：采用CVD(Chemical VaporDeposition，化学气相沉积)法，在碳化硅外延层表面整层沉积绝缘层；并进行选择区域刻蚀，以形成覆盖栅极的电极绝缘层、以及贯穿电极绝缘层的通孔。
形成金属层和漏极具体过程可以包括：在碳化硅外延层远离碳化硅衬底层方向的表面整层沉积金属层；并对栅极金属与源极金属之间进行刻蚀，以便于在金属层中分离出栅极金属区域和源极金属区域，且栅极金属通过电极绝缘层中的通孔与栅极电性连接，源极金属与N+掺杂区域、以及P+掺杂区域电性连接，源极金属与N+掺杂区域之间形成欧姆接触，其中N+掺杂区域可以看作是碳化硅晶体管的源极；对碳化硅衬底层进行减薄处理之后，在碳化硅衬底层远离碳化硅外延层的表面形成背面金属，该背面金属作为碳化硅晶体管的漏极，再进行激光退火，使得漏极与碳化硅衬底层之间形成欧姆接触。应理解，漏极可以采用本领域技术人员熟知的能够与碳化硅衬底层形成欧姆接触的其他材料和结构，在此并不限定。
如此，通过上述步骤S1至S4即可制作实施例一中的碳化硅晶体管，该碳化硅晶体管能得到的效果以及原理如下：
如图9所示，该图表示的是未增加第二P-掺杂区域的碳化硅晶体管，且其反向耐压时的电压梯度绝对值(也即电场强度绝对值)分布仿真图，该碳化硅晶体管在反向耐漏极高压条件下，电压梯度绝对值集中在栅极绝缘层6的中心区域，即虚线框Q4所示区域，其电压梯度绝对值最大值达到1.2MV/cm。
如图10所示，该图表示的是在同样的掺杂浓度和尺寸下，增加了第二P-掺杂区域的碳化硅晶体管反向耐压时的电压梯度绝对值分布仿真图，且此时第二P-掺杂区域的掺杂浓度为第一P-掺杂区域掺杂浓度的100％。栅极绝缘层6内的电压梯度绝对值的极大值，从栅极绝缘层6的中心区域向左右两侧水平分离，形成了两个电压梯度绝对值较高的区域，即两个虚线框Q5所示区域，每个虚线框Q5所示区域均存在一个电压梯度绝对值的极大值，两个极大值均处于0.6MV/cm至0.7MV/cm范围内，同时原本中心区域的电压梯度绝对值小于0.4MV/cm。显然，第二P-掺杂区域加大了对栅极绝缘层的屏蔽，提高了碳化硅晶体管的可靠性。
另外，由于第二P-掺杂区域浓度增大会导致碳化硅晶体管比导通电阻的增大，进而降低碳化硅晶体管的性能、提高碳化硅晶体管的成本。因此，可以在保证其他条件不变的前提下，根据实际需要，调整第二P-掺杂区域的掺杂浓度。
如图11所示，该图表示的是增加第二P-掺杂区域，且第二P-掺杂区域的掺杂浓度为第一P-掺杂区域掺杂浓度的10％时碳化硅晶体管反向耐压时的电压梯度绝对值分布仿真图。栅极绝缘层6内的电压梯度绝对值的极大值也从栅极绝缘层6的中心区域向左右两侧水平分离，形成了两个电压梯度绝对值较高的区域，即两个虚线框Q6所示区域，每个虚线框Q6所示区域均存在一个电压梯度绝对值的极大值，两个极大值均为1.1MV/cm，同时原本中心区域的电压梯度绝对值为0.9MV/cm。显然，第二P-掺杂区域浓度为第一P-掺杂区域掺杂浓度的10％，依然能够显著提高碳化硅晶体管的可靠性。
因此，可以将第二P-掺杂区域设置为与第一P-掺杂区域掺杂类型相同，并且可以根据对碳化硅晶体管可靠性与碳化硅晶体管的比导通电阻的要求，调节第二P-掺杂区域的掺杂浓度，从而满足不同应用场景的需要，提高碳化硅晶体管设计的灵活性。
实施例二：
如图1所示，该实施例二中的碳化硅晶体管的制作方法与前述实施例一中碳化硅晶体管的制作方法基本类似，不同之处包括：
将前述实施例一中的步骤S2形成第二P-掺杂区域具体过程修改为：采用上述步骤S2中同样的过程，得到具有预定图案的第四掩膜层；采用预定的刻蚀条件，对第四掩膜层暴露出的区域进行ICP刻蚀，以形成位于相邻两个第一P-掺杂区域之间的沟槽；去除碳化硅外延层表面的掩膜并湿法清洗后，在1650℃反应条件下，进行P-型碳化硅外延层的沟槽回填。回填之后，使用CMP(Chemical Mechanical Polish，化学机械研磨)方式对沟槽回填后沟槽外部的多余的P-型碳化硅外延层进行化学机械研磨移除。之后，在碳化硅外延层的顶端形成第一P-掺杂区域、N+掺杂区域、P+掺杂区域、以及第二P-掺杂区域。也就是说，在形成沟槽、填充沟槽且研磨之后，再形成第一P-掺杂区域、N+掺杂区域、P+掺杂区域、以及第二P-掺杂区域。
应理解，使用刻蚀沟槽并回填的工艺形成第二P-掺杂区域，相比于通过离子注入法形成第二P-掺杂区域，在工艺上可以通过刻蚀工艺的调整，更好控制第二P-掺杂区域的宽度，不会出现由于高能离子注入工艺，导致第二P-掺杂区域的横向沟道效应现象等，容易控制碳化硅晶体管的性能，并提高碳化硅晶体管的可靠性。并且，类似本发明的实施方式一，实施例二可以获得与本发明的实施方式一类似的仿真结果。
实施例三：
该实施例三中的碳化硅晶体管的制作方法与前述实施例一中碳化硅晶体管的制作方法基本类似，不同之处包括：
将前述实施例一中的步骤S2形成第二P-掺杂区域的过程删除；
将前述实施例一中的步骤S3修改为：如图12中(b)和(c)所示，形成栅极沟槽11、栅极绝缘层6、以及栅极7。
形成栅极沟槽的具体过程可以包括：采用上述步骤S2中同样的过程，得到具有预定图案的第六掩膜层；采用预定的刻蚀条件，对第六掩膜层暴露出的区域进行ICP刻蚀，以形成位于相邻两个第一P-掺杂区域之间的栅极沟槽，且该栅极沟槽的深宽比大于上述实施例二中沟槽的深宽比。
形成栅极绝缘层、以及栅极的具体过程可以包括：对碳化硅外延层远离碳化硅衬底层的表面、以及栅极沟槽内生成氧化硅层，生成氧化硅层的方法可以为：在700℃条件下，使用TEOS(Tetraethyl Orthosilicate，硅酸乙酯)作为反应源气的LPCVD(Low PressureChemical Vapor Deposition，低压化学气相沉积)方法沉积，再进行退火处理。接着，在二氧化硅层之上，沉积导电材料；其中导电材料可以但不限于为原位掺杂的多晶硅材料，沉积导电材料的方法可以但不限于采用溅射的方法。之后，采用与形成第一掩膜层同样的过程，在导电材料之上形成具有预定图案的第五掩膜层，对第五掩膜层暴露出的区域进行刻蚀，并刻蚀到二氧化硅层，在刻蚀完成后去除第五掩膜层并进行清洗，得到栅极绝缘层和栅极。
应理解，在实施例三中，在碳化硅衬底层之上形成碳化硅外延层；在碳化硅外延层的顶端形成第一P-掺杂区域、N+掺杂区域、以及P+掺杂区域；形成电极绝缘层、通孔、金属层、以及漏极，与前述实施例一中的制作方法相同，在此不再赘述。
如此，直接刻蚀栅极沟槽并沉积栅极绝缘层和填充导栅极，能够通过占据部分的JFET区域降低碳化硅晶体管的比导通电阻，进而提高碳化硅晶体管的性能，降低应用成本；另外，可以通过减小栅极沟槽的深度，使用第一P-掺杂区域对栅极沟槽底部的栅极绝缘层进行保护，并且不使用其他的保护结构，能够节约碳化硅晶体管的面积，降低成本。
基于同一发明构思，本发明实施例还提供了一种电子器件，该电子器件的实现原理与前述碳化硅晶体管的实现原理类似，该电子器件的具体实现方式可以参见前述碳化硅晶体管的实施例，重复之处不再赘述。
具体地，本发明实施例提供的一种电子器件，如图13所示，包括：如上述内容中介绍的碳化硅晶体管1301。
其中，电子器件可以但不限于应用于：电源、光伏系统、工业电机、电动汽车等。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种碳化硅晶体管，其特征在于，包括：碳化硅衬底层、以及依次设于所述碳化硅衬底层之上的碳化硅外延层、栅极绝缘层和栅极，所述栅极绝缘层隔绝所述栅极与所述碳化硅外延层；
所述碳化硅外延层中朝向所述栅极绝缘层的一侧包括：多个间隔设置的第一P-掺杂区域、位于每个所述第一P-掺杂区域内的N+掺杂区域以及P+掺杂区域，所述栅极绝缘层分别与相邻的两个所述第一P-掺杂区域、对应的所述N+掺杂区域接触；
所述碳化硅外延层中朝向所述栅极绝缘层的一侧还包括第二P-掺杂区域，所述第二P-掺杂区域设于相邻两个所述第一P-掺杂区域之间，所述第二P-掺杂区域与相邻的所述第一P-掺杂区域之间具有间隙。
2.如权利要求1所述的碳化硅晶体管，其特征在于，所述第二P-掺杂区域的掺杂浓度为所述第一P-掺杂区域掺杂浓度的10％至100％。
3.如权利要求2所述的碳化硅晶体管，其特征在于，所述第二P-掺杂区域的掺杂浓度为所述第一P-掺杂区域掺杂浓度的10％。
4.如权利要求1所述的碳化硅晶体管，其特征在于，所述第二P-掺杂区域的深度不小于所述第一P-掺杂区域深度的50％。
5.如权利要求4所述的碳化硅晶体管，其特征在于，所述第二P-掺杂区域的深度为所述第一P-掺杂区域深度的80％至100％。
6.如权利要求1-5任一项所述的碳化硅晶体管，其特征在于，所述第二P-掺杂区域的宽度为0.1μm至1.0μm。
7.一种碳化硅晶体管，其特征在于，包括：碳化硅衬底层、以及设于所述碳化硅衬底层之上的碳化硅外延层和栅极结构；
所述碳化硅外延层中朝向所述栅极结构的一侧包括：栅极沟槽、设于所述栅极沟槽两侧的第一P-掺杂区域、位于每个所述第一P-掺杂区域内的N+掺杂区域以及P+掺杂区域，所述第一P-掺杂区域与相邻的所述栅极沟槽之间具有间隙；所述栅极结构中的部分设于所述栅极沟槽内，所述栅极结构中的其余部分分别与两侧的所述第一P-掺杂区域、所述N+掺杂区域接触；
所述栅极结构包括栅极绝缘层和栅极，所述栅极绝缘层隔绝所述栅极与所述碳化硅外延层。
8.如权利要求7所述的碳化硅晶体管，其特征在于，所述栅极沟槽的深度为所述第一P-掺杂区域深度的10％至100％。
9.如权利要求8所述的碳化硅晶体管，其特征在于，所述栅极沟槽的深度为所述第一P-掺杂区域深度的100％。
10.一种如权利要求1-6任一项所述的碳化硅晶体管的制作方法，其特征在于，包括：
在碳化硅衬底层之上形成碳化硅外延层；
在所述碳化硅外延层中分别形成多个间隔设置的第一P-掺杂区域和第二P-掺杂区域，且所述第二P-掺杂区域设于相邻两个所述第一P-掺杂区域之间，所述第二P-掺杂区域与相邻的所述第一P-掺杂区域之间具有间隙；
在所述第一P-掺杂区域中形成N+掺杂区域与P+掺杂区域；
在形成有所述第一P-掺杂区域、所述第二P-掺杂区域、所述N+掺杂区域和所述P+掺杂区域的所述碳化硅外延层之上依次形成栅极绝缘层和栅极，且所述栅极绝缘层分别与相邻的两个所述第一P-掺杂区域和对应的所述N+掺杂区域接触。
11.如权利要求10所述的制作方法，其特征在于，在所述碳化硅外延层中形成第二P-掺杂区域包括：
在相邻两个所述第一P-掺杂区域之间，对所述碳化硅外延层表面进行刻蚀，得到沟槽；
通过碳化硅二次外延工艺，在所述沟槽内形成P-掺杂的碳化硅外延层，以填充所述沟槽，形成所述第二P-掺杂区域；再通过化学机械抛光技术，去除所述沟槽之外形成的所述P-掺杂的碳化硅外延层。
12.如权利要求10所述的制作方法，其特征在于，在所述碳化硅外延层中形成第二P-掺杂区域包括：采用离子注入法形成所述第二P-掺杂区域。
13.一种如权利要求7-9任一项所述的碳化硅晶体管的制作方法，其特征在于，包括：
在碳化硅衬底层之上形成碳化硅外延层；
在所述碳化硅外延层中形成多个间隔设置的第一P-掺杂区域；
在所述第一P-掺杂区域中形成N+掺杂区域与P+掺杂区域；
在相邻两个所述第一P-掺杂区域之间形成栅极沟槽，所述第一P-掺杂区域与相邻的所述栅极沟槽之间具有间隙；
依次形成栅极绝缘层和栅极，所述栅极绝缘层和所述栅极构成栅极结构，所述栅极结构中的部分设于所述栅极沟槽内，所述栅极结构中的其余部分分别与两侧的所述第一P-掺杂区域、所述N+掺杂区域接触；所述栅极绝缘层隔绝所述栅极与所述碳化硅外延层。
14.一种电子器件，其特征在于，包括：如权利要求1-9任一项所述的碳化硅晶体管。
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