CN106449774A - 优化表面电场的沟槽式势垒肖特基结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种优化表面电场的沟槽式势垒肖特基结构及其制作方法，包括位于半导体基板上的元胞沟槽、有源区和终端耐压环；特征是：在所述沟槽式势垒肖特基结构的截面上，包括N型衬底、N型外延层、位于N型外延层上表面的势垒金属、正面金属和背面金属；所述元胞沟槽包括设置于N型外延层上部的沟槽，在沟槽的内壁和顶部的表面生长一层氧化层，在沟槽内腔中淀积导电多晶硅，在沟槽顶部表面的氧化层上设有多晶硅遮挡层；在所述有源区的垫垒金属下方形成一个P型注入区，该P型注入区位于N型外延层的上部。本发明能够优化表面的峰值电场，提高表面势垒金属的抗压能力，减小器件漏电，提高浪涌能力和高温可靠性。
Description
技术领域
本发明涉及一种优化表面电场的沟槽式势垒肖特基结构及其制作方法，属于半导体技术领域。
背景技术
当前传统的沟槽式势垒肖特基结构如图1所示，包括N型衬底1’、N型外延层2’、热氧化层3’、导电多晶硅4’、势垒金属层5’、正面金属6’和背面金属7’。
传统的沟槽式势垒肖特基的制作方法，包括以下步骤：
（1）在N型外延层2’表面形成沟槽刻蚀阻挡层：
（2）进行沟槽刻蚀；
（3）采用湿法腐蚀刻蚀去除掉全部的沟槽刻蚀阻挡层；
（4）在沟槽内壁中生长一定厚度热氧化层3’；
（5）在沟槽中淀积导电多晶硅（LPPOLY）4’并回刻；
（6）在表面溅射势垒金属层5’，然后快速退火形成硅化物合金，形成肖特基接触；
（7）制作正面金属6’，形成正面金属电极；
（8）制作背面金属7’，形成背面金属电极。
这种制作方法在沟槽（Trench）顶部的表面电场线非常集中，容易发生高温漏电，并且抗浪涌能力较弱，容易导致可靠性失效问题。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
鉴于上述和/或现有半导体封装中存在的沟槽顶部表面电场线集中容易发生高温漏电、抗浪涌能力弱、容易导致可靠性失效等问题，提出了本发明。
本发明的目的是克服现有技术中存在的不足，提供一种优化表面电场的沟槽式势垒肖特基结构及其制作方法，能够优化表面的峰值电场，提高表面势垒金属的抗压能力，减小器件漏电，提高浪涌能力和高温可靠性。
按照本发明提供的技术方案，一种优化表面电场的沟槽式势垒肖特基结构，包括位于半导体基板上的元胞沟槽、有源区和终端耐压环，终端耐压环环绕包围有源区和元胞沟槽；特征是：在所述沟槽式势垒肖特基结构的截面上，包括N型衬底、设置于N型衬底上表面的N型外延层、位于N型外延层上表面的势垒金属、位于势垒金属上表面的正面金属、以及位于N型衬底背面的背面金属；
所述元胞沟槽包括设置于N型外延层上部的沟槽，在沟槽的内壁和顶部的表面生长一层氧化层，在沟槽内腔中淀积导电多晶硅，在沟槽顶部表面的氧化层上设有多晶硅遮挡层；在所述有源区的垫垒金属下方形成一个P型注入区，该P型注入区位于N型外延层的上部。
进一步的，所述多晶硅遮挡层的长度为0.1～0.3μm。
所述优化表面电场的沟槽式势垒肖特基结构的制作方法，特征是，包括以下步骤：
（1）在N型衬底上表面生长N型外延层，在N型外延层上表面形成沟槽刻蚀阻挡层，该沟槽刻蚀阻挡层遮挡住N型外延层上表面的部分区域，露出元胞沟槽的位置；
（2）利用沟槽刻蚀阻挡层进行沟槽的刻蚀，得到沟槽；
（3）保留沟槽刻蚀阻挡层，刻蚀掉靠近沟槽一侧的部分沟槽刻蚀阻挡层；
（4）在沟槽的内壁和沟槽顶部的表面生长氧化层；
（5）在沟槽中以及沟槽顶部表面的氧化层上淀积导电多晶硅，并通过对导电多晶硅回刻得到形成于沟槽顶部表面的多晶硅遮挡层；
（6）去除沟槽刻蚀阻挡层；
（7）在有源区的N型外延层的上部注入P型杂质并退火形成P型注入区；
（8）在半导体基材表面溅射势垒金属，经退火形成肖特基接触；
（9）在势垒金属表面制作正面金属，形成正面金属电极；
（10）在N型衬底背面制作背面金属，形成背面金属电极。
进一步的，所述沟槽刻蚀阻挡层采用热氧化层或TEOS，厚度为4000～10000 Å。
进一步的，所述沟槽深度为1～4μm，沟槽开口尺寸为0.4～1.2μm。
进一步的，所述沟槽刻蚀阻挡层的厚度为1000~1500 Å。
进一步的，所述氧化层的厚度为1000~4000 Å。
进一步的，所述多晶硅遮挡层的长度为0.1～0.3μm。
进一步的，所述步骤（7）中，P型杂质采用B或者BF2，注入能量为30～80KEV，注入剂量为1E12~1E14；所述退火温度为950~1100℃，退火时间为1~5分钟。
进一步的，所述势垒金属采用Ti、Ni或Pt。
本发明所述优化表面电场的沟槽式势垒肖特基结构，元胞沟槽位置的导电多晶硅（LPPOLY）会在沟槽（Trench）顶部的表面形成一定宽度的多晶硅（LPPOLY）遮挡层，同时在势垒金属层下方会形成一个P型注入区。所述优化表面电场的沟槽式势垒肖特基结构，与传统的沟槽式势垒肖特基结构相比，这个一定宽度的导电多晶硅（LPPOLY）遮挡层和P型注入区会优化表面的峰值电场，减小器件漏电，提高抗浪涌能力和高温可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。其中：
图1为传统的沟槽式势垒肖特基结构的剖视图。
图2为本发明所述优化表面电场的沟槽式势垒肖特基结构的俯视图。
图3为图2中A1-A2之间的剖视图。
图4～图13为本发明所述沟槽式势垒肖特基结构的制作过程示意图。其中：
图4为在N型外延层上形成沟槽刻蚀阻挡层的示意图。
图5为刻蚀得到沟槽的示意图。
图6为沟槽刻蚀阻挡层部分湿法腐蚀后的示意图。
图7为在沟槽内壁生长氧化层后的示意图。
图8为在沟槽内淀积导电多晶硅并回刻后的示意图。
图9为去除沟槽刻蚀阻挡层的示意图。
图10为形成P型注入区的示意图。
图11为形成势垒金属的示意图。
图12为形成正面金属的示意图。
图13为形成背面金属的示意图。
图14为本发明所述沟槽式势垒肖特基结构和传统结构的电场强度分布对比。
图中标号：N型衬底1、N型外延层2、氧化层3、导电多晶硅4、势垒金属5、正面金属6、背面金属7、P型注入区、多晶硅遮挡层9、沟槽刻蚀阻挡层10、沟槽11、元胞沟槽A、有源区B、终端耐压环C。
具体实施方式
为了使本发明的上述目的、特征和优点能够更加明显易懂，下面结合具体附图对本发明的具体实施方式作进一步的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施例，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实施制作中应包含长度、宽度及深度的三维空间尺寸。
如图2所示，本发明所述优化表面电场的沟槽式势垒肖特基结构的俯视面上，包括位于半导体基板上的元胞沟槽A、有源区B和终端耐压环C，终端耐压环C环绕包围有源区B和元胞沟槽A。
如图3所示，在所述沟槽式势垒肖特基结构的截面上，包括N型衬底1、设置于N型衬底1上表面的N型外延层2、位于N型外延层2上表面的势垒金属5、位于势垒金属5上表面的正面金属6、以及位于N型衬底1背面的背面金属7；所述元胞沟槽A包括设置于N型外延层2上部的沟槽11，在沟槽11的内壁和顶部的表面生长一层氧化层3，在沟槽11内腔中淀积导电多晶硅4，在沟槽11顶部表面的氧化层3上设有多晶硅遮挡层9，多晶硅遮挡层9的长度一般为0.1～0.3μm；同时，在所述有源区B的垫垒金属5下方形成一个P型注入区8，该P型注入区8位于N型外延层2的上部。
本发明所述优化表面电场的沟槽式势垒肖特基结构的制作方法，包括以下步骤：
（1）如图4所示，在N型衬底1上表面生长N型外延层2，在N型外延层2上表面形成沟槽刻蚀阻挡层10，该沟槽刻蚀阻挡层10遮挡住N型外延层2上表面的部分区域，露出元胞沟槽A的位置；所述沟槽刻蚀阻挡层采用热氧化层或TEOS等，厚度为4000～10000 Å；
（2）如图5所示，利用沟槽刻蚀阻挡层10进行沟槽11的刻蚀，得到沟槽11；所述沟槽11深度为1～4μm，沟槽11开口尺寸为0.4～1.2μm，具体尺寸按照器件电压进行选择；
（3）如图6所示，保留沟槽刻蚀阻挡层10，采用湿法腐蚀刻蚀掉靠近沟槽11一侧的部分沟槽刻蚀阻挡层10；所述沟槽刻蚀阻挡层10的厚度为1000~1500 Å；
（4）如图7所示，在沟槽11的内壁和沟槽11顶部表面生长一定厚度的氧化层3；所述氧化层3的厚度为1000~4000 Å；
（5）如图8所示，在沟槽11中以及沟槽11顶部表面的氧化层3上淀积导电多晶硅（LPPOLY）4，并通过对导电多晶硅4回刻得到形成于沟槽11顶部表面的多晶硅遮挡层9；所述多晶硅遮挡层9的长度为0.1～0.3μm；
（6）如图9所示，湿法腐蚀去除沟槽刻蚀阻挡层10；
（7）如图10所示，在有源区B的N型外延层2的上部注入P型杂质并退火形成P型注入区8；所述P型杂质采用B或者BF2，注入能量为30～80KEV，注入剂量为1E12~1E14；所述退火温度为950~1100℃，退火时间为1~5分钟；
（8）如图11所示，在半导体基材表面溅射势垒金属5，然后快速退火形成硅化物合金，形成肖特基接触；所述势垒金属5采用Ti、Ni、Pt等；
（9）如图12所示，在势垒金属5表面制作正面金属6，形成正面金属电极；
（10）如图13所示，在N型衬底1背面制作背面金属7，形成背面金属电极。
本发明所述优化表面电场的沟槽式势垒肖特基结构，元胞沟槽位置的导电多晶硅（LPPOLY）会在沟槽（Trench）顶部的表面形成一定宽度的多晶硅（LPPOLY）遮挡层，同时在势垒金属层下方会形成一个P型注入区。所述优化表面电场的沟槽式势垒肖特基结构，与传统的沟槽式势垒肖特基结构相比，这个一定宽度的导电多晶硅（LPPOLY）遮挡层和P型注入区会优化表面的峰值电场，减小器件漏电，提高抗浪涌能力和高温可靠性。
如图14所示，为本发明所述沟槽式势垒肖特基结构和传统结构的电场强度分布对比，其中，曲线1为传统沟槽式势垒肖特基结构的电场强度分布曲线，曲线2为本发明所述沟槽式势垒肖特基结构的电场强度分布曲线。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种优化表面电场的沟槽式势垒肖特基结构，包括位于半导体基板上的元胞沟槽（A）、有源区（B）和终端耐压环（C），终端耐压环（C）环绕包围有源区（B）和元胞沟槽（A）；其特征是：在所述沟槽式势垒肖特基结构的截面上，包括N型衬底（1）、设置于N型衬底（1）上表面的N型外延层（2）、位于N型外延层（2）上表面的势垒金属（5）、位于势垒金属（5）上表面的正面金属（6）、以及位于N型衬底（1）背面的背面金属（7）；
所述元胞沟槽（A）包括设置于N型外延层（2）上部的沟槽（11），在沟槽（11）的内壁和顶部的表面生长一层氧化层（3），在沟槽（11）内腔中淀积导电多晶硅（4），在沟槽（11）顶部表面的氧化层（3）上设有多晶硅遮挡层（9）；在所述有源区（B）的垫垒金属（5）下方形成一个P型注入区（8），该P型注入区（8）位于N型外延层（2）的上部。
2.如权利要求1所述的优化表面电场的沟槽式势垒肖特基结构，其特征是：所述多晶硅遮挡层（9）的长度为0.1～0.3μm。
3.一种优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是，包括以下步骤：
（1）在N型衬底（1）上表面生长N型外延层（2），在N型外延层（2）上表面形成沟槽刻蚀阻挡层（10），该沟槽刻蚀阻挡层（10）遮挡住N型外延层（2）上表面的部分区域，露出元胞沟槽（A）的位置；
（2）利用沟槽刻蚀阻挡层（10）进行沟槽（11）的刻蚀，得到沟槽（11）；
（3）保留沟槽刻蚀阻挡层（10），刻蚀掉靠近沟槽（11）一侧的部分沟槽刻蚀阻挡层（10）；
（4）在沟槽（11）的内壁和沟槽（11）顶部的表面生长氧化层（3）；
（5）在沟槽（11）中以及沟槽（11）顶部表面的氧化层（3）上淀积导电多晶硅（4），并通过对导电多晶硅（4）回刻得到形成于沟槽（11）顶部表面的多晶硅遮挡层（9）；
（6）去除沟槽刻蚀阻挡层（10）；
（7）在有源区（B）的N型外延层（2）的上部注入P型杂质并退火形成P型注入区（8）；
（8）在半导体基材表面溅射势垒金属（5），经退火形成肖特基接触；
（9）在势垒金属（5）表面制作正面金属（6），形成正面金属电极；
（10）在N型衬底（1）背面制作背面金属（7），形成背面金属电极。
4.如权利要求3所述的优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是：所述沟槽刻蚀阻挡层采用热氧化层或TEOS，厚度为4000～10000 Å。
5.如权利要求3所述的优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是：所述沟槽（11）深度为1～4μm，沟槽（11）开口尺寸为0.4～1.2μm。
6.如权利要求3所述的优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是：所述沟槽刻蚀阻挡层（10）的厚度为1000~1500 Å。
7.如权利要求3所述的优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是：所述氧化层（3）的厚度为1000~4000 Å。
8.如权利要求3所述的优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是：所述多晶硅遮挡层（9）的长度为0.1～0.3μm。
9.如权利要求3所述的优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是：所述步骤（7）中，P型杂质采用B或者BF2，注入能量为30～80KEV，注入剂量为1E12~1E14；所述退火温度为950~1100℃，退火时间为1~5分钟。
10.如权利要求3所述的优化表面电场的沟槽式势垒肖特基结构的制作方法，其特征是：所述势垒金属（5）采用Ti、Ni或Pt。
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