CN108122969A - 绝缘栅双极晶体管、ipm模块及空调器 - Google Patents
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Abstract
本发明公开一种绝缘栅双极晶体管、IPM模块及空调器，该绝缘栅双极晶体管包括：半导体衬底，半导体衬底的晶向为<100>；形成在半导体衬底第一表面的有源区；有源区包括沟槽栅极区；沟槽栅极区包括自半导体衬底的第一表面开设的沟槽；沟槽垂直于半导体衬底的晶向<100>所在的晶面设置。沟槽侧壁表面的硅原子面密度低，使得IGBT沟槽壁表面的迁移率高，绝缘栅双极晶体管导通的过程中的电阻率随之下降，同时电导率上升，半导体的导电性就会变得越好，从而提供低导通状态电阻，在绝缘栅双极晶体管的驱动电流一定的情况下，提高绝缘栅双极晶体管的迁移率，有利于降低IGBT的通态饱和压降，从而减小IGBT的功耗。
Description
技术领域
本发明涉及电力电子技术领域，特别涉及一种绝缘栅双极晶体管、IPM模块及空调器。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。
目前，绝缘栅双极晶体管的衬底一般采用单晶硅来实现，并且硅片包括<100>、<110>和<111>取向的硅片晶面。在使用单晶硅制造IGBT芯片时，例如沟槽栅IGBT，其沟道是垂直于芯片表面的。当芯片表面为<100>取向时，沟道到发射极的电流(该电流方向平行于芯片表面)受到的阻碍很小。但沟道内电流方向是垂直于芯片表面的，无法受益于芯片表面的高迁移。
发明内容
本发明的主要目的是提出一种绝缘栅双极晶体管、IPM模块及空调器，旨在提高绝缘栅双极晶体管的迁移率，降低IGBT的通态饱和压降，从而减小IGBT的功耗。
为实现上述目的，本发明提出一种绝缘栅双极晶体管，所述绝缘栅双极晶体管包括：
半导体衬底，所述半导体衬底的晶向为<100>；
形成在所述半导体衬底第一表面的有源区；
所述有源区包括沟槽栅极区；所述沟槽栅极区包括自所述半导体衬底的第一表面开设的沟槽；所述沟槽垂直于所述半导体衬底的所述晶向<100>所在的晶面设置。
优选地，所述沟槽内侧壁面的法线方向为<010>。
优选地，所述沟槽内侧壁面的法线方向为<071>。
优选地，所述沟槽内侧壁面的法线方向为<011>。
优选地，所述沟槽的宽度为0.8～2um，和/或所述沟槽的深度度为3.5～7um。
优选地，所述绝缘栅双极晶体管还包括设置在所述半导体衬底第二表面的集电极区，以及设置在所述半导体衬底第一表面的漂移区，所述集电极区与所述漂移区电连接；所述集电极的厚度为0.3～0.8um，和/或所述漂移区的厚度为55～70um。
优选地，所述有源区还包括发射极区及阱区，所述发射极区自所述第一表面嵌设于所述阱区中，并与所述阱区连接；所述发射极区的厚度为0.3～1.2um；和/或所述阱区的厚度为1.5～4.0um。
优选地，所述沟槽的数量为多个，多个所述沟槽之间的间距为3～6um。
本发明还提出一种IPM模块，包括如上所述的绝缘栅双极晶体管；所述绝缘栅双极晶体管包括：半导体衬底，所述半导体衬底的晶向为<100>；形成在所述半导体衬底第一表面的有源区；所述有源区包括沟槽栅极区；所述沟槽栅极区包括自所述半导体衬底的第一表面开设的沟槽；所述沟槽垂直于所述半导体衬底的所述晶向<100>所在的晶面设置。
本发明还提出一种空调器，所述空调器包括如上所述的IPM模块。
本发明绝缘栅双极晶体管优选采用硅片在<100>取向的晶面来实现，并利用各向异性腐蚀或者各向同性腐蚀等方法通过二氧化硅掩膜在<100>取向的单晶硅晶面上进行刻蚀，以开设U型沟槽。并且在开设U型沟槽时，沟槽垂直于所述半导体衬底的晶面设置，也即沟槽侧壁的晶面与<100>取向的单晶硅晶面垂直设置时，沟槽侧壁表面的硅原子面密度低，使得IGBT沟槽壁表面的迁移率高，绝缘栅双极晶体管导通的过程中的电阻率随之下降，同时电导率上升，半导体的导电性就会变得越好，从而提供低导通状态电阻，在绝缘栅双极晶体管的驱动电流一定的情况下，提高绝缘栅双极晶体管的迁移率，有利于降低IGBT的通态饱和压降，从而减小IGBT的功耗。此外在制作沟槽的过程中，沟槽侧壁的晶面与<100>取向的单晶硅晶面垂直设置时，沟槽壁的氧化速率较低，有利于形成平滑的栅极沟道，减小沟槽底部拐角处的电势线的累积，从而保证IGBT阈值电压稳定，进一步提高IGBT的开关可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明绝缘栅双极晶体管的一个示例性晶体管单元的结构示意图；
图2为图1中绝缘栅双极晶体管的俯视图；
图3为本发明绝缘栅双极晶体管导通压降与电流之间的电压-电流曲线图。
附图标号说明：
| 标号 | 名称 | 标号 | 名称 |
| 100 | 绝缘栅双极晶体管 | 20 | 漂移区 |
| 10 | 有源区 | 30 | 集电极区 |
| 11 | 阱区 | 131 | 沟槽 |
| 12 | 发射极区 | 132 | 栅极氧化层 |
| 13 | 沟槽栅极区 | 133 | 多晶层 |
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种绝缘栅双极晶体管。
绝缘栅双极晶体管为电压控制型器件，绝缘栅双极晶体管作为开关使用时，其开关过程主要由加载在栅射极的电压控制，也即满足加载在栅射极的电压值条件时，即可控制绝缘栅双极晶体管开通或者关断，例如，在加在栅极和发射极两极的电压UCE为正且大于开启电压UCE(th)时，绝缘栅双极晶体管中的MOSFET内形成沟道并为PNP型晶体管提供基极电流进而使IGBT导通。在栅射极间不加信号或加反向电压时，MOSFET内的沟道消失，PNP型晶体管的基极电流被切断，绝缘栅双极晶体管即关断。
参照图1，图1示出了该绝缘栅双极晶体管一个示例性晶体管单元。
在本发明一实施例中，该绝缘栅双极晶体管100包括:
半导体衬底，所述半导体衬底的晶向为<100>；
形成在所述半导体衬底第一表面的有源区10；
有源区10包括沟槽栅极区13、阱区11以及发射极区12，所述发射极区12自所述第一表面嵌设于所述阱区11中，并与所述阱区11连接；所述沟槽栅极区13自所述第一表面嵌设于所述阱区11中，并自所述阱区11延伸至所述漂移区20，所述阱区11连接所述发射极区12和所述漂移区20；其中，所述沟槽131垂直于所述半导体衬底的晶面设置。
所述沟槽栅极区13包括自所述半导体衬底的第一表面开设的沟槽131、覆盖在所述沟槽131的内壁面的栅极氧化层132、填充于所述沟槽131中的多晶层133。
本实施例中，在制作缘栅双极晶体管时，可以在半导体衬底上的第一表面通过光刻和刻蚀处理，形成沟槽131栅窗口，然后将二氧化硅层覆盖在沟槽131的内壁面，并通过多晶硅沉积处理，以将多晶硅填充至沟槽131内，最后再在多晶硅层的顶部覆盖一层绝缘物以形成绝缘层134。栅极氧化层132优选为纯度较高的二氧化硅层，当然栅极氧化层132还可以采用其他氧化物来实现，在此不做限制。
本实施例中，半导体衬底可以是硅Si、碳化硅SiC、锗Ge，硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs等单晶、多晶或非晶体结构。半导体衬底可以是矩形、方形等。在采用单晶硅作为半导体衬底时，可以在一个被熔炼的硅棒上建立局部熔区，熔区自下而上缓慢地通过硅棒进行提纯，利用杂质在固体和液体并存的情况下具有不同浓度的所谓分凝效应，达到提纯和控制杂质的目的，从而获得单晶硅片。
在单晶硅体中可以划分出一系列彼此平行的平面，也即晶面，其中，三个重要的晶面分别为<100>、<110>和<111>取向。并且，单晶硅在晶面行的原子密度由大至小的顺序依次是<111>、<110>、<100>，因此在单晶硅上进行掺杂时，杂质的扩散速度则随原子密度依次递增，腐蚀速度也是随原子密度依次递增。绝缘栅双极晶体管100的工作电流为多子漂移电流，而单晶硅在晶面在<100>取向的界面态密度较低，在单晶硅晶面<100>取向的电子迁移率较高，所制作的IGBT的电阻较小，功耗也越低。
本实施例中，绝缘栅双极晶体管100优选采用硅片在<100>取向的晶面来实现，并利用各向异性腐蚀或者各向同性腐蚀等方法通过二氧化硅掩膜在<100>取向的单晶硅晶面上进行刻蚀，以开设U型沟槽131。并且在开设U型沟槽131时，沟槽131垂直于所述半导体衬底的晶面设置，也即沟槽131侧壁的晶面与<100>取向的单晶硅晶面垂直设置时，沟槽131侧壁表面的硅原子面密度低，使得IGBT沟槽131壁表面的迁移率高，绝缘栅双极晶体管100导通的过程中的电阻率随之下降，同时电导率上升，半导体的导电性就会变得越好，从而提供低导通状态电阻，在绝缘栅双极晶体管100的驱动电流一定的情况下，有利于降低IGBT的通态饱和压降，从而减小IGBT的功耗。此外在制作沟槽131的过程中，沟槽131侧壁的晶面与<100>取向的单晶硅晶面垂直设置时，沟槽131壁的氧化速率较低，有利于形成平滑的栅极沟道，减小沟槽131底部拐角处的电势线的累积，从而保证IGBT阈值电压稳定，进一步提高IGBT的开关可靠性。
具体地，通过对绝缘栅双极晶体管100的正向导通进行仿真实验，在沟槽131侧壁表面的法线方向为<010>方向时，IGBT的饱和压降为2.05V。
所述沟槽131内侧壁面的法线方向为<071>时，IGBT的饱和压降为2.07V。
所述沟槽131内侧壁面的法线方向为<011>，IGBT的饱和压降为2.1V。
由于单晶硅属于立方晶体，在选定IGBT芯片表面方向为<100>后，IGBT沟槽131壁表面的取向沿着<010>方向呈现90°周期，且在一个周期内还具有镜像对称性，因此偏离<010>方向45°的以上的取向的饱和压降可以根据<010>方向类推。参照图3，图3示出了沟槽131内侧壁面的法线方向分别为<010>方向、<071>方向及<011>方向时的电压-电流曲线图，参照图3可知，在电流一定时，也即在相同电流的情况下，<010>、<071>、<011>的导通压降依次增大，因此在沟槽131内侧壁面的法线方向为<010>方向时，绝缘栅双极晶体管100有较低的导通压降。
参照图1至图3，在一优选实施例中，所述沟槽131的宽度为0.8～2um，和/或所述沟槽131的深度度为3.5～7um。
本实施例中，在制作绝缘栅双极晶体管100时，可以在半导体衬底上的第一表面通过光刻和刻蚀处理，形成沟槽131栅窗口，然后将二氧化硅层覆盖在沟槽131的内壁面，并通过多晶硅沉积处理，以将多晶硅填充至沟槽131内，最后再在多晶硅层的顶部覆盖一层绝缘物以形成绝缘层134。栅极氧化层132优选为纯度较高的二氧化硅层，当然栅极氧化层132还可以采用其他氧化物来实现，在此不做限制。其中，沟槽131内壁表面的二氧化硅层的厚度优选为0.15-0.2um之间，以保证IGBT的导通压降与开关时间之间的折中关系较好，有益于提升IGBT的性能。
可以理解的是，本实施例将沟槽131宽度设置在0.8～2um之间，使得沟槽131的高度与宽度之比保持在3-4倍之间，而不至于过大，以便形成光滑的沟槽131壁，减小沟槽131底部拐角处的电势线的累积，从而保证IGBT阈值电压稳定，进一步提高IGBT的开关可靠性。同时沟槽131宽度小于2um，使得与沟槽131栅极的内壁构成沟槽131栅极和集电极形成的电容的两个极板的面积较小，以及沟槽131栅极和发射极形成的电容的两个极板的面积也较小，从而减小IGBT的栅射极寄生电容Cgc以及栅极与集电极寄生电容Cge的容值，缩短IGBT的开/关时间，有利于提高IGBT的开关性能。
参照图1至图3，在一优选实施例中，所述集电极区30的厚度为3～0.8um，和/或所述漂移区20的厚度为55～70um。
其中，集电极区30的厚度优选为0.5um，漂移区20的厚度优选为70um，较薄的集电极区30厚度，和较厚的漂移区20可在栅射极间不加信号或加反向电压后，MOSFET内的沟道消失，PNP型晶体管的基极电流被切断，而使绝缘栅双极晶体管100关断的过程中，加速载流子流出漂移区20，进而缩短绝缘栅双极晶体管100的关断时间，减小IGBT的关断损耗。同时，集电极区30的厚度优选为0.5um，漂移区20的厚度优选为70um器件也可以保证绝缘栅双极晶体管100的关断时间和正向压降之间有较好的折中关系。
参照图1至图3，在一优选实施例中，所述发射极区12的厚度为0.3～1.2um；和/或所述阱区的厚度为1.5～4.0um。
本实施例中，阱区11的厚度优选为2.0um；所述发射极的厚度优选为1um，且所述阱区11的厚度与所述发射极区12的厚度之差为1um～2um。这样能够保证绝缘栅双极晶体管100耐压能力足够高的前提下，有效地缩短沟道长度，从而降低导通压降。
参照图1至图3，在一优选实施例中，所述沟槽131的数量为多个，多个所述沟槽131之间的间距为3～6um。
本实施例中，沟槽131的数量可以为多个，具体可根据电流驱动大小而设置，参照图1，图1示出了的数量为两个，两个沟槽131之间的间距优选为5.5um。
可以理解的是，绝缘栅双极晶体管100包括多个晶体管单元，具体数量可以根据电流驱动大小而设置，在半导体衬底第一表面的面积一定的情况下，两个沟槽131之间的距离越小，则在半导体衬底上能够形成的晶体管单元，即元胞的密度则越大，电流密度也越大，电流能力也就越强，但是这会导致IGBT抗短路能力变差，使得绝缘栅双极晶体管100容易被烧毁，从而影响IGBT在过电流或者其他极端条件下工作的可靠性。
为了在绝缘栅双极晶体管100的电流能力，以及抗短路能力之间，获得更好的电性能和可靠性之间的折中关系，本实施例将沟槽131之间的间距优选为5.5um，使得IGBT的电流能力和抗短路能力之间的折中关系较好。
参照图1至图3，在一优选实施例中，所述阱区11的厚度为1.5um～4.0um；所述发射极的厚度为1um。
本实施例中，发射极的厚度为1um，设置所述阱区11的厚度与所述发射极区12的厚度之差为1um～2um。所述阱区11的厚度为1.5um～4.0um，优选为2um。这样能够保证绝缘栅双极晶体管100耐压能力足够高的前提下，有效地缩短沟道长度，从而降低导通压降。
参照图1至图3，在一优选实施例中，所述阱区11的掺杂浓度小于或等于4*1016/cm-3。
本实施例中，阱区11的掺杂浓度相较于集电极区30和发射区的浓度来说，相对会较小，本实施例将阱区11的掺杂浓度小于或等于4*1016/cm-3，以保证在减小绝缘栅双极晶体管100的导通阈值电压，同时在绝缘栅双极晶体管100阻断状态下不会被穿通而提高绝缘栅双极晶体管100的耐压能力。
基于上述实施例，为了使绝缘栅双极晶体管100具有导通压降和关断时间之间较好的折中关系，所述发射极区12的掺杂浓度大于或等于5*1019/cm-3；所述集电极区30的掺杂浓度小于或等于8*1017/cm-3，这种绝缘栅双极晶体管100的综合性能更好，应用能力更强，以及应用的场合更广。
本实施例中，在绝缘栅双极晶体管100正向导通时，载流子浓度在靠近集电极区30的区域很高，而在靠近发射极区12的浓度很低。绝缘栅双极晶体管100在关断过程中存储在发射极区12附近的载流子可以很快的被抽取，因此可以通过适当增大发射极区12的载流子浓度，达到降低绝缘栅双极晶体管100正向压降的同时，不会延长绝缘栅双极晶体管100的关断时间的目的；另一方面，为了降低绝缘栅双极晶体管100的关断时间，可以通过降低集电极区30的掺杂浓度，减少集电极区30向漂移区20注入空穴的浓度。当所述发射极区12的掺杂浓度设置在大于或等于5*1019/cm-3；且所述集电极区30的掺杂浓度设置在小于或等于8*1017/cm-3时，会使得绝缘栅双极晶体管100具有较优的导通压降或者具有较优的短关断时间。
此外，漂移区20的掺杂浓度不超过1.5*1014/cm-3，这可以保证本发明的IGBT芯片耐压能力大于600V；另外，虽然漂移区20掺杂浓度低(载流子浓度低，电阻率高)，但在IGBT导通时，从发射极和集电极分别注入额外的电子和空穴到漂移区20，这可以明显降低导通时漂移区20的电阻率，因而实际上IGBT不会因为漂移区20低掺杂浓度而增加饱和压降。
本发明还提出一种IPM模块，该IPM模块包括所述的绝缘栅双极晶体管，该绝缘栅双极晶体管的具体结构参照上述实施例，由于IPM模块采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
本领域技术人员可以理解的是，所述IPM模块可以包括4个所述绝缘栅双极晶体管，也可以包括6个所述绝缘栅双极晶体管，所述绝缘栅双极晶体管之间的连接管关系在此不再赘述。
本发明还提出一种空调器，所述空调器包括上述IPM模块。该IPM模块可以用于空调器的主电路或控制电路上，在此不做具体限定。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (10)
1.一种绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管包括：
半导体衬底，所述半导体衬底的晶向为<100>；
形成在所述半导体衬底第一表面的有源区；
所述有源区包括沟槽栅极区；所述沟槽栅极区包括自所述半导体衬底的第一表面开设的沟槽；所述沟槽垂直于所述半导体衬底的所述晶向<100>所在的晶面设置。
2.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述沟槽内侧壁面的法线方向为<010>。
3.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述沟槽内侧壁面的法线方向为<071>。
4.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述沟槽内侧壁面的法线方向为<011>。
5.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述沟槽的宽度为0.8～2um，和/或所述沟槽的深度度为3.5～7um。
6.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管还包括设置在所述半导体衬底第二表面的集电极区，以及设置在所述半导体衬底第一表面的漂移区，所述集电极区与所述漂移区电连接；所述集电极的厚度为0.3～0.8um，和/或所述漂移区的厚度为55～70um。
7.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述有源区还包括发射极区及阱区，所述发射极区自所述第一表面嵌设于所述阱区中，并与所述阱区连接；所述发射极区的厚度为0.3～1.2um；和/或所述阱区的厚度为1.5～4.0um。
8.如权利要求1至7任意一项所述的绝缘栅双极晶体管，其特征在于，所述沟槽的数量为多个，多个所述沟槽之间的间距为3～6um。
9.一种IPM模块，其特征在于，包括如权利要求1至8任意一项所述的绝缘栅双极晶体管。
10.一种空调器，其特征在于，所述空调器包括如权利要求9所述的IPM模块。
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Citations (3)
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|---|---|---|---|---|
| US5883411A (en) * | 1982-07-05 | 1999-03-16 | Matsushita Electronics Corporation | Vertical insulated gate FET |
| CN103824804A (zh) * | 2014-03-10 | 2014-05-28 | 杭州士兰集成电路有限公司 | 半导体沟槽结构的形成方法 |
| CN105575761A (zh) * | 2014-10-13 | 2016-05-11 | 北大方正集团有限公司 | 沟槽型功率器件的制造方法和沟槽型功率器件 |
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2017
- 2017-12-18 CN CN201711390164.XA patent/CN108122969A/zh active Pending
Patent Citations (3)
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