JP2012069960A - エピタキシャルシリコン成長方法 - Google Patents

Abstract

【課題】低抵抗高耐圧のトランジスタとダイオードを提供する。
【解決手段】直方体の細溝２０の底部を半導体エピタキシャル成長物で充填する場合に、細溝２０の側面に｛１００｝面を露出させる。細溝２０内の各面から等速度でエピタキシャル成長し、ボイドの無い充填物２２が得られる。充填物２２の濃度や幅等を最適値に設定することで、充填物２２内部が完全に空乏化するときには、ドレイン層１２の充填物２２間に位置する部分も完全に空乏化し、ドレイン層１２内に広がった空乏層中の電界強度を一定にすることができる。
【選択図】図８

Description

本発明はトランジスタとダイオードに係り、特に、細溝内に半導体結晶がエピタキシャル成長された構造を有するトランジスタとダイオードに関する。

図２０は、従来技術のトランジスタ１０２の断面図を示している。
このトランジスタ１０２は、トレンチ型パワーＭＯＳＦＥＴであり、Ｎ⁺型不純物がシリコン単結晶中に高濃度にドープされた半導体基板１１１と、該半導体基板１１１上にエピタキシャル成長法によって形成されたＮ^-型のシリコンエピタキシャル層から成るドレイン層１１２とを有している。

符号１１０は、半導体基板１１１とドレイン層１１２とを有する処理基板を示しており、この処理基板１１０に半導体製造プロセスが施された結果、ドレイン層１１２内部の表面側に、Ｐ型のボディ層１１３が形成されており、該ボディ層１１３内部の表面近傍に、Ｐ⁺型のオーミック領域１１６と、Ｎ⁺型のソース領域１３０とが複数形成されている。

ソース領域１３０の間の位置では、半導体基板１１０表面が帯状にエッチングされ、細溝１２０が形成されている。

細溝１２０の内周面には、ゲート絶縁膜１２４が形成されており、その細溝１２０の内部には、そのゲート絶縁膜によって半導体基板１１０とは非接触の状態で、ポリシリコンが充填され、そのポリシリコンによってゲート電極プラグ１２７が形成されている。

各細溝１２０内のゲート電極プラグ１２７は、金属薄膜から成る不図示のゲート電極膜によって互いに接続されている。

ソース領域１３０とオーミック領域１１６の表面には、金属薄膜から成るソース電極膜１３７が形成されている。細溝１２０上には層間絶縁膜１３１が形成されており、この層間絶縁膜１３１により、ソース電極膜１３７とゲート電極プラグ１２７とは電気的に絶縁されている。

処理基板１１０の裏面、即ち、半導体基板１１１の表面にはドレイン電極膜１３９が形成されている。

ソース電極膜１３７を接地電位に接続し、ドレイン電極膜１３９に正電圧を印加した状態で、ゲート電極膜に閾電圧以上の正電圧を印加すると、ゲート絶縁膜１２４とボディ層１１３の界面にＮ型の反転層が形成され、その反転層によって、ソース領域１３０とドレイン層１１２とが接続され、反転層を通って、ドレイン層１１２からソース領域１３０に向けて電流が流れる。この状態は、トランジスタ１０２が導通した状態であり、細溝１２０を用いないパワーＭＯＳＦＥＴに存在するＪＦＥＴ領域が存在しないため、通常のパワーＭＯＳＦＥＴに比べて導通抵抗が小さくなっている。

そして、導通した状態からゲート電極膜の電位がソース電極膜１３７と同じ電位に変わると、反転層は消滅し、電流は流れなくなる。

この状態では、ボディ層１１３とドレイン層１１２との間のＰＮ接合は逆バイアスされており、そのＰＮ接合のアバランシェ耐圧がトランジスタ１０２の耐圧と等しくなっている。

一般に、ＰＮ接合のアバランシェ耐圧は、逆バイアスされたときの空乏層の形状によって異なるが、上記のようなトランジスタ１０２では、ドレイン層１１２内に広がる空乏層内の電界強度が不均一であるため、電界強度が強くなる部分でアバランシェ耐圧が決定され、耐圧が低くなってしまっている。

そこで図２１のような構造の半導体装置１０３が提案されており、細溝１２０の下側にドレイン層１１２とは異なる導電型の埋込層１２２を形成し、ドレイン層１１２内に広がる空乏層の電界強度を緩和する試みが成されている。

埋込層１２２は、一旦細溝１２０を深く掘削し、細溝１２０の内部の底部と側壁に充填物を成長させることで形成しており、充填物としては半導体単結晶や半導体多結晶を用いることができる。

しかしながら、充填物としてシリコン単結晶を選択し、細溝１２０内にシリコンエピタキシャル層を成長させ、そのエピタキシャル層によって埋込層１２２を構成させた場合には、期待通りの耐圧が得られないという不都合が生じている。

米国特許第５２１６２７５号明細書

本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低抵抗高耐圧の半導体装置を提供することにある。

本発明は、耐圧低下の原因が、細溝内にシリコンが均一にエピタキシャル成長せず、ボイドが生じてしまうことにあることを見出し、本発明を創作するに到ったものである。

そして、請求項１記載の発明は、表面面方位が｛１ ０ ０｝で第１導電型の主半導体層の表面から該主半導体層にエッチングによって底面と四側面にシリコン単結晶の｛１ ０ ０｝面が露出する複数の直方体の細溝を形成する細溝形成工程と、前記細溝にエピタキシャル成長により第２導電型のシリコン単結晶を成長させ、第２導電型の充填物を形成する充填物形成工程と、を有するエピタキシャルシリコン成長方法である。
請求項２記載の発明は、第１導電型のドレイン層と、前記ドレイン層と接して配置された第２導電型のボディ層と、前記ボディ層と前記ドレイン層とに亘って形成され、底面が前記ドレイン層内に位置する有底の細溝と、前記ボディ層内の前記細溝の開口部分に位置し、前記ドレイン層とは離間したソース領域と、半導体のエピタキシャル成長によって前記細溝内に形成され、下端部が前記細溝の底面と接し、上端部が前記ボディ層と前記ドレイン層の境界よりも低く、第２導電型の不純物が添加された充填物と、前記細溝の内周面のうち、少なくとも前記ボディ層が露出する部分に形成されたゲート絶縁膜と、前記細溝内の前記ゲート絶縁膜と接触して配置され、前記充填物とは絶縁されたゲート電極プラグと、を有するトランジスタである。
請求項３記載の発明は、前記細溝の内部空間は直方体で構成され、該細溝の一側面は｛１ ０ ０｝面が露出された請求項２記載のトランジスタである。
請求項４記載の発明は、前記充填物は、浮遊電位に置かれた請求項２又は請求項３のいずれか１項記載のトランジスタである。
請求項５記載の発明は、前記充填物は、前記ソース領域に電気的に接続された請求項２又は請求項３のいずれか１項記載のトランジスタである。
請求項６記載の発明は、前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第１導電型の半導体基板を有し、前記半導体基板表面には、該半導体基板とオーミック接続されたドレイン電極を有する請求項２乃至請求項５のいずれか１項記載のトランジスタである。
請求項７記載の発明は、前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第２導電型のコレクタ層が設けられ、前記コレクタ層表面には、該コレクタ層とオーミック接続されたコレクタ電極を有する請求項２乃至請求項５のいずれか１項記載のトランジスタである。
請求項８記載の発明は、前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には、該ドレイン層とショットキー接合を形成するショットキー電極が設けられた請求項２乃至請求項５のいずれか１項記載のトランジスタである。
請求項９記載の発明は、第１導電型の主半導体層と、前記主半導体層に形成され、底面が前記主半導体層内に位置する有底の細溝と、半導体のエピタキシャル成長によって前記細溝内に形成され、第２導電型の不純物が添加された充填物と、前記主半導体層の表面と前記充填物の表面の両方に接触し、前記主半導体層とはショットキー接合を形成するショットキー電極と、を有するダイオードである。
請求項１０記載の発明は、前記ショットキー電極は、前記充填物とはオーミック接続された請求項９記載のダイオードである。

導通抵抗が小さく、高耐圧のトランジスタとダイオードが得られる。

(ａ)〜(ｃ)：本発明の一実例のトランジスタの製造工程を説明するための図(１) (ｄ)〜(ｆ)：本発明の一実例のトランジスタの製造工程を説明するための図(２) (ｇ)〜(ｉ)：本発明の一実例のトランジスタの製造工程を説明するための図(３) (ｊ)〜(ｌ)：本発明の一実例のトランジスタの製造工程を説明するための図(４) (ｍ)〜(ｏ)：本発明の一実例のトランジスタの製造工程を説明するための図(５) (ｐ)〜(ｒ)：本発明の一実例のトランジスタの製造工程を説明するための図(６) (ｓ)〜(ｕ)：本発明の一実例のトランジスタの製造工程を説明するための図(７) (ｖ)〜(ｘ)：本発明の一実例のトランジスタの製造工程を説明するための図(８) 本発明のトランジスタ内部の空乏層の状態を説明するための図 本発明のトランジスタ内部の電界強度の分布を説明するための図 本発明のトランジスタ及びダイオードの細溝の配置を説明するための平面図 本発明のトランジスタ及びダイオードの細溝の立体形状を説明するための斜視図 細溝の側面に｛１ ０ ０｝を露出させた本発明のトランジスタの充填物の断面顕微鏡写真 細溝の側面に｛１ １ ０｝を露出させたトランジスタの充填物の断面顕微鏡写真 ＰＮ接合型ＩＧＢＴである本発明のトランジスタの一例を示す図 ショットキー接合型ＩＧＢＴである本発明のトランジスタの一例を示す図 (ａ)〜(ｃ)：本発明のダイオードの製造工程を説明するための図(１) (ｄ)〜(ｆ)：本発明のダイオードの製造工程を説明するための図(２) 本発明のダイオード内部の空乏層の状態を説明するための図 従来技術のトランジスタを説明するための図 充填物を有するトランジスタを説明するための図

以下で図面を参照し、本発明の実施形態について説明する。
まず、図１(ａ)を参照し、符号１０は、下記製造工程を適用する処理基板であり、シリコン単結晶から成る半導体基板１１と、該半導体基板１１表面にシリコンがエピタキシャル成長されて成るドレイン層１２とを有している。本実施例では、第１導電型をＮ型、第２導電型をＰ型として説明する。

半導体基板１１は、Ｎ⁺型であり、抵抗率は０．００３Ω・cm程度である。ドレイン層１２はＮ^-型で高抵抗である。ドレイン層１２の厚みは１８．２μｍ程度である。

次に、図１(ｂ)に示すように、ドレイン層１２の表面にボロンイオン(Ｂ⁺)を照射するとドレイン層１２の内部にボロンイオンが注入され、ドレイン層１２内部の表面近くにＰ型注入層４１が形成される。この状態では、ドレイン層１２は、Ｐ型注入層４１とシリコン基板１１とで挟まれた状態になる。

次いで、熱処理をし、Ｐ型注入層４１中のボロンをドレイン層１２内に拡散させると、図１(ｃ)に示すように、ドレイン層１２内部の表面側に、Ｐ型のボディ層１３が形成される。ボディ層１３は、最終的に底部がドレイン層１２の表面から１．２μｍの深さに位置するように設計されておりここでは、後述する熱処理よって拡散する分も考慮し、１．２μｍよりも浅く拡散されている。

そして、この状態では、ドレイン層１２は処理基板１０内に埋め込まれた状態になっており、処理基板１０の表面にはドレイン層１２は露出していない。

次いで、図２(ｄ)に示すように、ドレイン層１２の表面に、複数の細長の開口１５が、所定間隔で互いに平行に形成されたレジスト膜１４を形成する。

次いで、レジスト膜１４が形成された面に、Ｐ型の不純物(ここではボロンイオン：Ｂ⁺)を照射すると、レジスト膜１４がマスクとなり、開口１５の底面に露出するボディ層１３表面にＰ型の不純物が注入され、図２(ｅ)に示すように、ボディ層１３内部の表面近傍に、開口１５のパターンに従ったパターンで、Ｐ⁺型注入層１９が形成される。

レジスト膜１４を除去した後、熱処理し、Ｐ⁺型注入層１９中のボロン不純物を拡散させると、図２(ｆ)に示すように、ボディ層１３内部の表面近傍に、Ｐ⁺型のオーミック領域１６が互いに平行に複数本形成される。ここではオーミック領域１６の拡散深さは１．０μｍ程度である。

次いで、図３(ｇ)に示すように、ボディ層１３とオーミック領域１６とが露出した状態で、その表面にＣＶＤ法によってシリコン酸化膜１７を形成した後、図３(ｈ)に示すように、該シリコン酸化膜１７表面にパターニングしたレジスト膜１８を形成する。

このレジスト膜１８は、オーミック領域１６の長手方向に沿い、オーミック領域１６の間に位置する細長の開口４２を有している。

その状態で、エッチングし、開口４２底面に位置するシリコン酸化膜１７を除去すると、シリコン酸化膜１７がレジスト膜１８と同じ形状にパターニングされる。パターニングにより、シリコン酸化膜１７には、図３(ｉ)に示すように、レジスト膜１８の開口４２と同じ形状の開口４３が形成される。

この状態では、シリコン酸化膜１７の開口４３の底面には、処理基板１０のうちのボディ層１３の部分が露出されており、レジスト膜１８を除去し、パターニングされたシリコン酸化膜１７をマスクとし、開口４３の底面に位置する部分の処理基板１０をエッチングし、図４(ｊ）に示すように、処理基板１０に、シリコン酸化膜１７の開口４３と同じパターンの細溝２０を形成する。

この細溝２０はボディ層１３を貫通しており、細溝２０の底面は、ボディ層１３の下層に位置するドレイン層１２の内部に達している。ここでは細溝２０の処理基板１０表面からの深さは１２μｍになっている。

細溝２０の開口部分の側面には、シリコン酸化膜１７が露出しており、それよりも下方の部分では、処理基板１０を構成するシリコンが露出している。

レジスト膜１８の開口４２の幅は、オーミック領域１６の間隔よりも狭く、且つ、開口４２はオーミック領域１６間の略中央に配置されている。従って、細溝２０もオーミック領域１６の間の位置であって、オーミック領域１６の端部とは離間した位置に形成されているため、細溝２０の側面には、処理基板１０中のオーミック領域１６は露出しておらず、ボディ層１３と、その下層のドレイン層１２とが露出している。細溝２０の底面には、ドレイン層１２が露出している。

細溝２０は上記のように形成されており、処理基板１０の表面側では、細溝２０の底面及び内周面にだけ処理基板１０が露出している。

この状態でＣＶＤ装置内に処理基板１０を搬入し、高温に加熱してシリコンの原料ガスとＰ型の不純物を含有する添加ガスとを導入すると、細溝２０の底面と内周面にシリコンと添加ガス中のＰ型の不純物とが析出し、Ｐ型のシリコン単結晶のエピタキシャル成長が開始される。

ここで、処理基板１０は、その表面の面方位が｛１ ０ ０｝であるものが用いられている。また、レジスト膜１８の開口４２の平面形状は長方形であり、開口４２を形成する際に、処理基板１０とレジスト膜１８をパターニングするマスクとを相対的に位置合わせし、開口４２の長辺又は短辺が、それぞれ処理基板１０の｛１ ０ ０｝面を決めるｘ軸又はｙ軸の方向に沿うように配置されている。

細溝２０の開口の形状は開口４２の平面形状と同じ形状であり、位置も同じであるから、細溝２０の長辺又は短辺がｘ軸又はｙ軸の方向に沿っている。

図１１は、同一形状の複数の細溝２０が互いに等間隔で平行に配置された状態を示す平面図であり、この図１１では、細溝２０の長辺ａ₁、ａ₂がｘ軸の方向に沿い、ｘ軸と平行になっている。従って、細溝２０の短辺ｂ₁、ｂ₂はｙ軸と平行になっている。

また、図１２は、細溝２０の内部を表す斜視図である。この図１２に示されているように、細溝２０の内部空間、即ち、細溝２０の内容積を構成する領域は直方体によって構成されている。即ち、細溝２０の四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂は、処理基板１０の表面に対して垂直な平面であり、従って、隣り合う二側面は互いに直交している。また、細溝２０の底面Ｃは、処理基板１０の表面と平行であるから、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂に対して垂直になっている。

従って細溝２０の四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂と底面Ｃの処理基板１０表面が露出する部分は、シリコン単結晶の｛１ ０ ０｝面になっている。
｛１ ０ ０｝は、下記面方位、

の全てを表す。

従って、処理基板１０の表面の面方位が(１ ０ ０)であり、細溝２０の長手方向の二側面Ａ₁、Ａ₂に(０ １ ０)面が露出している場合、短辺方向の側面Ｂ₁、Ｂ₂には、(０ ０ １)面又は、

が露出する(底面Ｃは、処理基板１０の表面と同じ面方位である。)。

従って、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂と底面Ｃに露出する処理基板１０の面は全て同じ面方位｛１ ０ ０｝になるから、細溝２０内には、処理基板１０の各面からシリコンが均等にエピタキシャル成長し、図４(ｋ)に示すように、細溝２０のシリコン酸化膜１７よりも下方の部分が、シリコンのエピタキシャル成長層から成る充填物２２によって充填される。シリコン酸化膜１７が露出する部分では、シリコンはエピタキシャル成長しないため、シリコン酸化膜１７の開口４３は残っている。

ところで、細溝２０内に｛１ １ ０｝面や｛１ １ １｝が露出していた場合には、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂と底面Ｃに露出する処理基板１０の表面が全てが同じ面方位になることはできないから、細溝２０内に露出する処理基板１０表面に、エピタキシャル成長速度が異なる部分が生じ、不均等にエピタキシャル成長したシリコンにより、細溝２０内にボイドが形成されてしまう。

図１３は、本発明方法によって細溝２０内をシリコンエピタキシャル成長層で充填した場合の、細溝２０の断面電子顕微鏡写真である。この図１３から分かるように、ボイドは生じていない。

図１４は、細溝の一側面Ａ₁に、(１ １ ０)面を露出させ、シリコンエピタキシャル成長層によって充填した場合の細溝の断面電子顕微鏡写真である。この図１４では、紙面縦方向に長いボイドが観察される。

次いで、シリコン酸化膜１７をマスクとし充填物２２の上部をエッチングし、図４(ｌ)に示すように、細溝２０内部に、ボディ層１３の上端から下端までと、ドレイン層１２の上端から所定深さまでを露出させる。この状態では、充填物２２の表面は、ボディ層１３とドレイン層１２が形成するＰＮ接合よりも下方に位置している。ここでは、充填物２２の表面は、処理基板１０の表面から１．６μｍの深さに位置している。

次いで、この状態の処理基板１０を熱酸化すると、図５(ｍ)に示すように、細溝２０内に露出する処理基板１０表面に、シリコン酸化物薄膜から成るゲート絶縁膜２４が形成される。

この状態では、細溝２０の底面Ｃには、ゲート絶縁膜２４が配置されており、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂には、シリコン酸化膜１７とゲート絶縁膜２４とが配置されている。

次いで、処理基板１０の、細溝２０の開口が位置する側の面にポリシリコンを堆積させ、図５(ｎ)に示すように、ポリシリコン薄膜２６を形成すると、細溝２０内は、ポリシリコン薄膜２６によって充填される。

この状態では、ポリシリコン薄膜２６は、細溝２０内の他、シリコン酸化膜１７の表面にも形成されており、その状態から、ポリシリコン薄膜２６を所定量エッチングし、シリコン酸化膜１７上に位置するポリシリコン薄膜２６と、細溝２０内部の上端部分のポリシリコン薄膜２６を除去すると、各細溝２０内のポリシリコン薄膜２６は互いに分離され、図５(ｏ)に示すように、細溝２０の内部が、ポリシリコン薄膜２６の残存部分から成るゲート電極プラグによってそれぞれ充填される。このゲート電極プラグ２７は、細溝２０内のゲート絶縁膜２４で囲まれており、

次いで、図６(ｐ)に示すように、シリコン酸化膜１７を除去すると、処理基板１０のボディ層１３とオーミック領域１６とが露出される。この状態では、細溝２０内のゲート電極プラグ２７の表面や、ゲート絶縁膜２４の上端部も露出しており、ボディ層１３の表面と、オーミック領域１６の表面と、ゲート電極プラグ２７の上端部と、ゲート絶縁膜２４の上端部とで構成される処理基板１０の表面は平坦になっている。

オーミック領域１６の平面形状と、細溝２０の開口部分の形状、即ちゲート電極プラグ２７の平面形状とは細長の長方形であり、互いに平行に交互に配置されている。

次いで、図６(ｑ)に示すように、オーミック領域１６の幅方向中央位置に、オーミック領域１６の幅よりも狭く、細長にパターニングされたレジスト膜２８を形成する。このレジスト膜２８の両側には、オーミック領域１６が露出している。

符号４４はレジスト膜２８が配置されていない露出面を示している。この状態で、図６(ｒ)に示すように、レジスト膜２８が形成された面にＮ型の不純物(ここでは砒素イオン：Ａｓ⁺)を照射すると、露出面４４内にＮ型不純物が注入され、オーミック領域１６とボディ層１３内部の表面近傍にＮ⁺型注入層３９が形成される。このＮ⁺型注入層３９は、レジスト膜２８と細溝２０との間に亘って形成されており、レジスト膜２８で覆われていない部分のオーミック領域１６とボディ層１３の表面部分にＮ⁺型注入層３９が形成されている。

レジスト膜２８を除去した後、熱処理を行うと、Ｎ⁺型注入層３９中の不純物が拡散され、図７(ｓ)に示すように、ボディ層１３とオーミック領域１６の表面近傍部分にＮ型のソース領域３０が形成される。

このソース領域３０は、少なくとも細溝２０の長手方向に沿った方向に伸びており、従って、少なくとも細溝２０の長手方向の両側にはソース領域３０の表面が露出されている。

Ｎ⁺型注入層３９中の不純物は横方向拡散し、オーミック領域１６の表面を侵食するが、横方向拡散の量は少ないため、レジスト膜２８が位置していた部分の幅方向中央の表面にはオーミック領域１６が残り、その表面が露出している。

また、Ｎ⁺型注入層３９は、細溝２０の側面に形成されたゲート絶縁膜２４に接しており、Ｎ型の不純物はゲート絶縁膜２４の内部には拡散しないため、ソース領域３０は、ゲート絶縁膜２４の上端部からソース拡散層３０の拡散深さの分だけ、ゲート絶縁膜２４と接触している。従って、この状態では、ソース領域３０の底面とドレイン層１２の上端部との間のゲート絶縁膜２４は、ボディ層１３と接触しており、その部分のゲート絶縁膜２４とボディ層１３の界面が所謂チャネル領域になる。

次に、図７(ｔ)に示すように、ＣＶＤ法により、半導体基板全面にシリコン酸化膜から成る層間絶縁膜３１を全面成膜し、図７(ｕ)に示すように、該層間絶縁膜３１の表面にパターニングしたレジスト膜３２を形成する。

このレジスト膜３２には、パターニングによって細溝２０の間の位置に細長の開口３５が形成されており、レジスト膜３２は、少なくとも細溝２０の上部に配置されている。

開口３５の底面には層間絶縁膜３１が露出しており、エッチングを行うと、層間絶縁膜３１の開口３５の底面の部分が除去され、層間絶縁膜３１に、レジスト膜３２の開口３５と同じ平面パターンの開口３６が形成される。

層間絶縁膜３１の開口３５の底面には、幅方向の中央にオーミック領域１６が露出しており、その両側位置にソース領域３０が露出している。開口３５の底面には、ゲート電極プラグ２７の上端は露出していない。

次に、レジスト膜３２を除去した後、処理基板１０の開口３６を有する側の面に、蒸着法やスパッタリング法によってアルミニウム薄膜を形成し、パターニングし、ソース電極膜とゲート電極膜を形成する。ゲート電極膜とソース電極膜は、互いに分離されており、異なる電圧が印加できるようになっている。図８(ｗ)の符号３７はソース電極膜を示している。

ソース電極膜３７は、開口３６底面において、ソース領域３０とオーミック領域１６とに接続されている。ソース電極膜３７は、層間絶縁膜３１によってゲート電極プラグ２７から絶縁されている。

他方、ゲート電極膜は、各細溝２０内のゲート電極プラグ２７に接続されており、各細溝２０内のゲート電極プラグ２７には、ゲート電極膜に印加された電圧が印加されるようになっている。

次に、図８(ｘ)に示すように、ソース電極膜３７やゲート電極膜の表面にシリコン酸化物薄膜等から成る絶縁性保護膜３８を形成し、パターニングしてソース電極膜３７とゲート電極膜の一部を露出させた後、処理基板１０の裏面に金属薄膜を形成し、その金属薄膜でドレイン電極膜３９を構成させ、パワーＭＯＳＦＥＴ型のトランジスタ２を得る。このドレイン電極膜３９は、半導体基板１１とオーミック接合を形成している。

このようなトランジスタ２では、１枚の処理基板１０中に複数個形成されており、ダイシング工程により、トランジスタ２を１個ずつ切り離した後、ゲート電極膜、ソース電極膜３７、及びドレイン電極膜３９を金属端子に接続し、樹脂封止するとパッケージ化されたトランジスタ２が得られる。

金属端子を電源や電気回路に接続することにより、ソース電極膜３７を接地電位に接続し、ドレイン電極膜３９に正電圧を印加した状態で、ゲート電極膜に電圧を印加し、各細溝２０内のゲート電極プラグ２７に閾電圧以上の大きさの正電圧を印加すると、チャネル領域(ボディ層１３とゲート絶縁膜２４の界面)にＮ型の反転層が形成され、ソース領域３０とドレイン層１２とが反転層によって接続され、ドレイン層１２からソース領域３０の向けて電流が流れる。この状態では、トランジスタ２は導通状態にある。

その状態から、各ゲート電極プラグ２７をソース電位と同じ電位にすると、反転層は消滅し、電流は流れなくなる。この状態ではトランジスタ２は遮断状態にある。

トランジスタ２が遮断状態にあり、ドレイン電極膜３９とソース電極膜３７の間に大きな電圧が印加された状態では、ボディ層１３とドレイン層１２とで構成されるＰＮ接合が逆バイアスされ、ボディ層１３内とドレイン層１２内に空乏層が広がる。

細溝２０の底部に半導体エピタキシャル成長物から成る充填物２２が配置されており、その充填物２２の導電型はドレイン層１２の導電型とは逆になっている。充填物２２は、ドレイン層１２とは電気的に接続されていないから、ボディ層１２内に空乏層が広がるときには充填物２２内にも空乏層が広がるようになっている。

図９の符号４８は、Ｐ型のボディ層１３と充填物２２と、Ｎ型のドレイン層１２との間に形成されるＰＮ接合から、ドレイン層１２内に広がる空乏層の端部を示しており、符号４９は、充填物２２とドレイン層１２との間に形成されるＰＮ接合から充填物２２内に広がった空乏層の端部を示している。

この図９の状態から、ドレイン電極膜３９とソース電極膜３７の間の電圧が更に大きくなると、充填物２２は完全に空乏化する。

本発明のトランジスタ２では、充填物２２間の距離及び充填物２２の幅と、充填物２２の濃度及びドレイン層１２の濃度とが、最適値に設定されることで、ドレイン電極膜３９とソース電極膜３７の間に、充填物２２が完全に空乏化する電圧が印加されたときには、細溝２０及び充填物２２間に位置する部分のドレイン層１２も完全に空乏化するようになっている。

ドレイン層１２の、充填物２２間に位置する部分が完全に空乏化した状態では、ドレイン層１２内に広がった空乏層の内部の電界強度は深さ方向で一定値になっている。

この状態のトランジスタ２の内部の位置と電界強度の関係を図１０のグラフに示す。この図１０のグラフは、細溝２０の間の位置であって、ソース領域３０と、ボディ層１３と、ドレイン層１２とを通るＡ−Ａ線に沿った方向の電界強度である。

この場合、充填物２２内にボイドが存在すると、その部分で耐圧が低下するが、本発明のトランジスタ２では、｛１ ０ ０｝面から等速度でエピタキシャル成長した半導体結晶によって充填物２２が構成されており、ボイドが存在しないため耐圧の低下が生じない。

以上は、電界効果ＭＯＳトランジスタ型の実施例について説明したが、本発明はそれに限定されるものではない。

図１５の符号３は、本発明の他の例であるＰＮ接合型のＩＧＢＴを示している。この図１５では、図８(ｘ)に示したトランジスタ２と同じ部材には同じ符号を付してある。このトランジスタ３(及び後述する図１６のトランジスタ４)の細溝２０の側面及び底面は、｛１ ０ ０｝面であり、細溝２０内に充填された充填物２２は、｛１ ０ ０｝面からエピタキシャル成長した半導体単結晶であり、平面パターンは図１１のように、複数の細溝２０が平行に配置されており、各細溝２０の内容積は、図１２に示したように、直方体によって構成されている。

図１５のトランジスタ３が図８(ｘ)のトランジスタ２と異なる部分は、図８(ｘ)のトランジスタ２の処理基板１０は、エピタキシャル成長法により、Ｎ型(第１の導電型)のドレイン層１２がＮ型の半導体単結晶である半導体基板１１上に形成されていたが、図１５のトランジスタ３のＮ型(第１の導電型)の処理基板７１では、Ｎ型のドレイン層１２は、エピタキシャル成長法により、Ｐ型の半導体基板４５上に形成されている。

図１５の符号４６は、Ｐ型の半導体基板４５表面に形成された金属薄膜から成るコレクタ電極を示しており、このコレクタ電極４６は、Ｐ型の半導体基板４５とオーミック接合を形成している。

このようなトランジスタ３では、半導体基板４５からドレイン層１２内に少数キャリアが注入され、ドレイン層１２の伝導度が変調する結果、導通状態におけるドレイン層１２の抵抗値は、ＭＯＳＦＥＴ型のトランジスタ２よりも小さくなる。

次に、図１６のトランジスタ４を説明する。このトランジスタ４は、本発明の一例のショットキー接合型のＩＧＢＴであり、図１５のトランジスタ３の場合と同様に、図８(ｘ)と同じ部材には同じ符号を付して説明を省略する。

図１６のトランジスタ４の処理基板７２は、高抵抗のＮ型(第１の導電型)ドレイン層１２の表面に、金属薄膜から成るショットキー電極４７が形成されている。

このショットキー電極４７は、ドレイン層１２とショットキー接合を形成しており、ショットキー電極４７とドレイン層１２との間には、ショットキー電極４７がアノード電極となり、ドレイン層１２がカソード電極となるダイオードが形成されている。

このようなトランジスタ４では、ショットキー電極４７からドレイン層１２内に少数キャリアが注入され、ドレイン層１２の伝導度変調が生じ、動作状態におけるドレイン層１２の抵抗値が小さくなる。但し、その抵抗値は、図１５に示したＰＮ接合型のＩＧＢＴよりも大きい。

上記各トランジスタ２〜４では、細溝２０内の充填物２２はソース電極３７やゲート電極プラグ２７やドレイン電極３９、コレクタ電極４６又はショットキー電極４７には接続されておらず、浮遊電位に置かれていたが、各細溝２０内の充填物２２をソース電極３７に接続し、充填物２２にソース領域３０と同じ電圧が印加されるようにしてもよい。

但し、充填物２２を浮遊電位に置いたときとソース電極３７に接続したときとは、空乏層の拡がり方が少し異なる。

充填物２２を浮遊電位に置いたときには、ボディ層１３とドレイン層１２の界面のＰＮ接合からドレイン層１２内に広がった空乏層の端部が充填物２２に達したときに、充填物２２のうちの空乏層の端部と接する部分は、ドレイン電極３９の電位と同じ電位になる。

そして、ドレイン電極３９とソース電極３７の間の電位差がそれ以上大きくなると、空乏層は充填物２２の内部にも生じるようになる。

それに対し、充填物２２をソース電極３７に接続した場合には、充填物２２はソース電極と同じ電位であり、ドレイン電極３９とソース電極３７の間に電圧が印加され、充填物２２とドレイン層１２との間のＰＮ接合が逆バイアスされると、空乏層は充填物２２の内部に直ちに発生する。

いずれにしろ、充填物２２内が完全に空乏化すると共に、充填物２２間に位置する部分のドレイン層１２が空乏化するとき、ボディ層１３とドレイン層１２との界面のＰＮ接合から充填物２２の底面までの電界強度Ｅは、図１０に示すように一定になる。

このため、従来のように集中的に強度の強い電界が加わらず、従来構造のトランジスタと同じ電圧を印加した場合には、ボディ層１３とドレイン層１２との界面から充填物２２の底面までには、従来構造のトランジスタよりも小さい電界が加わるので、従来よりも耐圧が高くなる。

以上は、実施例としてトランジスタ２〜４を説明したが、本発明はトランジスタに限定されるものではなく、ダイオードも含まれる。

図１８(ｆ)の符号５は、本発明の一例のダイオードを示している。このダイオード５の製造工程を説明すると、先ず、図１７(ａ)に示すように、Ｎ⁺型の半導体基板５１と、該半導体基板５１上に配置されたＮ^-型の主半導体層５２とを有する処理基板５０を用意し、主半導体層５２表面に細長の細溝５３を形成する。

この細溝５３の配置状態も、図１１に示した細溝２０と同様に、複数の細溝５３が互いに平行に配置されており、各細溝５３の内容積は、図１２の細溝２０と同様に、直方体によって構成されている。

半導体基板５１はＮ型の不純物が高濃度にドープされたシリコン等の半導体単結晶から成り、主半導体層５２はＮ型の不純物が少量ドープされ、エピタキシャル成長法によって形成された半導体単結晶によって構成されている。

細溝５３の開口の形状は長方形であり、細溝５３の四側面は主半導体層５２の表面に対して垂直になっている。また、細溝５３の底面は、主半導体層５２の表面と平行になっている。

細溝５３の側面及び底面は、｛１ ０ ０｝面であり、処理基板５０の細溝５３が形成された面にシリコンがエピタキシャル成長すると、図１７(ｃ)に示すように、細溝５３内は、シリコンエピタキシャル層５５によって充填される。エピタキシャル成長の際にはＰ型の不純物が添加され、エピタキシャル層５５はＰ型になっている。

この状態では、細溝５３間に露出する主半導体層５２の表面にも、シリコンエピタキシャル層５５は成長しており、図１８(ｄ)に示すように、主半導体層５２表面が露出するまでシリコンエピタキシャル層５５をエッチングすると、各細溝５３内部に、シリコンエピタキシャル層５５の残部によって構成された充填物５７が形成される。主半導体層５２表面が露出した状態では、各細溝５３内の充填物５７は、互いに分離されている。

次に、処理基板５０の充填物５７及び主半導体層５２が露出する側の表面に金属薄膜を形成し、不要部分をエッチング除去し、その金属薄膜の残部で第１の電極５９を形成する。

この第１の電極５９は、主半導体層５２とはショットキー接合を形成し、充填物５７とはオーミック接合を形成している。充填物５７の導電型と主半導体層５２の導電型とは互いに反対になっており、主半導体層５２と充填物５７との間にはＰＮ接合が形成されている。

次に、図１８(ｆ)に示すように、半導体基板５１の表面に、半導体基板５１とオーミック接合する金属膜を形成し、その金属膜によって第２の電極６０を構成させる。

このダイオード５では、第２の電極６０に負電圧、第１の電極５９に正電圧を印加すると、第１の電極５９と主半導体層５２との間のショットキー接合が順バイアスされ、第１の電極５９から第２の電極６０に向けて電流が流れる。

このとき、充填物５７と主半導体層５２との間のＰＮ接合も順バイアスされるが、ＰＮ接合の障壁高さはショットキー接合の障壁高さよりも高いので、ＰＮ接合には電流は流れないか、流れても僅かである。

それとは逆に、第２の電極６０に正電圧、第１の電極５９に負電圧を印加すると、第１の電極５９と主半導体層５２との間のショットキー接合と、充填物５７と主半導体層５２との間のＰＮ接合が逆バイアスされ、電流は流れなくなる。

このとき、ショットキー接合とＰＮ接合の両方から主半導体層５２内に空乏層が広がる。図１９の符号６１は、ショットキー接合面及びＰＮ接合面から主半導体層５２内に広がる空乏層の端部を示しており、同図の符号６２は、ＰＮ接合面から充填物５７内に広がる空乏層の端部を示している。

このダイオード５では、充填物５７の幅及び間隔と、その濃度と、主半導体層５２の濃度とが最適値に設定されることで、充填物５７の内部が完全に空乏化するときに、主半導体層５２内部の空乏層の端部の、ＰＮ接合から横方向に広がった部分同士が接触するようになっている。

このように、本発明のダイオード５でも、主半導体層５２内に広がった空乏層の内部の電界強度は、深さ方向で一定値になっている。

以上は、トランジスタとダイオードに属する本発明の実施例について説明したが、本発明の半導体装置は、溝内が半導体のエピタキシャル成長物で充填された半導体装置に広く用いることが可能である。

なお、以上の例では、Ｎ型が第１導電型であり、Ｐ型が第２導電型であったが、Ｎ型とＰ型をそっくり入れ替え、Ｐ型を第１導電型とし、Ｎ型を第２導電型としたトランジスタ又はダイオードも本発明に含まれることは言うまでもない。

２〜４……トランジスタ
５……ダイオード
１１、４５……半導体基板
１２……ドレイン層
１３……ボディ層
２０、５３……細溝
２２、５７……充填物
２４……ゲート絶縁膜
２７……ゲート電極プラグ
３０……ソース領域
４６……コレクタ電極
４７……ショットキー電極

本発明はエピタキシャル成長の技術に係り、特に、細溝内にシリコンをエピタキシャル成長させて充填物を形成する技術に関する。

図２０は、従来技術のトランジスタ１０２の断面図を示している。
このトランジスタ１０２は、トレンチ型パワーＭＯＳＦＥＴであり、Ｎ⁺型不純物がシリコン単結晶中に高濃度にドープされた半導体基板１１１と、該半導体基板１１１上にエピタキシャル成長法によって形成されたＮ^-型のシリコンエピタキシャル層から成るドレイン層１１２とを有している。

符号１１０は、半導体基板１１１とドレイン層１１２とを有する処理基板を示しており、この処理基板１１０に半導体製造プロセスが施された結果、ドレイン層１１２内部の表面側に、Ｐ型のボディ層１１３が形成されており、該ボディ層１１３内部の表面近傍に、Ｐ⁺型のオーミック領域１１６と、Ｎ⁺型のソース領域１３０とが複数形成されている。

ソース領域１３０の間の位置では、処理基板１１０表面が帯状にエッチングされ、細溝１２０が形成されている。

細溝１２０の内周面には、ゲート絶縁膜１２４が形成されており、その細溝１２０の内部には、そのゲート絶縁膜１２４によって処理基板１１０とは非接触の状態で、ポリシリコンが充填され、そのポリシリコンによってゲート電極プラグ１２７が形成されている。

各細溝１２０内のゲート電極プラグ１２７は、金属薄膜から成る不図示のゲート電極膜によって互いに接続されている。

ソース領域１３０とオーミック領域１１６の表面には、金属薄膜から成るソース電極膜１３７が形成されている。細溝１２０上には層間絶縁膜１３１が形成されており、この層間絶縁膜１３１により、ソース電極膜１３７とゲート電極プラグ１２７とは電気的に絶縁されている。

処理基板１１０の裏面、即ち、半導体基板１１１の表面にはドレイン電極膜１３９が形成されている。

ソース電極膜１３７を接地電位に接続し、ドレイン電極膜１３９に正電圧を印加した状態で、ゲート電極膜に閾電圧以上の正電圧を印加すると、ゲート絶縁膜１２４とボディ層１１３の界面にＮ型の反転層が形成され、その反転層によって、ソース領域１３０とドレイン層１１２とが接続され、反転層を通って、ドレイン層１１２からソース領域１３０に向けて電流が流れる。この状態は、トランジスタ１０２が導通した状態であり、細溝１２０を用いないパワーＭＯＳＦＥＴに存在するＪＦＥＴ領域が存在しないため、通常のパワーＭＯＳＦＥＴに比べて導通抵抗が小さくなっている。

そして、導通した状態からゲート電極膜の電位がソース電極膜１３７と同じ電位に変わると、反転層は消滅し、電流は流れなくなる。

この状態では、ボディ層１１３とドレイン層１１２との間のＰＮ接合は逆バイアスされており、そのＰＮ接合のアバランシェ耐圧がトランジスタ１０２の耐圧と等しくなっている。

一般に、ＰＮ接合のアバランシェ耐圧は、逆バイアスされたときの空乏層の形状によって異なるが、上記のようなトランジスタ１０２では、ドレイン層１１２内に広がる空乏層内の電界強度が不均一であるため、電界強度が強くなる部分でアバランシェ耐圧が決定され、耐圧が低くなってしまっている。

そこで図２１のような構造の半導体装置１０３が提案されており、細溝１２０の下側にドレイン層１１２とは異なる導電型の埋込層１２２を形成し、ドレイン層１１２内に広がる空乏層の電界強度を緩和する試みが成されている。

埋込層１２２は、一旦細溝１２０を深く掘削し、細溝１２０の内部の底部と側壁に充填物を成長させることで形成しており、充填物としては半導体単結晶や半導体多結晶を用いることができる。

しかしながら、充填物としてシリコン単結晶を選択し、細溝１２０内にシリコンエピタキシャル層を成長させ、そのエピタキシャル層によって埋込層１２２を構成させた場合には、期待通りの耐圧が得られないという不都合が生じている。

米国特許第５２１６２７５号明細書

本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低抵抗高耐圧の半導体装置を提供することにある。

本発明は、耐圧低下の原因が、細溝内にシリコンが均一にエピタキシャル成長せず、ボイドが生じてしまうことにあることを見出し、本発明を創作するに到ったものである。

そして、請求項１記載の発明は、表面面方位が｛１ ０ ０｝で第１導電型の主半導体層の表面から該主半導体層にエッチングによって底面と四側面にシリコン単結晶の｛１ ０ ０｝面が露出する複数の直方体の細溝を形成する細溝形成工程と、前記細溝にエピタキシャル成長により第２導電型のシリコン単結晶を成長させ、第２導電型の充填物を形成する充填物形成工程と、を有するエピタキシャルシリコン成長方法である。

細溝内にシリコンが均一にエピタキシャル成長し、ボイドが生じることがない。

(ａ)〜(ｃ)：本発明の一実例のトランジスタの製造工程を説明するための図(１) (ｄ)〜(ｆ)：本発明の一実例のトランジスタの製造工程を説明するための図(２) (ｇ)〜(ｉ)：本発明の一実例のトランジスタの製造工程を説明するための図(３) (ｊ)〜(ｌ)：本発明の一実例のトランジスタの製造工程を説明するための図(４) (ｍ)〜(ｏ)：本発明の一実例のトランジスタの製造工程を説明するための図(５) (ｐ)〜(ｒ)：本発明の一実例のトランジスタの製造工程を説明するための図(６) (ｓ)〜(ｕ)：本発明の一実例のトランジスタの製造工程を説明するための図(７) (ｖ)〜(ｘ)：本発明の一実例のトランジスタの製造工程を説明するための図(８) 本発明のトランジスタ内部の空乏層の状態を説明するための図 本発明のトランジスタ内部の電界強度の分布を説明するための図 本発明のトランジスタ及びダイオードの細溝の配置を説明するための平面図 本発明のトランジスタ及びダイオードの細溝の立体形状を説明するための斜視図 細溝の側面に｛１ ０ ０｝を露出させた本発明のトランジスタの充填物の断面顕微鏡写真 細溝の側面に｛１ １ ０｝を露出させたトランジスタの充填物の断面顕微鏡写真 ＰＮ接合型ＩＧＢＴである本発明のトランジスタの一例を示す図 ショットキー接合型ＩＧＢＴである本発明のトランジスタの一例を示す図 (ａ)〜(ｃ)：本発明のダイオードの製造工程を説明するための図(１) (ｄ)〜(ｆ)：本発明のダイオードの製造工程を説明するための図(２) 本発明のダイオード内部の空乏層の状態を説明するための図 従来技術のトランジスタを説明するための図 充填物を有するトランジスタを説明するための図

以下で図面を参照し、本発明の実施形態について説明する。
まず、図１(ａ)を参照し、符号１０は、下記製造工程を適用する処理基板であり、シリコン単結晶から成る半導体基板１１と、該半導体基板１１表面にシリコンがエピタキシャル成長されて成るドレイン層１２とを有している。本実施例では、第１導電型をＮ型、第２導電型をＰ型として説明する。

半導体基板１１は、Ｎ⁺型であり、抵抗率は０．００３Ω・cm程度である。ドレイン層１２はＮ^-型で高抵抗である。ドレイン層１２の厚みは１８．２μｍ程度である。

次に、図１(ｂ)に示すように、ドレイン層１２の表面にボロンイオン(Ｂ⁺)を照射するとドレイン層１２の内部にボロンイオンが注入され、ドレイン層１２内部の表面近くにＰ型注入層４１が形成される。この状態では、ドレイン層１２は、Ｐ型注入層４１とシリコン基板１１とで挟まれた状態になる。

次いで、熱処理をし、Ｐ型注入層４１中のボロンをドレイン層１２内に拡散させると、図１(ｃ)に示すように、ドレイン層１２内部の表面側に、Ｐ型のボディ層１３が形成される。ボディ層１３は、最終的に底部がドレイン層１２の表面から１．２μｍの深さに位置するように設計されておりここでは、後述する熱処理よって拡散する分も考慮し、１．２μｍよりも浅く拡散されている。

そして、この状態では、ドレイン層１２は処理基板１０内に埋め込まれた状態になっており、処理基板１０の表面にはドレイン層１２は露出していない。

次いで、図２(ｄ)に示すように、ボディ層１３の表面に、複数の細長の開口１５が、所定間隔で互いに平行に形成されたレジスト膜１４を形成する。

次いで、レジスト膜１４が形成された面に、Ｐ型の不純物(ここではボロンイオン：Ｂ⁺)を照射すると、レジスト膜１４がマスクとなり、開口１５の底面に露出するボディ層１３表面にＰ型の不純物が注入され、図２(ｅ)に示すように、ボディ層１３内部の表面近傍に、開口１５のパターンに従ったパターンで、Ｐ⁺型注入層１９が形成される。

レジスト膜１４を除去した後、熱処理し、Ｐ⁺型注入層１９中のボロン不純物を拡散させると、図２(ｆ)に示すように、ボディ層１３内部の表面近傍に、Ｐ⁺型のオーミック領域１６が互いに平行に複数本形成される。ここではオーミック領域１６の拡散深さは１．０μｍ程度である。

次いで、図３(ｇ)に示すように、ボディ層１３とオーミック領域１６とが露出した状態で、その表面にＣＶＤ法によってシリコン酸化膜１７を形成した後、図３(ｈ)に示すように、該シリコン酸化膜１７表面にパターニングしたレジスト膜１８を形成する。

このレジスト膜１８は、オーミック領域１６の長手方向に沿い、オーミック領域１６の間に位置する細長の開口４２を有している。

その状態で、エッチングし、開口４２底面に位置するシリコン酸化膜１７を除去すると、シリコン酸化膜１７がレジスト膜１８と同じ形状にパターニングされる。パターニングにより、シリコン酸化膜１７には、図３(ｉ)に示すように、レジスト膜１８の開口４２と同じ形状の開口４３が形成される。

この状態では、シリコン酸化膜１７の開口４３の底面には、処理基板１０のうちのボディ層１３の部分が露出されており、レジスト膜１８を除去し、パターニングされたシリコン酸化膜１７をマスクとし、開口４３の底面に位置する部分の処理基板１０をエッチングし、図４(ｊ）に示すように、処理基板１０に、シリコン酸化膜１７の開口４３と同じパターンの細溝２０を形成する。

この細溝２０はボディ層１３を貫通しており、細溝２０の底面は、ボディ層１３の下層に位置するドレイン層１２の内部に達している。ここでは細溝２０の処理基板１０表面からの深さは１２μｍになっている。

細溝２０の開口部分の側面には、シリコン酸化膜１７が露出しており、それよりも下方の部分では、処理基板１０を構成するシリコンが露出している。

レジスト膜１８の開口４２の幅は、オーミック領域１６の間隔よりも狭く、且つ、開口４２はオーミック領域１６間の略中央に配置されている。従って、細溝２０もオーミック領域１６の間の位置であって、オーミック領域１６の端部とは離間した位置に形成されているため、細溝２０の側面には、処理基板１０中のオーミック領域１６は露出しておらず、ボディ層１３と、その下層のドレイン層１２とが露出している。細溝２０の底面には、ドレイン層１２が露出している。

細溝２０は上記のように形成されており、処理基板１０の表面側では、細溝２０の底面及び内周面にだけ処理基板１０が露出している。

この状態でＣＶＤ装置内に処理基板１０を搬入し、高温に加熱してシリコンの原料ガスとＰ型の不純物を含有する添加ガスとを導入すると、細溝２０の底面と内周面にシリコンと添加ガス中のＰ型の不純物とが析出し、Ｐ型のシリコン単結晶のエピタキシャル成長が開始される。

ここで、処理基板１０は、その表面の面方位が｛１ ０ ０｝であるものが用いられている。また、レジスト膜１８の開口４２の平面形状は長方形であり、開口４２を形成する際に、処理基板１０とレジスト膜１８をパターニングするマスクとを相対的に位置合わせし、開口４２の長辺又は短辺が、それぞれ処理基板１０の｛１ ０ ０｝面を決めるｘ軸又はｙ軸の方向に沿うように配置されている。

細溝２０の開口の形状は開口４２の平面形状と同じ形状であり、位置も同じであるから、細溝２０の長辺又は短辺がｘ軸又はｙ軸の方向に沿っている。

図１１は、同一形状の複数の細溝２０が互いに等間隔で平行に配置された状態を示す平面図であり、この図１１では、細溝２０の長辺ａ₁、ａ₂がｘ軸の方向に沿い、ｘ軸と平行になっている。従って、細溝２０の短辺ｂ₁、ｂ₂はｙ軸と平行になっている。

また、図１２は、細溝２０の内部を表す斜視図である。この図１２に示されているように、細溝２０の内部空間、即ち、細溝２０の内容積を構成する領域は直方体によって構成されている。即ち、細溝２０の四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂は、処理基板１０の表面に対して垂直な平面であり、従って、隣り合う二側面は互いに直交している。また、細溝２０の底面Ｃは、処理基板１０の表面と平行であるから、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂に対して垂直になっている。

従って細溝２０の四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂と底面Ｃの処理基板１０表面が露出する部分は、シリコン単結晶の｛１ ０ ０｝面になっている。
｛１ ０ ０｝は、下記面方位、

の全てを表す。

従って、処理基板１０の表面の面方位が(１ ０ ０)であり、細溝２０の長手方向の二側面Ａ₁、Ａ₂に(０ １ ０)面が露出している場合、短辺方向の側面Ｂ₁、Ｂ₂には、(０ ０ １)面又は、

が露出する(底面Ｃは、処理基板１０の表面と同じ面方位である。)。

従って、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂と底面Ｃに露出する処理基板１０の面は全て同じ面方位｛１ ０ ０｝になるから、細溝２０内には、処理基板１０の各面からシリコンが均等にエピタキシャル成長し、図４(ｋ)に示すように、細溝２０のシリコン酸化膜１７よりも下方の部分が、シリコンのエピタキシャル成長層から成る充填物２２によって充填される。シリコン酸化膜１７が露出する部分では、シリコンはエピタキシャル成長しないため、シリコン酸化膜１７の開口４３は残っている。

ところで、細溝２０内に｛１ １ ０｝面や｛１ １ １｝が露出していた場合には、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂と底面Ｃに露出する処理基板１０の表面が全てが同じ面方位になることはできないから、細溝２０内に露出する処理基板１０表面に、エピタキシャル成長速度が異なる部分が生じ、不均等にエピタキシャル成長したシリコンにより、細溝２０内にボイドが形成されてしまう。

図１３は、本発明方法によって細溝２０内をシリコンエピタキシャル成長層で充填した場合の、細溝２０の断面電子顕微鏡写真である。この図１３から分かるように、ボイドは生じていない。

図１４は、細溝の一側面Ａ₁に、(１ １ ０)面を露出させ、シリコンエピタキシャル成長層によって充填した場合の細溝の断面電子顕微鏡写真である。この図１４では、紙面縦方向に長いボイドが観察される。

次いで、シリコン酸化膜１７をマスクとし充填物２２の上部をエッチングし、図４(ｌ)に示すように、細溝２０内部に、ボディ層１３の上端から下端までと、ドレイン層１２の上端から所定深さまでを露出させる。この状態では、充填物２２の表面は、ボディ層１３とドレイン層１２が形成するＰＮ接合よりも下方に位置している。ここでは、充填物２２の表面は、処理基板１０の表面から１．６μｍの深さに位置している。

次いで、この状態の処理基板１０を熱酸化すると、図５(ｍ)に示すように、細溝２０内に露出する処理基板１０表面に、シリコン酸化物薄膜から成るゲート絶縁膜２４が形成される。

この状態では、細溝２０の底面Ｃには、ゲート絶縁膜２４が配置されており、四側面Ａ₁、Ａ₂、Ｂ₁、Ｂ₂には、シリコン酸化膜１７とゲート絶縁膜２４とが配置されている。

次いで、処理基板１０の、細溝２０の開口が位置する側の面にポリシリコンを堆積させ、図５(ｎ)に示すように、ポリシリコン薄膜２６を形成すると、細溝２０内は、ポリシリコン薄膜２６によって充填される。

この状態では、ポリシリコン薄膜２６は、細溝２０内の他、シリコン酸化膜１７の表面にも形成されており、その状態から、ポリシリコン薄膜２６を所定量エッチングし、シリコン酸化膜１７上に位置するポリシリコン薄膜２６と、細溝２０内部の上端部分のポリシリコン薄膜２６を除去すると、各細溝２０内のポリシリコン薄膜２６は互いに分離され、図５(ｏ)に示すように、細溝２０の内部が、ポリシリコン薄膜２６の残存部分から成るゲート電極プラグによってそれぞれ充填される。このゲート電極プラグ２７は、細溝２０内のゲート絶縁膜２４で囲まれている。

次いで、図６(ｐ)に示すように、シリコン酸化膜１７を除去すると、処理基板１０のボディ層１３とオーミック領域１６とが露出される。この状態では、細溝２０内のゲート電極プラグ２７の表面や、ゲート絶縁膜２４の上端部も露出しており、ボディ層１３の表面と、オーミック領域１６の表面と、ゲート電極プラグ２７の上端部と、ゲート絶縁膜２４の上端部とで構成される処理基板１０の表面は平坦になっている。

オーミック領域１６の平面形状と、細溝２０の開口部分の形状、即ちゲート電極プラグ２７の平面形状とは細長の長方形であり、互いに平行に交互に配置されている。

次いで、図６(ｑ)に示すように、オーミック領域１６の幅方向中央位置に、オーミック領域１６の幅よりも狭く、細長にパターニングされたレジスト膜２８を形成する。このレジスト膜２８の両側には、オーミック領域１６が露出している。

符号４４はレジスト膜２８が配置されていない露出面を示している。この状態で、図６(ｒ)に示すように、レジスト膜２８が形成された面にＮ型の不純物(ここでは砒素イオン：Ａｓ⁺)を照射すると、露出面４４内にＮ型不純物が注入され、オーミック領域１６とボディ層１３内部の表面近傍にＮ⁺型注入層３９が形成される。このＮ⁺型注入層３９は、レジスト膜２８と細溝２０との間に亘って形成されており、レジスト膜２８で覆われていない部分のオーミック領域１６とボディ層１３の表面部分にＮ⁺型注入層３９が形成されている。

レジスト膜２８を除去した後、熱処理を行うと、Ｎ⁺型注入層３９中の不純物が拡散され、図７(ｓ)に示すように、ボディ層１３とオーミック領域１６の表面近傍部分にＮ型のソース領域３０が形成される。

このソース領域３０は、少なくとも細溝２０の長手方向に沿った方向に伸びており、従って、少なくとも細溝２０の長手方向の両側にはソース領域３０の表面が露出されている。

Ｎ⁺型注入層３９中の不純物は横方向拡散し、オーミック領域１６の表面を侵食するが、横方向拡散の量は少ないため、レジスト膜２８が位置していた部分の幅方向中央の表面にはオーミック領域１６が残り、その表面が露出している。

また、Ｎ⁺型注入層３９は、細溝２０の側面に形成されたゲート絶縁膜２４に接しており、Ｎ型の不純物はゲート絶縁膜２４の内部には拡散しないため、ソース領域３０は、ゲート絶縁膜２４の上端部からソース領域３０の拡散深さの分だけ、ゲート絶縁膜２４と接触している。従って、この状態では、ソース領域３０の底面とドレイン層１２の上端部との間のゲート絶縁膜２４は、ボディ層１３と接触しており、その部分のゲート絶縁膜２４とボディ層１３の界面が所謂チャネル領域になる。

次に、図７(ｔ)に示すように、ＣＶＤ法により、処理基板１０全面にシリコン酸化膜から成る層間絶縁膜３１を全面成膜し、図７(ｕ)に示すように、該層間絶縁膜３１の表面にパターニングしたレジスト膜３２を形成する。

このレジスト膜３２には、パターニングによって細溝２０の間の位置に細長の開口３５が形成されており、レジスト膜３２は、少なくとも細溝２０の上部に配置されている。

開口３５の底面には層間絶縁膜３１が露出しており、エッチングを行うと、図８（ｖ）に示すように、層間絶縁膜３１の開口３５の底面の部分が除去され、層間絶縁膜３１に、レジスト膜３２の開口３５と同じ平面パターンの開口３６が形成される。

層間絶縁膜３１の開口３５の底面には、幅方向の中央にオーミック領域１６が露出しており、その両側位置にソース領域３０が露出している。開口３５の底面には、ゲート電極プラグ２７の上端は露出していない。

次に、レジスト膜３２を除去した後、処理基板１０の開口３６を有する側の面に、蒸着法やスパッタリング法によってアルミニウム薄膜を形成し、パターニングし、ソース電極膜とゲート電極膜を形成する。ゲート電極膜とソース電極膜は、互いに分離されており、異なる電圧が印加できるようになっている。図８(ｗ)の符号３７はソース電極膜を示している。

ソース電極膜３７は、開口３６底面において、ソース領域３０とオーミック領域１６とに接続されている。ソース電極膜３７は、層間絶縁膜３１によってゲート電極プラグ２７から絶縁されている。

他方、ゲート電極膜は、各細溝２０内のゲート電極プラグ２７に接続されており、各細溝２０内のゲート電極プラグ２７には、ゲート電極膜に印加された電圧が印加されるようになっている。

次に、図８(ｘ)に示すように、ソース電極膜３７やゲート電極膜の表面にシリコン酸化物薄膜等から成る絶縁性保護膜３８を形成し、パターニングしてソース電極膜３７とゲート電極膜の一部を露出させた後、処理基板１０の裏面に金属薄膜を形成し、その金属薄膜でドレイン電極膜２５を構成させ、パワーＭＯＳＦＥＴ型のトランジスタ２を得る。このドレイン電極膜２５は、半導体基板１１とオーミック接合を形成している。

このようなトランジスタ２では、１枚の処理基板１０中に複数個形成されており、ダイシング工程により、トランジスタ２を１個ずつ切り離した後、ゲート電極膜、ソース電極膜３７、及びドレイン電極膜２５を金属端子に接続し、樹脂封止するとパッケージ化されたトランジスタ２が得られる。

金属端子を電源や電気回路に接続することにより、ソース電極膜３７を接地電位に接続し、ドレイン電極膜２５に正電圧を印加した状態で、ゲート電極膜に電圧を印加し、各細溝２０内のゲート電極プラグ２７に閾電圧以上の大きさの正電圧を印加すると、チャネル領域(ボディ層１３とゲート絶縁膜２４の界面)にＮ型の反転層が形成され、ソース領域３０とドレイン層１２とが反転層によって接続され、ドレイン層１２からソース領域３０に向けて電流が流れる。この状態では、トランジスタ２は導通状態にある。

その状態から、各ゲート電極プラグ２７をソース電位と同じ電位にすると、反転層は消滅し、電流は流れなくなる。この状態ではトランジスタ２は遮断状態にある。

トランジスタ２が遮断状態にあり、ドレイン電極膜２５とソース電極膜３７の間に大きな電圧が印加された状態では、ボディ層１３とドレイン層１２とで構成されるＰＮ接合が逆バイアスされ、ボディ層１３内とドレイン層１２内に空乏層が広がる。

細溝２０の底部に半導体エピタキシャル成長物から成る充填物２２が配置されており、その充填物２２の導電型はドレイン層１２の導電型とは逆になっている。充填物２２は、ドレイン層１２とは電気的に接続されていないから、ボディ層１３内に空乏層が広がるときには充填物２２内にも空乏層が広がるようになっている。

図９の符号４８は、Ｐ型のボディ層１３と充填物２２と、Ｎ型のドレイン層１２との間に形成されるＰＮ接合から、ドレイン層１２内に広がる空乏層の端部を示しており、符号４９は、充填物２２とドレイン層１２との間に形成されるＰＮ接合から充填物２２内に広がった空乏層の端部を示している。

この図９の状態から、ドレイン電極膜２５とソース電極膜３７の間の電圧が更に大きくなると、充填物２２は完全に空乏化する。

本発明のトランジスタ２では、充填物２２間の距離及び充填物２２の幅と、充填物２２の濃度及びドレイン層１２の濃度とが、最適値に設定されることで、ドレイン電極膜２５とソース電極膜３７の間に、充填物２２が完全に空乏化する電圧が印加されたときには、細溝２０及び充填物２２間に位置する部分のドレイン層１２も完全に空乏化するようになっている。

ドレイン層１２の、充填物２２間に位置する部分が完全に空乏化した状態では、ドレイン層１２内に広がった空乏層の内部の電界強度は深さ方向で一定値になっている。

この状態のトランジスタ２の内部の位置と電界強度の関係を図１０のグラフに示す。この図１０のグラフは、細溝２０の間の位置であって、ソース領域３０と、ボディ層１３と、ドレイン層１２とを通るＡ−Ａ線に沿った方向の電界強度である。

この場合、充填物２２内にボイドが存在すると、その部分で耐圧が低下するが、本発明のトランジスタ２では、｛１ ０ ０｝面から等速度でエピタキシャル成長した半導体結晶によって充填物２２が構成されており、ボイドが存在しないため耐圧の低下が生じない。

以上は、電界効果ＭＯＳトランジスタ型の実施例について説明したが、本発明はそれに限定されるものではない。

図１５の符号３は、本発明の他の例であるＰＮ接合型のＩＧＢＴを示している。この図１５では、図８(ｘ)に示したトランジスタ２と同じ部材には同じ符号を付してある。このトランジスタ３(及び後述する図１６のトランジスタ４)の細溝２０の側面及び底面は、｛１ ０ ０｝面であり、細溝２０内に充填された充填物２２は、｛１ ０ ０｝面からエピタキシャル成長した半導体単結晶であり、平面パターンは図１１のように、複数の細溝２０が平行に配置されており、各細溝２０の内容積は、図１２に示したように、直方体によって構成されている。

図１５のトランジスタ３が図８(ｘ)のトランジスタ２と異なる部分は、図８(ｘ)のトランジスタ２の処理基板１０は、エピタキシャル成長法により、Ｎ型(第１の導電型)のドレイン層１２がＮ型の半導体単結晶である半導体基板１１上に形成されていたが、図１５のトランジスタ３のＮ型(第１の導電型)の処理基板７１では、Ｎ型のドレイン層１２は、エピタキシャル成長法により、Ｐ型の半導体基板４５上に形成されている。

図１５の符号４６は、Ｐ型の半導体基板４５表面に形成された金属薄膜から成るコレクタ電極を示しており、このコレクタ電極４６は、Ｐ型の半導体基板４５とオーミック接合を形成している。

このようなトランジスタ３では、半導体基板４５からドレイン層１２内に少数キャリアが注入され、ドレイン層１２の伝導度が変調する結果、導通状態におけるドレイン層１２の抵抗値は、ＭＯＳＦＥＴ型のトランジスタ２よりも小さくなる。

次に、図１６のトランジスタ４を説明する。このトランジスタ４は、本発明の一例のショットキー接合型のＩＧＢＴであり、図１５のトランジスタ３の場合と同様に、図８(ｘ)と同じ部材には同じ符号を付して説明を省略する。

図１６のトランジスタ４の処理基板７２は、高抵抗のＮ型(第１の導電型)ドレイン層１２の表面に、金属薄膜から成るショットキー電極４７が形成されている。

このショットキー電極４７は、ドレイン層１２とショットキー接合を形成しており、ショットキー電極４７とドレイン層１２との間には、ショットキー電極４７がアノード電極となり、ドレイン層１２がカソード電極となるダイオードが形成されている。

このようなトランジスタ４では、ショットキー電極４７からドレイン層１２内に少数キャリアが注入され、ドレイン層１２の伝導度変調が生じ、動作状態におけるドレイン層１２の抵抗値が小さくなる。但し、その抵抗値は、図１５に示したＰＮ接合型のＩＧＢＴよりも大きい。

上記各トランジスタ２〜４では、細溝２０内の充填物２２はソース電極膜３７やゲート電極プラグ２７やドレイン電極膜２５、コレクタ電極４６又はショットキー電極４７には接続されておらず、浮遊電位に置かれていたが、各細溝２０内の充填物２２をソース電極膜３７に接続し、充填物２２にソース領域３０と同じ電圧が印加されるようにしてもよい。

但し、充填物２２を浮遊電位に置いたときとソース電極膜３７に接続したときとは、空乏層の拡がり方が少し異なる。

充填物２２を浮遊電位に置いたときには、ボディ層１３とドレイン層１２の界面のＰＮ接合からドレイン層１２内に広がった空乏層の端部が充填物２２に達したときに、充填物２２のうちの空乏層の端部と接する部分は、ドレイン電極膜２５の電位と同じ電位になる。

そして、ドレイン電極膜２５とソース電極膜３７の間の電位差がそれ以上大きくなると、空乏層は充填物２２の内部にも生じるようになる。

それに対し、充填物２２をソース電極膜３７に接続した場合には、充填物２２はソース電極膜３７と同じ電位であり、ドレイン電極膜２５とソース電極膜３７の間に電圧が印加され、充填物２２とドレイン層１２との間のＰＮ接合が逆バイアスされると、空乏層は充填物２２の内部に直ちに発生する。

いずれにしろ、充填物２２内が完全に空乏化すると共に、充填物２２間に位置する部分のドレイン層１２が空乏化するとき、ボディ層１３とドレイン層１２との界面のＰＮ接合から充填物２２の底面までの電界強度Ｅは、図１０に示すように一定になる。

このため、従来のように集中的に強度の強い電界が加わらず、従来構造のトランジスタと同じ電圧を印加した場合には、ボディ層１３とドレイン層１２との界面から充填物２２の底面までには、従来構造のトランジスタよりも小さい電界が加わるので、従来よりも耐圧が高くなる。

以上は、実施例としてトランジスタ２〜４を説明したが、本発明はトランジスタに限定されるものではなく、ダイオードも含まれる。

図１８(ｆ)の符号５は、本発明の一例のダイオードを示している。このダイオード５の製造工程を説明すると、先ず、図１７(ａ)に示すように、Ｎ⁺型の半導体基板５１と、該半導体基板５１上に配置されたＮ^-型の主半導体層５２とを有する処理基板５０を用意し、主半導体層５２表面に細長の細溝５３を形成する。

この細溝５３の配置状態も、図１１に示した細溝２０と同様に、複数の細溝５３が互いに平行に配置されており、各細溝５３の内容積は、図１２の細溝２０と同様に、直方体によって構成されている。

半導体基板５１はＮ型の不純物が高濃度にドープされたシリコン等の半導体単結晶から成り、主半導体層５２はＮ型の不純物が少量ドープされ、エピタキシャル成長法によって形成された半導体単結晶によって構成されている。

細溝５３の開口の形状は長方形であり、細溝５３の四側面は主半導体層５２の表面に対して垂直になっている。また、細溝５３の底面は、主半導体層５２の表面と平行になっている。

細溝５３の側面及び底面は、｛１ ０ ０｝面であり、処理基板５０の細溝５３が形成された面にシリコンがエピタキシャル成長すると、図１７(ｃ)に示すように、細溝５３内は、シリコンエピタキシャル層５５によって充填される。エピタキシャル成長の際にはＰ型の不純物が添加され、シリコンエピタキシャル層５５はＰ型になっている。

この状態では、細溝５３間に露出する主半導体層５２の表面にも、シリコンエピタキシャル層５５は成長しており、図１８(ｄ)に示すように、主半導体層５２表面が露出するまでシリコンエピタキシャル層５５をエッチングすると、各細溝５３内部に、シリコンエピタキシャル層５５の残部によって構成された充填物５７が形成される。主半導体層５２表面が露出した状態では、各細溝５３内の充填物５７は、互いに分離されている。

次に、処理基板５０の充填物５７及び主半導体層５２が露出する側の表面に金属薄膜を形成し、不要部分をエッチング除去し、その金属薄膜の残部で第１の電極５９を形成する。

この第１の電極５９は、主半導体層５２とはショットキー接合を形成し、充填物５７とはオーミック接合を形成している。充填物５７の導電型と主半導体層５２の導電型とは互いに反対になっており、主半導体層５２と充填物５７との間にはＰＮ接合が形成されている。

次に、図１８(ｆ)に示すように、半導体基板５１の表面に、半導体基板５１とオーミック接合する金属膜を形成し、その金属膜によって第２の電極６０を構成させる。

このダイオード５では、第２の電極６０に負電圧、第１の電極５９に正電圧を印加すると、第１の電極５９と主半導体層５２との間のショットキー接合が順バイアスされ、第１の電極５９から第２の電極６０に向けて電流が流れる。

このとき、充填物５７と主半導体層５２との間のＰＮ接合も順バイアスされるが、ＰＮ接合の障壁高さはショットキー接合の障壁高さよりも高いので、ＰＮ接合には電流は流れないか、流れても僅かである。

それとは逆に、第２の電極６０に正電圧、第１の電極５９に負電圧を印加すると、第１の電極５９と主半導体層５２との間のショットキー接合と、充填物５７と主半導体層５２との間のＰＮ接合が逆バイアスされ、電流は流れなくなる。

このとき、ショットキー接合とＰＮ接合の両方から主半導体層５２内に空乏層が広がる。図１９の符号６１は、ショットキー接合面及びＰＮ接合面から主半導体層５２内に広がる空乏層の端部を示しており、同図の符号６２は、ＰＮ接合面から充填物５７内に広がる空乏層の端部を示している。

このダイオード５では、充填物５７の幅及び間隔と、その濃度と、主半導体層５２の濃度とが最適値に設定されることで、充填物５７の内部が完全に空乏化するときに、主半導体層５２内部の空乏層の端部の、ＰＮ接合から横方向に広がった部分同士が接触するようになっている。

このように、本発明のダイオード５でも、主半導体層５２内に広がった空乏層の内部の電界強度は、深さ方向で一定値になっている。

以上は、トランジスタとダイオードに属する本発明の実施例について説明したが、本発明の半導体装置は、溝内が半導体のエピタキシャル成長物で充填された半導体装置に広く用いることが可能である。

なお、以上の例では、Ｎ型が第１導電型であり、Ｐ型が第２導電型であったが、Ｎ型とＰ型をそっくり入れ替え、Ｐ型を第１導電型とし、Ｎ型を第２導電型としたトランジスタ又はダイオードも本発明に含まれることは言うまでもない。

２〜４……トランジスタ
５……ダイオード
１１、４５……半導体基板
１２……ドレイン層
１３……ボディ層
２０、５３……細溝
２２、５７……充填物
２４……ゲート絶縁膜
２７……ゲート電極プラグ
３０……ソース領域
４６……コレクタ電極
４７……ショットキー電極

Claims (10)

1. 表面面方位が｛１ ０ ０｝で第１導電型の主半導体層の表面から該主半導体層にエッチングによって底面と四側面にシリコン単結晶の｛１ ０ ０｝面が露出する複数の直方体の細溝を形成する細溝形成工程と、
   前記細溝にエピタキシャル成長により第２導電型のシリコン単結晶を成長させ、第２導電型の充填物を形成する充填物形成工程と、を有するエピタキシャルシリコン成長方法。
2. 第１導電型のドレイン層と、
   前記ドレイン層と接して配置された第２導電型のボディ層と、
   前記ボディ層と前記ドレイン層とに亘って形成され、底面が前記ドレイン層内に位置する有底の細溝と、
   前記ボディ層内の前記細溝の開口部分に位置し、前記ドレイン層とは離間したソース領域と、
   半導体のエピタキシャル成長によって前記細溝内に形成され、下端部が前記細溝の底面と接し、上端部が前記ボディ層と前記ドレイン層の境界よりも低く、第２導電型の不純物が添加された充填物と、
   前記細溝の内周面のうち、少なくとも前記ボディ層が露出する部分に形成されたゲート絶縁膜と、
   前記細溝内の前記ゲート絶縁膜と接触して配置され、前記充填物とは絶縁されたゲート電極プラグと、
   を有するトランジスタ。
3. 前記細溝の内部空間は直方体で構成され、該細溝の一側面は｛１ ０ ０｝面が露出された請求項２記載のトランジスタ。
4. 前記充填物は、浮遊電位に置かれた請求項２又は請求項３のいずれか１項記載のトランジスタ。
5. 前記充填物は、前記ソース領域に電気的に接続された請求項２又は請求項３のいずれか１項記載のトランジスタ。
6. 前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第１導電型の半導体基板を有し、
   前記半導体基板表面には、該半導体基板とオーミック接続されたドレイン電極を有する請求項２乃至請求項５のいずれか１項記載のトランジスタ。
7. 前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第２導電型のコレクタ層が設けられ、
   前記コレクタ層表面には、該コレクタ層とオーミック接続されたコレクタ電極を有する請求項２乃至請求項５のいずれか１項記載のトランジスタ。
8. 前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には、該ドレイン層とショットキー接合を形成するショットキー電極が設けられた請求項２乃至請求項５のいずれか１項記載のトランジスタ。
9. 第１導電型の主半導体層と、
   前記主半導体層に形成され、底面が前記主半導体層内に位置する有底の細溝と、
   半導体のエピタキシャル成長によって前記細溝内に形成され、第２導電型の不純物が添加された充填物と、
   前記主半導体層の表面と前記充填物の表面の両方に接触し、前記主半導体層とはショットキー接合を形成するショットキー電極と、
   を有するダイオード。
10. 前記ショットキー電極は、前記充填物とはオーミック接続された請求項９記載のダイオード。

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