DE3324017C2 - Isolierschicht-Feldeffekt-Transistor - Google Patents

Isolierschicht-Feldeffekt-Transistor

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Abstract

Die Erfindung betrifft einen Isolierschicht-Feldeffekt-Transistor, z.B. einen Leistungs-MOS-FET, der hergestellt wird, indem eine rechtwinklige prismenförmige Vertiefung in einer Richtung ausgebildet wird, so daß die Seitenwände der Vertiefung einen Winkel von 45 ° zur 100 -Richtung des Silicium-Substrats mit der (100)-Ebene als Hauptfläche bilden und daß die vertikalen Seitenwände der (010)- oder (001)-Ebene als Kanalbereich des Isolierschicht-Feldeffekt-Transistors verwendet werden, wodurch eine große Elektronenbeweglichkeit im Kanal und daher ein geringer Kanalwiderstand gewährleistet sind, die für einen Hochleistungsbetrieb zweckmäßig sind.

Description

Die Erfindung betrifft einen Isolierschicht-Feldeffekt-Transistor, der im folgenden abgekürzt mit IG-FET bezeichnet wird, insbesondere einen Leistungs-IG-FET.
65 Im Vergleich mit einem üblichen Bipolartransistor besitzt ein IG-FET den technischen Vorteil des Hochgeschwindigkeitsbetriebes, da es sich bei ihm um eine Majoritätsträgervorrichtung handelt Vor allem in den letzten Jahren wurde der Vorteil des IG-FETs erkannt, und er wurde zu einem Bauteiltyp mit großer Leistung verbessert
Die Probleme der Beweglichkeit der Ladungsträger in einem MOS-Transistor in Abhängigkeit voh der Kristallorientierung der Oberfläche wurden schon in der Veröffentlichung »Philips Technische Rundschau, 1970«, gezeigt Bei diesem Transistor wurde ein Kanal in der Oberfläche einer (100)-Ebene vorgesehen, da in dieser Kristallebene die Elektronenbeweglichkeit groß und die Randflächenladungsdichte gering sind. Ein weiterer Vorschlag ist aus der DE-OS 29 31 272 bekannt, der einen MOS-Halbleiter vorsieht bei dem die Oberfläche des Substrats aus einer (110)-Ebene und die Sdtenwände der Vertiefung aus (110)-Ebenen gebildet werden.
Ein gattungsgemäßer IG-FET ist aus der GB-PS !2 28051 bekannt, der ein SHiciumsubstrat mit einer Oberfläche, Vertiefungen mit lotrecht zur Oberfläche angeordneten Seitenwänden und einer Gate-Elektrode auf einer der Seitenwände über einer Isolierschicht aufweist Aus dieser Druckschrift ist weiterhin ein IG-FET gemäß Fig. 1 bekannt Wie dargestellt ist, besitzt eine herkömmliche IG-€*ET-Vorrichtung ein Substrat mit hoher Konzentration vom η-Typ, dessen (100)-Ebene als Oberfläche bzw. Oberseite dient, eine auf dem Substrat 1 ausgebildete, epitaktisch gewachsene Schicht 2 vom η-Typ mit niedriger Konzentration, eine diffundierte Schicht vom p-Typ, die auf der epitaktischen Schicht 2 vom η-Typ gewachsen ist und als Kanalbereich dienen soll, diffundierte Bereiche 4,4 mit hoher Konzentration vom n+-Typ, die als von der Oberfläche der diffundierten Schicht vom p-Typ her ausgebildete Source-Bereiche dienen sollen, Source-Elektroden 5,5, Gate-Isolationsschichten bzw. -filme 6,6 und Gate-Elektroden 7.
Die Gate-Elektroden sind V-fornjg ausgebildet worden, indem der Unterschied der Ätzgeschwindigkeit der (lOO)-Ebene und der (Ul)-Ebeiie ausgenützt wurde, &h, es wurde das anisotrope Ätzverfahren von der Oberfläche des Substrat-Wafers bzw -plättchens ausgeführt Demgemäß sind die Kanalbereiche 3 auf der (Ul)-Ebene ausgebildet, und die Elektronenbeweglichkeit ist klein, und daher ist der Kanalwiderstand groß und somit der Widerstand im eingeschalteten Zustand groß. Um diesen Widerstand im eingeschalteten Zustand zu reduzieren, kann in Erwägung gezogen werden, die Dicke des Kanalbereichs 3 herabzusetzen oder die Konzentration im Kanalbereich 3 zu erhöhen. Eine solche Maßnahme führt jedoch zur Herabsetzung der Durchbruchsspannung, und daher ist dieser Maßnahme eine Grenze gesetzt.
Der Erfindung liegt die Aufgabe zugrunde, ein IG-FET vom vertikalen Typ zu schaffen, bei dem der Kanalbereich auf einer der (lOO)-Ebene äquivalenten Ebene ausgebildet wird, die eine geringe Oberflächen- bzw. Randflächenpegeldichte und eine große Elektronenbeweglichkeit aufweist, wodurch der Kanalwiderstand klein und daher auch der Einschaltwiderstand klein wird. Gelöst wird diese Aufgabe gemäß der Erfindung durch die in den Ansprüchen 1 und 4 beschriebenen Merkmale und Maßnahmen.
Weitere Vorteile der Erfindung sind durch die Unteransprüche und die Beschreibung gegeben.
Im folgenden wird die Erfindung anhand bevorzugter Ausführungsbeispiele und der Zeichnung näher erläu-
terL In dieser zeigt
F i g. 1 eine Schnittansicht eines herkömmlichen Leistungs-IG-FETs vom Vertikaltyp,
F i g. 2(a) eine Draufsicht, die das Prinzip der Auswahl einer speziellen Ebene erläutert,
Fig.2(b) eine vergrößerte perspektivische Ansicht eines rechtwinkligen, prismenförmigen vertieften Teils, der auf dem in Fig.2(a) dargestellten Halbleitersubstrat ausgebild?t wird,
Fig.3(a), Fig.3(b), Fig.3(c) und Fig.3{d) Querschnittsansichten, die die Schritte zur Herstellung des erfindungsgemäßen IG-FETs erläutern, und
F i g. 4 eine vergrößerte perspektivische Ansicht des Substrats, bei dem die rechtwinklige prismenförmige Vertiefung entsprechend einem anderen Aasführungsbeispiel der Erfindung hergestellt worden ist
Einzelheiten der Anordnung und der Schritte zur Herstellung des erfindungsgemäßen IG-FETs werden unter Bezugnahme auf die F i g. 2(a) ff. erläutert
Zunächst wird das Prinzip der Erfindung unter Bezugnahme auf die Fig.2(a) und Fig.2(b) näher erläutert, bei denen ein Halbleitersubstrat mit der {iOO)-Ebene als Hauptfläche und mit einer Facette bzw. Schleiffläche 8 in der (1 (»/-Richtung bzw. (110)-Ebene als Ausgangs-Wafer verwendet wird. Auf dem in F i g. 2(a) gezeigten Substrat wird eine rechtwinklige prismenförmige Vertiefung bzw. Ausnehmung 16 in einer Richtung durch Ätzen ausgebildet, daß ihre Seitenwände zur (110)-Richtung einen Winkel von 45° bilden. Bei der Bildung der Vertiefung ist es wichtig, daß der Vorgang des Ätzens des Silicium-Halbleiter-Wafers so ausgeführt wird, daß die Seitenwände der Vertiefung 16 in vertikaler Richtung von der (100)-Ebene her geätzt-werden, wie in Fig.2(b) gezeigt ist, die eine vergrößerte Ansicht der Vertiefung 16 darstellt Dann sind die Seitenflächen der rechtwinkligen prismenförniigen Vertiefung (010)- und (OOl)-Ebenen, und diese vertikalen Ebenen sind zur (lOO)-Ebene bezüglich der Elektronenbeweglichkeiten äquivalent Für das vertikale Ätzen von der Silicium-Substratfläche her kann ein gewöhnliches Aktivionen-Ätzverfahren oder ein Reaktivionenstrahl-Ätzverfahren verwendet werden.
Nun wird die Herstellung eines IG-FETs unter Bezugnahme auf die Fig.3(a) bis (d) näher erläutert, wobei im Beispiel die Herstellung eines MOS-FETs beschrieben wird. Zuerst wird als Ausgangs-Wafer ein SiIicium-Substrat 11 mit hoher Konzentration vom n-Leitfähigkeitstyp mit einer (100)-Ebene verwendet, das eine epitaktisch gewachsene Schicht 12 mit niedriger Konzentration vom η-Typ besitzt In diesem Beispiel weist die epitaktische Schicht 12 vom η-Typ einen spezifischen Widerstand/? von 1 Ωαη und eine Dicke von 9 μηι auf. Dann werden aufeinanderfolgend auf dieser epitaktischen Schicht eine Schicht 13 vom p-Typ mit einer Verunreinigungskonzentration von 5 χ 1017 ncn?-3 und einer Dicke bzw. Tiefe von 2 μπι und darauf eine obere Schicht 14 mit hoher Konzentration vom n-Typ mit einer Verunreinigungskonzentration von IxIO21 Ω«η~3 und einer Tiefe von 0,5 μηι durch ein übliches Ionenimplantationsverfahren und thermisches Diffusionsverfahren ausgebildet. Diese Schicht 13 vom p-Typ und die Schicht 14 vom n-Typ sind Schichten, die als Kanalbereich bzw. Source-Bereiche dienen sollen. Dann wird hierauf ein Feldoxidfilm 15 von etwa 1 μπι Dicke auf dem gesamten Substrat ausgebildet, und dann wird darauf ein bekannter photolithographischer Prozeß ausgeführt, um öffnungen 16,16 zu bilden, indem der Oxidfilm bei den Vertiefungen entfernt wird, wie in F i g. 3(a) dargestellt ist
Wie unter Bezugnahme auf Fig.2 erläutert wurde, wird von der Substratoberfläche eine rechtwinklige prismenförmige Vertiefung 10 in einer solchen Richtung
ausgebildet, daß ihre Seitenwand einen Winkel von 45° zur Schleiffläche 8 des Wafers bildet, und zwar geschieht dieses auf eine solche Weise, daß die Seitenwände zur (100)-Ebene der Hauptfläche des Wafers senkrecht verlaufen, und zwar so, daß sie bis zur Schicht 13
ίο vom p-Typ durchdringen und die epitaktische Schicht 12 erreichen, wie in F i g. 3(b) gezeigt ist Infolge des Ätzens ist die Bodenfläche der geätzten Vertiefung eine (lOO)-Ebene und die vertikalen Seitenwände sind (010)- und (001)-Ebenen.
Dann wird durch ein bekanntes Verfahren ein Gate-Oxidfilm 17 mit einer Dicke von etwa 100 nm ausgebildet, wie in F i g. 3(c) gezeigt ist, und es werden in dem Oxidfilm 17 öffnungen zur Herstellung Elektroden auf der Schicht 14 vom n+-Typ gebildet, wozu die öffnungen 18,18 gebildet werden.
Als letztes werden Elektroden 19,1^,19 aus beispielsweise Aluminium im Vakuum aufgedampft, um die Gate- und Source-Elektroden zu bilden, wie in Fig.3(d) dargestellt ist Eine Drain-Elektrode 20 wird dadurch gebildet, da& eine Metallelektrode auf der Bodenfläche des Substrats 11 mit hoher Konzentration vom n-Typ durch ein bekanntes Verfahren aufgedampft wird.
F i g.4 zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem diffundierte Bereiche mit hoher Konzentration an den Ecken- bzw. Kantenteilen der rechtwinkligen prismenförmigen Vertiefung 10 vor dem Ätzen der Vertiefung 10 durch ein bekanntes selektives Diffusionsverfahren ausgebildet werden. Alternativ können die diffundierten Bereich mit hoher Konzentration an den Eckenteilen der rechtwinkligen prismenförmigen Vertiefung auch nach der Herstellung der Vertiefung 10 durch geeignete selektive Diffusion ausgebildet werden. Durch die Bildung der diffundierten Bereiche mit hoher Konzentration an den Eckenteilen der rechtwinkligen prismenförmigen Vertiefung können ein möglicher hoher Widerstand und von daher eine mögliche geringe Beweglichkeit aufgrund einer partiellen Unregelmäßigkeit der (010)-Ebene und der (OOl)-Ebene an den Eckenteilen kompensiert werden, wodurch eine hohe Elektronenbeweglichkeit auf allen Seitenwänden der rechtwinkligen prismenförmigen Vertiefung 10 gewährleistet ist, und daher kann eine höhere Leistung erzielt werden.
Wie erläutert wurde, besitzt der erfindungsgemäße
so IG-FET einen Kanalbereich in der (OlO)-Ebeine und der (001 )-Ebene, die physikalisch der (100)-Ebene äquivalent sind. Daher weist der Kanalbereich eine große ElektronenK-vseglichkeit auf, und der Kanalwiderstand kann im Einschaltzustand sehr klein gemacht werden, und daher weist der FET eiqs zufriedenstellende Funktion bei ho-
her Leistung auf.
Hierzu 3 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Isolierschicht-Feldeffekt-Transistor vom vertikalen Typ mit einem Silicium-Substrat mit einer ebenen Oberfläche,
einer rechtwinkligen prismenförmigen Vertiefung (16), die in der Oberfläche ausgebildet ist und deren Seitenwände lotrecht zur Ebene der Oberfläche ver- to laufen,
einer Gate-Elektrode (28), die auf zumindest einer der Seitenwände über einer Isolierschicht (17) ausgebildet ist, dadurch gekennzeichnet, daß die Ebene der Oberfläche in einer (100)-Ebene liegt und daß die Seitenwände der Vertiefung (010)- und (001)-Ebenen bilden.
2. Isolierschicht-Feldeffekt-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die rechtwinklige jjiismenförmige Vertiefung (16) durch Re- aktivionensffahl-Ätzung gebildet ist und eine flache Bodenfläche parallel zur Oberfläche des Substrats aufweist
3. Isolierschicht-Feldeffekt-Transistor nach Anspruch 1, gekennzeichnet durch zumindest einen dif- fundierter Bereich (101) mit hoher Konzentration, der am Eckenteil der rechtwinkligen Vertiefung (16) so ausgebildet ist, daß die vertikale Kante der rechtwinkligen Vertiefung sich in dem diffundierten Bereich befindet
4. Verfahren zur Herstellung eines Isolierschicht-Feldeffekt-Transistors nach einem der Ansprüche 1 bis 3, gekennzeichnet durch die Schritte, daß
auf einem Substrat (11) rr»t einer Oberfläche in der (100)-Ebene ein Bereich mit niedriger Verunreinigungskonzentration von demselben Leitfähigkeitstyp wie der des Substrats epitaktisch ausgebildet wird,
durch Diffusion ein Bereich (13) vom zu dem des Substrats entgegengesetzten Leitfähigkeitstyp ausgebildet wird,
durch Diffusion ein Bereich (14) mit hoher Konzeiv tration von demselben Leitfähigkeitstyp wie dem des Substrats ausgebildet wird,
eine rechtwinklige prismenförmige Vertiefung (16) in der Oberfläche so ausgebildet wird, daß die Seitenwände in. senkrechter Richtung zur Oberfläche verlaufen und (010)- und (001)-Ebenen bilden, und auf zumindest einer der Seitenwände eine Gate-Isolierschicht und eine Gate-Elektrode ausgebildet werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die rechtwinklige prismenförmige Vertiefung durch ein Ätzverfahren mit reaktivem Ionenstrahl ausgebildet wird.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß vor der Bildung der rechtwinkligen prismenförmigen Vertiefung (16) zumindest ein diffundierter Bereich (101) an einem solchen Teil bzw. solchen Teilen ausgebildet.wird, daß er eine Ecke der Vertiefung wird.
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