CN102376669A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN102376669A
CN102376669A CN2011101813392A CN201110181339A CN102376669A CN 102376669 A CN102376669 A CN 102376669A CN 2011101813392 A CN2011101813392 A CN 2011101813392A CN 201110181339 A CN201110181339 A CN 201110181339A CN 102376669 A CN102376669 A CN 102376669A
Authority
CN
China
Prior art keywords
semiconductor
lead wire
semiconductor wafer
electrical
frame structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011101813392A
Other languages
English (en)
Other versions
CN102376669B (zh
Inventor
杨先庆
周景海
蒋航
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Monolithic Power Systems Co Ltd
Original Assignee
Chengdu Monolithic Power Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Monolithic Power Systems Co Ltd filed Critical Chengdu Monolithic Power Systems Co Ltd
Publication of CN102376669A publication Critical patent/CN102376669A/zh
Application granted granted Critical
Publication of CN102376669B publication Critical patent/CN102376669B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

公开了一种开关模式功率变换器的集成电路。该集成电路至少包括第一半导体晶片、第二半导体晶片以及引线框结构。其中第一半导体晶片具有电气安静的表面，第二半导体晶片用于控制第一半导体晶片且堆叠在第一晶片上，引线框结构用于支撑第一半导体晶片以及将第一半导体晶片和第二半导体晶片同外部电路电耦接。

Description

半导体器件
技术领域
本发明涉及集成电路封装领域，更具体的说是涉及晶片堆叠的集成电路封装。
背景技术
此处的声明，本部分仅提供发明相关的背景技术，而非现有技术。
开关模式功率变换器广泛应用于消费类电子设备中。在众多高功耗应用场合，开关模式功率变换器需要工作在高电源电压或提供大电流的场合。因此，在这些场合下，开关模式功率变换器的功率开关需要维持高电压或流过大电流。
通常，高电压垂直场效应晶体管(FET)和功率金属氧化物场效应晶体管(MOSFET)包括多个并联连接的开关元件，每个开关元件具有大量的基本MOSFET晶体管，晶体管连续依次并联排列，用作为功率开关。如图1所示，对于一个工作在高电压或流过大电流的典型开关功率变换器100，其包括高侧功率开关101、低侧功率开关102以及控制器103。高侧功率开关101、低侧功率开关102以及控制器103分别制作在独立的半导体晶片上，再排列在引线框结构104的同一平面上。对于这样一个功率变换器集成电路，常规封装方法的封装尺寸很大。此外，常规方法需要在不同半导体晶片之间采用键合线(Bonding Wire)互连，因此将在集成电路中引入高的互连电阻、寄生电阻和寄生电感等。
发明内容
本发明公开了一种半导体器件，其包括具有第一开关器件的第一半导体晶片、具有第二开关器件的第二半导体晶片、具有控制电路和其他外围电路的第三半导体晶片以及支撑第一半导体晶片和第二半导体晶片的引线框结构，其中，引线框结构至少包括第一部分和一个第二部分。在半导体器件中，第一半导体晶片和第二半导体晶片的至少之一具有安静的电气表面，用于接收第三半导体晶片，使得第三半导体晶片垂直堆叠于具有安静电气表面的第一半导体晶片或第二半导体晶片上，第三半导体晶片的衬底粘贴在安静的电气表面上。
本发明所述的半导体器件，引线框结构的第一部分和第二部分互相电气隔离；引线框结构的第一部分进一步包括第一电气引线，用以将第一半导体晶片的底面电耦接至供电电压；引线框结构的第二部分进一步包括第二电气引线，用于将第二半导体晶片的底面电耦接至开关节点。
本发明所述的半导体器件，引线框结构进一步包括与第一部分和第二部分电气隔离的第三部分，第三部分包括电连接至电气地的第三电气引线。
本发明所述的半导体器件，引线框结构进一步包括多个输入/输出电气引线，用于将第一、第二和第三半导体晶片电耦接至外部电路。
本发明所述的半导体器件，第一开关器件包括第一高电压垂直场效应晶体管，第二开关器件包括第二高电压垂直场效应晶体管。
本发明所述的半导体器件，第一半导体晶片包括下层和上层，下层具有第一高电压垂直场效应晶体管的漏极，上包括具有第一高电压垂直场效应晶体管的源极的较大区域和具有第一高电压垂直场效应晶体管的栅极的较小区域。第二半导体晶片包括下层和上层，下层具有第二高电压垂直场效应晶体管的漏极，上层包括具有第二高电压垂直场效应晶体管的源极的较大面积和具有第二高电压垂直场效应晶体管的栅极的较小面积。
本发明所述的半导体器件，第一半导体晶片上层的较大区域通过键合线电耦接至引线框结构的第二部分。
本发明所述的半导体器件，第二半导体晶片上层的较大区域通过键合线电耦接至引线框结构的第三部分。
本发明所述的半导体器件，第三半导体晶片垂直堆叠在第二半导体晶片上，第三半导体晶片的衬底粘贴在第二半导体晶片上层的较大区域上。
本发明所述的半导体器件，第三半导体晶片通过键合线电耦接至第一和第二半导体晶片上层的较小区域上，用于为第一和第二高电压垂直场效应晶体管的栅极提供控制信号。
本发明所述的半导体器件，第一部分进一步包括第一电气引线、第二电气引线、从第一电气引线单向延伸的第一多个指形结构、和从第二电气引线单向延伸的第二多个指形结构。第二部分进一步包括第三电气引线、从第二电气引线单向延伸的第三多个指形结构、和从第三电气引线单向延伸的第四多个指形结构。
本发明所述的半导体器件，第一开关器件包括第一功率MOSFET，第二开关器件包括第二功率MOSFET。
本发明所述的半导体器件，第一和第二半导体晶片是倒装晶片，所述倒装晶片通过导电耦合元件粘贴在引线框结构上。
本发明所述的半导体器件，导电耦合元件包括导电焊锡凸点、支柱凸点、管脚、或焊盘。
本发明所述的半导体器件，引线框结构进一步包括第一多个电气引线，用于将第一、第二和第三半导体晶片电耦接至外部电路。
本发明所述的半导体器件，第一多个电气引线的每一个包括靠近指形引线末端形成的第一电接触点，用于将第一和第二半导体晶片电耦接至外部电路；第一多个电气引线的每一个进一步包括靠近指形引线首端形成的第二键合点，用于将第三半导体晶片电耦接至外部电路。
本发明所述的半导体器件，引线框结构进一步包括第二多个电气引线，第二多个电气引线的每一个包括接触垫和键合点，用于将第三半导体晶片电耦接至外部电路。
本发明还公开了一种半导体器件，包括具有顶面和电气安静的底面的第一半导体倒装晶片、具有控制电路和其他外围电路的第二半导体晶片以及引线框结构。其中，第一半导体倒装晶片包括第一开关器件和第二开关器件；引线框结构至少包括两个部分，每一部分都具有多个向外单向延伸的指形结构，用于支撑和电接触第一半导体倒装晶片；第二半导体倒装晶片垂直堆叠在第一半导体倒装晶片上，第二半导体倒装晶片粘贴在第一半导体倒装晶片电气安静的底面上。
本发明所述的半导体器件，所述的至少两个部分包括：第一部分，具有第一电气引线和向外单向延伸的第一多个指形结构；第二部分，具有第二电气引线和从第二部分的一边向外单向延伸的第二多个指形结构，以及从第二部分的另一反向边向外单向延伸的第三多个指形结构；第三部分，具有第三电气引线和向外单向延伸的第四多个指形结构。其中，第一和第二多个指形结构形成第一交叉指形模式，第一开关器件和引线框结构电接触；第三多个指形结构形成第二交叉指形模式，第二开关器件和引线框结构电接触。
本发明所述的半导体器件，第一半导体倒装晶片进一步包括形成在顶面的导电耦合元件，用于将第一半导体倒装晶片与引线框结构电耦接。
本发明所述的半导体器件，导电耦合元件包括导电焊锡凸点、支柱凸点、管脚、或焊盘。
本发明所述的半导体器件，第一开关器件包括第一功率MOSFET，第二开关器件包括第二功率MOSFET。
本发明所述的半导体器件，引线框结构进一步包括第一多个电气引线，用于将第一半导体倒装晶片和第二半导体倒装晶片电耦接至外部电路。
本发明所述的半导体器件，第一多个电气引线的每一个包括形成在靠近指形引线末端的电接触点，用于将第一半导体倒装晶片电耦接至外部电路；第一多个电气引线的每一个进一步包括形成在靠近指形引线首端的第二键合点，用于将第二半导体倒装晶片电耦接至外部电路；
本发明所述的半导体器件，引线框结构进一步包括第二多个指形引线，第二多个电气引线的每一个包括接触垫和键合点，用于将第二半导体晶片电耦接至外部电路。
附图说明
附图作为说明书的一部分，对本发明实施例进行说明，并与实施例一起对本发明原理进行解释。
图1所示为开关功率变换器的传统封装方案的俯视图。
图2A所示为根据本发明一个实施例，一个开关模式功率变换器的示意图。
图2B所示为根据本发明一个实施例，另一个开关模式功率变换器的示意图。
图3所示为根据本发明一个实施例的集成电路(IC)的示意性实施例的俯视图，该集成电路实现了如图2A所示开关模式功率变换器。
图4所示为根据本发明一个实施例，在图3所示的集成电路中沿AB轴的截面图。
图5所示为根据本发明一个实施例的集成电路(IC)的俯视图，该集成电路实现了图2B所示开关模式功率变换器。
图6所示为根据本发明一个实施例，在图5所示的集成电路中沿AB轴的截面图。
图7所示为根据本发明另一个实施例的集成电路(IC)的俯视图，该集成电路实现了图2B所示开关模式功率变换器。
具体实施方式
将在下文中结合附图示出的例子对本发明的优选实施例进行详细描述。虽然将要结合优选实施例对本发明进行描述，但应理解为这并非意指将本发明限定于这些实施例。相反，本发明意在涵盖由所附权利要求所界定的本发明精神和范围内所定义的各种备选方案、修改方案和等同方案。此外，在下面对本发明的详细描述中，为了更好的理解本发明，描述了大量的细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在其他的一些实施例中，为了便于凸显本发明的主旨，对于众所周知的方案、流程、元器件以及电路未作详细的描述。
图2A所示为根据本发明一个实施例，一个开关模式功率变换器的示意图图。功率变换器包括控制器202、第一开关元件204以及第二开关元件206。在一个实施例中，开关元件204和206各自包括第一高电压垂直场效应晶体管(Vertical Field Effect Transistor，VFET)204A和第二高电压垂直场效应晶体管206A。
根据本发明的一个实施例，第一VFET 204A的源极和第二VFET 206A的漏极串联连接。控制器202的输出端208与第一VFET 204A和第二VFET206A的栅极耦合，在开关模式下，分别传递控制信号来驱动VFET 204A和VFET 206A。具体而言，控制器202在其输入端210接收系统功率和控制信号，第一VFET 204A的源极和第二VFET 206A的漏极连接形成开关端子(SW)212。第一VFET 204A的漏极电连接至系统输入端214以接收未调节的(unregulated)输入电压VIN；第二VFET 206A的源极连接至电气接地端216。相应地，电气接地端216电连接至电气地218。
在另一个实施例中，如图2B所示，开关元件204和206各自包括第一功率双扩散金属氧化物半导体场效应晶体管(Double Diffused Metal OxideSemiconductor Field Effect Transistor，DMOSFET)开关204B和第二功率DMOSFET开关206B。根据本发明一个实施例，第一DMOSFET 204B的源极和第二DMOSFET 206B的漏极串联连接。控制器202的输出端208与第一DMOSFET 204B和第二DMOSFET 206B的栅极耦合，在开关模式下，分别传递控制信号来驱动DMOSFET 204B和DMOSFET 206B。具体而言，控制器202在其输入端210接收系统功率和控制信号，第一DMOSFET 204B的源极和第二DMOSFET 206B的漏极相连形成开关端子(SW)212。第一DMOSFET 204B的漏极电连接至系统输入端214接收未调节的输入电压VIN；第二DMOSFET 206B的源极连接至电气接地端216。相应地，电气接地端216电连接至电气地218。
在本发明权利要求范围内，第一器件204和第二开关元件206可包括任何半导体电路。
图3为根据本发明一个实施例的集成电路(IC)300俯视图，该集成电路实现了图2A所示开关模式功率变换器。如图3所示，集成电路300包含引线框结构301，它用于支撑(support)第一高电压VFET 204A和第二高电压VFET 206A，所有器件均封装在复合成型材料(moldingcompound)302中。引线框301作为一个“金属骨架”，用以提供机械支撑，以及作为芯片引线和封装在芯片中的集成电路晶片之间的电气连接。根据本发明的一个实施例，第一高电压VFET 204A形成在第一晶片303上，第二高电压VFET 206A形成在第二晶片304上。引线框301作为一个金属框包括用于支撑第一晶片303的第一部分305和支撑第二晶片304的第二部分306。具体而言，第一高电压VFET 204A的漏极形成在第一晶片303的下层303A上；第一高电压VFET 204A的源极形成在第一晶片303的上层303B的一大块区域303C上；第一高电压VFET 204A的栅极形成在第一晶片303的上层303B内与303C隔开的一小块区域303D上；第一高电压VFET204A的漏极与引线框结构301的第一部分305相连于下层303A的底面。第二高电压VFET 206A的漏极形成在第二晶片304的下层304A上；第二高电压VFET 206A的源极形成在第二晶片304的上层304B的一大块区域304C上；第二高电压VFET 206A的栅极形成在第二晶片304的上层304B内与304C隔开的一小块区域304D上；第二高电压VFET 206A的漏极与引线框结构301的第二部分306相连于下层304A的底面。引线框结构301的第一部分305进一步包括电气引线305L，这些引线布置在与第二部分306不相邻的第一部分305的侧边(左侧、上侧和底侧)上。电气引线305L用于接收未调节的输入电压VIN，输入电压值很高，比如根据本发明一个实施例，其值为100V。引线框301的第二部分306进一步包括电气引线306L，这些引线布置在第二部分306的上侧。电气引线306L作为如图2A中所示开关模式功率变换器的开关端子(SW)212。根据本发明的一个实施例，第一晶片303上较大区域303C的顶面通过键合线B1(bonding wire)与第二部分306相连，因此第一高电压VFET 204A的源极与开关端子(SW)212电耦接。在第一晶片303的大块区域303C上，键合线B1焊接在键合点(Bonding sites)303F上，该键合点形成在较大区域303C的右侧。在第二部分306上，键合线B1键合在键合点306F上，该键合点形成在第二部分306的左侧。
继续参见图3，引线框结构301进一步包括第三部分307，第三部分307是一个矩形金属结构，形成在引线框结构301的右侧。第三部分307包括金属引线307L，作为图2A所示开关模式功率变换器的电气接地端216。根据本发明实施例，第二晶片304的较大区域304C的顶面通过键合线B2与第三部分307相连，因此第二高电压VFET 206A的源极与金属引线307L电耦接，也即在实际应用中与电气地相连。在第二晶片304的较大区域304C上，键合线B2与形成在较大区域304C右侧的键合点304F键合。在第三部分307，键合线B2和形成在第三部分307左侧的键合点307F相连。
继续参见图3，在一个实施例中，第三晶片308垂直堆叠在第二晶片304上，第三晶片308可以包括用于控制第一高电压VFET 204A和第二高电压VFET 206A的控制电路，比如图2A中所示的控制器202以及其他外围电路，如保护电路、内部基准电压产生电路等等。具体而言，第三晶片308和第二晶片304的堆叠方式是：第三晶片308的晶片衬底贴在第二晶片304顶面内较大区域304上。在这个结构中，由于第二晶片304较大区域304C的顶面电耦接至电气地，因此具有安静的(noise free)电气表面，第三晶片308上的控制电路和其他外围电路不会受到第一晶片303和第二晶片304的噪声影响。因此，在第三晶片308和第二晶片304之间不需要特殊隔离材料。第三晶片308通过键合线B3和B4分别连接至第一晶片303和第二晶片304，用于提供驱动第一高电压VFET 204A和第二高电压VFET206A栅极的控制信号。第三晶片308顶面上形成的键合点通过键合线B3和B4分别与形成在第一晶片303内较小区域303D上的键合点和形成在第二晶片304内较小区域304D上的键合点键合，使第三晶片308与第一晶片303和第二晶片304相连。
继续参见图3，引线框结构301包括多个输入/输出(I/O)电气引线309。作为一个示例性实施例，每一个电气引线309是单独金属引线，包括接触垫309P和键合点309B，第三晶片308通过键合线与电气引线309电气连接，进而通过电气引线309与外围电路电气连接。在不同应用场合，电气引线309的数量也不同，同时，电气引线309根据集成电路300的不同功能接收或提供输入/输出信号。
图4为图3所示集成电路300沿AB轴的截面图。第一晶片303粘贴在引线框结构301的第一部分305上，因此第一晶片303通过电气引线305L与外部电路电耦接。下层303A和上层303B各自包括第一高电压VFET204A的漏极和源极。第二晶片304粘贴在引线框结构301的第二部分306上，因此第二晶片304通过电气引线306L(见图3)与外部电路电耦接。下层304A和上层304B各自包括第二高电压VFET 206A的漏极和源极。第一晶片303的上层303B的顶面通过键合线与引线框结构301的第二部分306电耦接，使得第一高电压VFET 204A的源极与外部电路通信。第二晶片304的上层304B的顶面通过键合线与引线框结构301的第三部分307电耦接，使得第二高电压VFET 206A的源极与外部电路通信。在这个实施例中，引线框结构301的第一部分305电耦接至电气引线305L，接收未调节的供电电压VIN；引线框结构301的第二部分306电耦接至作为一个开关端的电气引线306L；引线框结构301的第三部分307通过电气引线307L电耦接至电气地。因此，第二晶片304的顶面电耦接至电气地同时电气安静。第三晶片308堆叠在第二晶片304上，其衬底粘贴在第二晶片304的顶面，在第二晶片304和第三晶片308之间不需要特殊的隔离材料。半导体晶片303、304、308以及引线框结构301均被封装在复合成型材料302中，并在其表面留出电气引线305L、306L、307L和309。在一个实施例中对于功率变换器集成电路300可采用方形扁平无引脚(Quad Flat Leadless，QFN)封装。当然，引线框结构301也可采用有引线封装结构，比如小外形封装(Small Outline Package，SOP)、窄间距小外形封装(ShrinkSmall-Outline Package，SOP)、薄型窄间距小外形封装(Thin ShrinkSmall-Outline Package，TSSOP)或其他合适的封装形式。
图5为根据本发明一个实施例的集成电路(IC)500的俯视图，该集成电路实现了图2B所示开关模式功率变换器。如图5所示，集成电路500包含引线框结构501，它用于支撑第一高电压VFET 204B和第二高电压VFET 206B，所有器件封装在复合成型材料502中。引线框501作为一个“金属骨架”，用以提供机械支撑，以及芯片引线和封装在芯片中的集成电路晶片之间的电气连接。根据本发明的一个实施例，第一DMOSFET 204B形成在第一倒装晶片503上，第二DMOSFET 206B形成在第二倒装晶片504上。引线框501作为一个金属框包括用于支撑第一倒装晶片503的第一部分505和支撑第二倒装晶片504的第二部分506。应该理解，在本发明公开的范围内，引线框结构501也可支撑包含第一DMOSFET 204B和第二DMOSFET 206B的单个倒装晶片。
继续参见图5，第一部分505进一步包括第一电气引线510、第二电气引线511、从第一电气引线510向右单向延伸的第一多个指形结构512以及从第二电气引线511向左单向延伸的(unilaterally extended)第二多个指形结构513。第一电气引线510作为输入端214用于接收未调节的输入电压VIN，第二电气引线511作为开关端212(如图2B所示)。根据本发明一个实施例，第一DMOSFET 204B形成在第一倒装晶片503上，包括多个并联的高侧开关元件，第二DMOSFET 206B形成在第二倒装晶片504上，包括多个并联的低侧开关元件。每一个高侧和低侧开关元件包括多个连续并行排列的分立的DMOS晶体管。在一个实施例中，导电耦合单元503B1和503B2，粘贴在第一倒装晶片503的顶面，电耦接至引线框结构501的第一部分505，分别作为高侧开关元件的漏极电接触端和源极电接触端。在一个实施例中，第一多个指形结构512和第二多个指形结构513具有各自的电接触点512B和513B，分别用于与导电耦合元件503B1和503B2接触。因此，第一DMOSFET 204B的高侧开关元件的漏极耦合至第一电气引线510，第一DMOSFET 204B的高侧开关元件的源极耦合至第二电气引线511。但是，应理解在其他一些实施例中，导电耦合元件(比如503B1和503B2)不需要电接触点(比如512B和513B)而与指形结构512和513电接触，这取决于导电耦合元件503B1和503B2的结构/材料。例如，当导电耦合元件(比如503B1和503B2)为铜/锡支柱凸点，则不需要电接触点(比如512B和513B)；当导电耦合元件(比如503B1和503B2)为焊锡凸点，则需要电接触点(比如512B和513B)，此时电接触点为常规镀银区。在各种实施例中，导电耦合元件(比如503B1和503B2)可包含导电焊锡凸点(Solder Bumps)、支柱凸点(Pillar Bumps)、管脚、焊盘(suds)或其结合等结构用以导电连接。在如图5所示实施例中，导电耦合元件503B1和503B2为倒装芯片铜/锡支柱凸点。在其他实施例中，导电耦合元件503B1和503B2互相电气隔离，使得在倒装晶片503和引线框结构501之间确立独立的平行的电气路径。
与第一部分相似，第二部分506进一步包含第三电气引线521、从第二电气引线511单向向右延伸的第三多个指形结构522以及从第三电气引线521单向向左延伸的第四多个指形结构523。第三电气引线521作为电气接地端216(如图2B所示)。根据本发明一个实施例，分别作为低侧开关元件的漏极电接触端和源极电接触端的导电耦合元件504B1和504B2粘贴在第二倒装晶片504的顶面，并且电耦接至引线框结构501的第二部分506。在一个实施例中，第三多个指形结构522和第四多个指形结构523具有各自的电接触点522B和523B，分别用于与导电耦合元件504B1和504B2接触。因此，第二DMOSFET 206B的高侧开关元件的漏极耦合至第二电气引线511，第二DMOSFET 206B的低侧开关元件的源极耦合至第三电气引线521。但是，应理解在其他一些实施例中，导电耦合元件(比如504B1和504B2)不需要电接触点(比如522B和523B)而与指形结构522和523电接触，这取决于导电耦合元件504B1和504B2的结构/材料。例如，当导电耦合元件(比如504B1和504B2)为铜/锡支柱凸点，则不需要电接触点(比如522B和523B)；当导电耦合元件(比如504B1和504B2)为焊锡凸点，则需要电接触点(比如522B和523B)，此时电接触点为常规镀银区。在各种实施例中，导电耦合元件(比如504B1和504B2)可包含导电焊锡凸点、支柱凸点、管脚、焊盘或其结合等结构用以导电连接。在如图5所示实施例中，导电耦合元件504B1和504B2为倒装芯片铜/锡支柱凸点。在其他实施例中，导电耦合元件504B1和504B2互相电气隔离，使得在倒装晶片504和引线框结构501之间确立独立的平行的电气路径。
继续参见图5，集成电路500进一步包括第三晶片507，其包括第一DMOSFET 204B和第二DMOSFET 206B的控制电路，比如图2B中所示的控制器202以及其他外围电路，例如保护电路、内部基准电压产生电路等等。根据本发明的一个实施例，第三晶片507垂直堆叠在第一倒装晶片503上，其晶片衬底粘贴在第一倒装晶片503的底面；在另一个实施例中，第三晶片507垂直堆叠在第二倒装晶片504上，其晶片衬底粘贴在第二倒装晶片504的底面。在此结构中，不论是第一倒装晶片503的底面还是第二倒装晶片504的底面均电连接至电气地，因此电气环境安静，形成在第三晶片507上的控制电路和其他外围电路不会受第一倒装晶片503和第二倒装晶片504噪声的影响。因此在第三晶片507和第一倒装晶片503或第二倒装晶片504之间不需要特殊隔离材料。
继续参见图5，引线框结构501进一步包括第一多个电气引线530和第二多个电气引线540，这些引线均被放置在引线框结构501的四周(上侧、下侧、左侧和右侧)。根据本发明的一个实施例，第一多个电气引线530的每一个引线是单独的金属线，包括一个指形引线530F和形成在指形引线530F末端的第一电接触点530B1，此处，第一倒装晶片503和第二倒装晶片504通过电耦合单元(如503B)电连接至电气引线530。同电接触点512B/513B类似，有无电接触点530B1取决于导电耦合元件503B的结构/材料。第一多个电气引线530的每一个引线还包括形成在指形引线530F首端的第二键合点530B2，此处，第三晶片507通过键合线电连接至电气引线530。在一个实施例中，第一多个电气引线530作为输入/输出电气引线，用于接收来自外部电路或者第三晶片507上的控制电路及其他外围电路的供电电压、控制信号和驱动信号等，并为形成在第一倒装晶片503上的第一DMOSFET 204B和形成在第二倒装晶片504上的第二DMOSFET206B提供输入/输出信号，比如供电电压、控制信号和驱动信号等。在一个实施例中，第一多个电气引线530还作为电气引线，接收来自外部电路或第一倒装晶片503和第二倒装晶片504的输入/输出信号，比如供电电压、控制信号和其他电信号等，同时为第三晶片507上的控制电路和其他外围电路提供供电电压、控制信号及其他电信号。因此，根据本发明实施例，第一多个电气引线530不仅为外部电路和集成电路500之间提供电气路径，还为形成在第一倒装晶片503上的第一DMOSFET 204B与形成在第二倒装晶片504上的第二DMOSFET 206B和第三晶片507上的控制电路与其他外围电路之间提供电气路径。根据本发明的一个实施例，第二多个电气引线540的每一个引线是单独的金属线，包括一个接触垫540P和键合点540B，此处，第三晶片507通过键合线电连接至电气引线540。在一个实施例中，第二多个电气引线540作为输入/输出电气引线，为第三晶片507提供输入/输出信号，如供电电压、控制信号或其他信号，因此可在外部电路和第三晶片507上的控制电路和其他外围电路之间提供电气路径。应该理解，在不同的应用场合，第一多个电气引线530和第二多个电气引线540的数量是变化的，其接收和输出的输入/输出信号由集成电路500的不同功能决定。
图6为根据本发明一个实施例，在图5所示的集成电路中沿AB轴的截面图。第一倒装晶片503的顶面503T朝下，通过导电耦合元件503B、503B1、503B2各自的电接触点530B1与引线框结构501耦合，电接触点530B1形成于第一多个电气引线530中指形引线530F的末端。512B形成在第一多个指形结构512上，513B形成在第二多个指形结构513上。第二倒装晶片504的顶面504T朝下，通过导电耦合元件504B1和504B2各自的电接触点522B和523B与引线框结构501耦合。第三晶片507堆叠在第二倒装晶片504上，其衬底粘贴在第二倒装晶片504底面504BT上。此外，第三晶片507通过键合线在键合点530B2与第一多个电气引线530电接触，键合点530B2形成在指形引线530F的首段。第三晶片507通过键合线在键合点540B与第二多个电气引线540电接触，键合点540B形成在电气引线540的接触垫540P上。在图5中，沿AB轴的截面中，由于第一多个指形结构512遮挡住导电耦合元件503B2和电接触点513B，第四多个指形结构523遮挡住导电耦合元件504B1和电接触点522B，因此图中未示出。应该理解，图6所示图5中的集成电路500的截面图只是本发明的一个实施例，同前述一样，引线框结构501也可不包含电接触点530B1、512B/513B、522B/523B，在这些实施例中，图中将不会示出所述电接触点。半导体晶片503、504、507以及引线框结构501均被封装在复合成型材料502中，并在其表面留出电气引线510、511、521、530和540。在一个实施例中对于功率变换器集成电路500可采用方形扁平无引脚(Quad Flat Leadless，QFN)封装。当然，引线框结构501也可采用有引线封装结构，比如小外形封装(Small Outline Package，SOP)、窄间距小外形封装(Shrink Small-OutlinePackage，SOP)、薄型窄间距小外形封装(Thin Shrink Small-Outline Package，TSSOP)或其他合适的封装形式。
继续参见图7，根据本发明另一个实施例的集成电路(IC)700的俯视图，该集成电路实现了图2B所示开关模式功率变换器。集成电路700包含引线框结构701、第一晶片702和第二晶片703。引线框结构701除了可支持第一DMOSFET 204B和第二DMOSFET 206B布置在一个晶片702上，其他与图5所示引线框501基本一致。在一个实施例中，第一晶片702为半导体倒装晶片，分为两个部分，第一部分用于制造第一DMOSFET 204B，其包括多个并联连接的高侧开关元件；第二部分用于制造第二DMOSFET206B，其包括多个并联连接的低侧开关元件。每一个高侧开关元件和低侧开关元件包含大量连续并行排列的分立的DMOS晶体管。引线框结构701包括第一部分710和第二部分720和第三部分730。第一部分710作为图2B中所示的输入端214接收未调节的输入电压VIN，第二部分720作为开关端212，第三部分730作为电气接地端216。第一部分710包括单向向右延伸的第一多个指形结构711，此处，高侧开关元件的漏极通过导电耦合元件702B1电耦接至第一部分710。在第一多个指形结构711上，具有与导电耦合元件702B1接触的电接触点711B，因此高侧开关元件的漏极耦合至第一部分710，进而连接至未调节的输入电压VIN。第二部分720包括单向向左延伸的第二多个指形结构721，此处，高侧开关元件的源极通过导电耦合元件702B2电耦接至第二部分720。在第二多个指形结构721上，具有与导电耦合元件702B2接触的电接触点721B，因此高侧开关元件的源极耦合至第二部分720，进而连接至开关端。第二部分720进一步包括单向向右延伸的第三多个指形结构722，此处，低侧开关元件的漏极通过导电耦合元件702B3电耦接至第二部分720。在第三多个指形结构722上，具有与导电耦合元件702B3接触的电接触点722B，因此低侧开关元件的漏极耦合至第二部分720，进而连接至开关端。第三部分730包括单向向左延伸的第四多个指形结构731，此处，低侧开关元件的源极通过导电耦合元件702B4电耦接至第三部分730。在第四多个指形结构731上，具有与导电耦合元件702B4接触的电接触点731B，因此低侧开关元件的源极耦合至第三部分730，进而连接至电气地。应该理解，在众多实施例中，导电耦合元件(比如702B1、702B2、702B3和702B4)不需要电接触点(比如711B、721B、722B和731B)而与指形结构711、721、722和731电接触。这取决于导电耦合元件702B1、702B2、702B3和702B4的结构/材料。例如，当导电耦合元件(比如702B1、702B2、702B3和702B4)为铜/锡支柱凸点，则不需要电接触点(比如711B、721B、722B和731B)；当导电耦合元件(比如702B1、702B2、702B3和702B4)为焊锡凸点，则需要电接触点(711B、721B、722B和731B)，此时电接触点为常规镀银区。在各种实施例中，导电耦合元件702B1-702B4可包含导电焊锡凸点、支柱凸点、管脚、焊盘或其结合等结构用以导电连接。在如图7所示实施例中，导电耦合元件702B1-702B4为倒装芯片铜/锡支柱凸点。在其他实施例中，导电耦合元件702B1-702B4互相电气隔离，使得在第一倒装晶片702和引线框结构701之间确立独立的平行的电气路径。
继续参见图7，电气引线710L、720L和730L分别形成在第一部分710、第二部分720和第三部分730上，作为外部电路的输入端214、开关端212和电气接地端216，电耦接至半导体倒装晶片702上。
继续参见图7，第二晶片703垂直堆叠在第一晶片701上，其晶片衬底粘贴在顶面朝下的第一倒装晶片702的底面。第二晶片703进一步包括第一DMOSFET 204B和第二DMOSFET 206B的控制电路，例如图2B所示的控制器202，以及其他外围电路，例如保护电路、内部基准电压产生电路等等。在此结构中，因为第一倒装晶片702的底面连接至电气地，因此电气环境安静，形成在第二晶片703上的控制电路和其他外围电路不会受第一倒装晶片702噪声的影响。因此在第一晶片702和第二晶片703之间不需要特殊隔离材料。
继续参见图7，引线框结构701进一步包括第一多个电气引线740和第二多个电气引线750被放置在引线框结构501的四周(上侧、下侧、左侧和右侧)。根据本发明的一个实施例，第一多个电气引线740的每一个引线是单独的金属线，包括一个指形引线740F和形成在指形引线740F末端的第一电接触点740B1，此处，第一晶片702通过电耦合单元702B电连接至电气引线740。这里应理解，有无电接触点740B1取决于导电耦合元件702B的结构/材料。第一多个电气引线740的每一个引线进一步包括形成在指形引线740F首端的第二键合点740B2，此处，第二晶片703通过键合线电连接至电气引线740。在一个实施例中，第一多个电气引线740作为输入/输出电气引线，用于接收来自外部电路或者第二晶片703上的控制电路及其他外围电路的供电电压、控制信号和驱动信号等，并为形成在第一晶片702上的第一DMOSFET 204B和第二DMOSFET 206B提供输入/输出信号，比如供电电压、控制信号和驱动信号等。在一个实施例中，第一多个电气引线740还作为电气引线，接收来自外部电路或第一晶片702的输入/输出信号，比如供电电压、控制信号和其他电信号等，以及为第二晶片703上的控制电路和其他外围电路提供供电电压、控制信号及其他电信号。根据本发明的一个实施例，第二多个电气引线750的每一个引线是单独的金属线，包括一个接触垫750P和键合点750B，此处，第二晶片703通过键合线电连接至电气引线750。在一个实施例中，第二多个电气引线750作为输入/输出电气引线，为第二晶片703提供输入/输出信号，如供电电压、控制信号或其他信号，因此可在外部电路和第二晶片703上的控制电路和其他外围电路之间提供电气路径。应该理解，在不同的应用场合，第一多个电气引线740和第二多个电气引线750的数量是变化的，其接收和输出的输入/输出信号由集成电路700的不同功能决定。
在一个实施例中，对于功率变换器集成电路700可采用方形扁平无引脚(Quad Flat Leadless，QFN)封装。当然，引线框结构701也可采用有引线封装结构，比如小外形封装(Small Outline Package，SOP)、窄间距小外形封装(Shrink Small-Outline Package，SOP)、薄型窄间距小外形封装(ThinShrink Small-Outline Package，TSSOP)或其他合适的封装形式。
针对上面的发明技术，可能会有很多改进和变换例。因此必须明白，在本发明所附权利要求范围内，可采用与以上公开的具体描述不同的其他方式来实施本发明。当然，应意识到，以上公开的内容只是本发明的一个或多个优选实施例，在所附权利要求书提出的本发明的精神和范围内尚可进行很多修改，这种修改是可以预见的，对于本领域的普通技术人员来说它们显然未超出与所附权利要求定义的本发明的精神和范围。
虽然这里只讨论了该集成电路运用于开关模式功率变换器的情况，但是本发明同样可以运用在D类音频放大器、电机控制、冷阴极荧光灯驱动以及小功率设备等。
应该理解到以上公开的内容只是对本发明的一个优选实施例进行的描述，在不违背本发明精神和保护范围内还有可修改的方案，因此本发明不被限制在所附权利要求书的范围内。

Claims (25)

1.一种半导体器件，包括：
第一半导体晶片，具有第一开关器件；
第二半导体晶片，具有第二开关器件；
第三半导体晶片，具有控制电路和其他外围电路；以及
引线框结构，至少包括第一部分和一个第二部分，所述引线框结构用于支撑所述第一半导体晶片和所述第二半导体晶片；
其中，所述第一半导体晶片和所述第二半导体晶片中的至少之一具有安静的电气表面，用于接收所述第三半导体晶片，使得所述第三半导体晶片垂直堆叠于具有安静电气表面的所述第一半导体晶片或所述第二半导体晶片上，所述第三半导体晶片的衬底粘贴在所述安静的电气表面上。
2.如权利要求1所述的半导体器件，其中，所述引线框结构的第一部分和第二部分互相电气隔离；所述引线框结构的第一部分进一步包括第一电气引线，用以将所述第一半导体晶片的底面电耦接至供电电压；所述引线框结构的第二部分进一步包括第二电气引线，用于将所述第二半导体晶片的底面电耦接至开关节点。
3.如权利要求2所述的半导体器件，其中，所述引线框结构进一步包括与所述第一部分和所述第二部分电气隔离的第三部分，所述第三部分包括第三电气引线，用于电连接至电气地。
4.如权利要求1所述的半导体器件，其中，所述引线框结构进一步包括多个输入/输出电气引线，用于将所述第一、第二和第三半导体晶片电耦接至外部电路。
5.如权利要求3所述的半导体器件，其中，所述第一开关器件包括第一高电压垂直场效应晶体管，所述第二开关器件包括第二高电压垂直场效应晶体管。
6.如权利要求5所述的半导体器件，其中，
所述第一半导体晶片包括下层和上层，下层具有第一高电压垂直场效应晶体管的漏极，上层包括具有第一高电压垂直场效应晶体管的源极的较大区域和具有第一高电压垂直场效应晶体管的栅极的较小区域；
所述第二半导体晶片包括下层和上层，下层具有第二高电压垂直场效应晶体管的漏极，上层包括具有第二高电压垂直场效应晶体管的源极的较大区域和具有第二高电压垂直场效应晶体管的栅极的较小区域。
7.如权利要求6所述的半导体器件，其中，所述第一半导体晶片上层的较大区域通过键合线电耦接至所述引线框结构的第二部分。
8.如权利要求6所述的半导体器件，其中，所述第二半导体晶片上层的较大区域通过键合线电耦接至所述引线框结构的第三部分。
9.如权利要求8所述的半导体器件，其中，所述第三半导体晶片垂直堆叠在所述第二半导体晶片上，所述第三半导体晶片的衬底粘贴在所述第二半导体晶片上层的较大区域上。
10.如权利要求6所述的半导体器件，其中，所述第三半导体晶片通过键合线电耦接至所述第一和第二半导体晶片上层的较小区域上，用于为所述第一和第二高电压垂直场效应晶体管的栅极提供控制信号。
11.如权利要求1所述的半导体器件，其中，
所述第一部分进一步包括第一电气引线、第二电气引线、从所述第一电气引线单向延伸的第一多个指形结构、和从所述第二电气引线单向延伸的第二多个指形结构；
所述第二部分进一步包括第三电气引线、从所述第二电气引线单向延伸的第三多个指形结构、和从所述第三电气引线单向延伸的第四多个指形结构。
12.如权利要求11所述的半导体器件，其中，所述第一开关器件包括第一功率MOSFET，所述第二开关器件包括第二功率MOSFET。
13.如权利要求11所述的半导体器件，其中，所述第一和第二半导体晶片是倒装晶片，所述倒装晶片通过导电耦合元件粘贴在所述引线框结构上。
14.如权利要求13所述的半导体器件，其中，所述导电耦合元件包括导电焊锡凸点、支柱凸点、管脚、或焊盘。
15.如权利要求1所述的半导体器件，其中，所述引线框结构进一步包括第一多个电气引线，用于将所述第一、第二和第三半导体晶片电耦接至外部电路。
16.如权利要求15所述的半导体器件，其中，所述第一多个电气引线的每一个包括靠近指形引线末端形成的第一电接触点，用于将所述第一和第二半导体晶片电耦接至外部电路；所述第一多个电气引线的每一个进一步包括靠近所述指形引线首端形成的第二键合点，用于将所述第三半导体晶片电耦接至外部电路。
17.如权利要求1所述的半导体器件，其中，所述引线框结构进一步包括第二多个电气引线，所述第二多个电气引线的每一个包括接触垫和键合点，用于将所述第三半导体晶片电耦接至外部电路。
18.一种半导体器件，包括：
第一半导体倒装晶片，具有顶面和电气安静的底面，所述第一半导体倒装晶片包括第一开关器件和第二开关器件；
第二半导体晶片，具有控制电路和其他外围电路；
引线框结构，至少包括两个部分，每一部分都具有向外单向延伸的多个指形结构，用于支撑和电接触所述第一半导体倒装晶片；
其中，所述第二半导体倒装晶片垂直堆叠在所述第一半导体倒装晶片上，所述第二半导体倒装晶片粘贴在所述第一半导体倒装晶片电气安静的底面上。
19.如权利要求18所述的半导体器件，其中，所述的至少两个部分包括：
第一部分，具有第一电气引线和向外单向延伸的第一多个指形结构；
第二部分，具有第二电气引线和从所述第二部分的一边向外单向延伸的第二多个指形结构，以及从所述第二部分的另一反向边向外单向延伸的第三多个指形结构；以及
第三部分，具有第三电气引线和向外单向延伸的第四多个指形结构；
其中，所述第一和第二多个指形结构形成第一交叉指形模式，所述第一开关器件和所述引线框结构电接触；所述第三多个指形结构形成第二交叉指形模式，所述第二开关器件和所述引线框结构电接触。
20.如权利要求18所述的半导体器件，其中，所述第一半导体倒装晶片进一步包括形成在所述顶面的导电耦合元件，用于将所述第一半导体倒装晶片与所述引线框结构电耦接。
21.如权利要求19所述的半导体器件，其中，所述导电耦合元件包括导电焊锡凸点、支柱凸点、管脚、或焊盘。
22.如权利要求18所述的半导体器件，其中，所述第一开关器件包括第一功率MOSFET，所述第二开关器件包括第二功率MOSFET。
23.如权利要求18所述的半导体器件，其中，所述引线框结构进一步包括第一多个电气引线，用于将所述第一半导体倒装晶片和所述第二半导体倒装晶片电耦接至外部电路。
24.如权利要求23所述的半导体器件，其中，所述第一多个电气引线的每一个包括形成在靠近所述指形引线末端的电接触点，用于将所述第一半导体倒装晶片电耦接至外部电路；所述第一多个电气引线的每一个进一步包括形成在靠近所述指形引线首端的第二键合点，用于将所述第二半导体倒装晶片电耦接至外部电路。
25.如权利要求18所述的半导体器件，其中，所述引线框结构进一步包括第二多个指形引线，所述第二多个电气引线的每一个包括接触垫和键合点，用于将所述第二半导体晶片电耦接至外部电路。
CN201110181339.2A 2010-09-20 2011-06-30 半导体器件 Active CN102376669B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/886,350 US8461669B2 (en) 2010-09-20 2010-09-20 Integrated power converter package with die stacking
US12/886,350 2010-09-20

Publications (2)

Publication Number Publication Date
CN102376669A true CN102376669A (zh) 2012-03-14
CN102376669B CN102376669B (zh) 2015-02-25

Family

ID=45795046

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110181339.2A Active CN102376669B (zh) 2010-09-20 2011-06-30 半导体器件

Country Status (3)

Country Link
US (2) US8461669B2 (zh)
CN (1) CN102376669B (zh)
TW (1) TWI539561B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111446235A (zh) * 2020-01-19 2020-07-24 弘凯光电(深圳)有限公司 一种发光体及发光模组
CN112420677A (zh) * 2017-10-05 2021-02-26 成都芯源系统有限公司 用于多相功率变换器的电路封装
CN116646351A (zh) * 2021-03-29 2023-08-25 新唐科技日本株式会社 半导体装置、电池保护电路及电源管理电路
CN117525010A (zh) * 2024-01-05 2024-02-06 苏州博创集成电路设计有限公司 一种集成封装的低侧开关芯片及低侧开关装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
US8461669B2 (en) * 2010-09-20 2013-06-11 Monolithic Power Systems, Inc. Integrated power converter package with die stacking
US20120193772A1 (en) * 2011-01-28 2012-08-02 Hunt Hang Jiang Stacked die packages with flip-chip and wire bonding dies
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US9842797B2 (en) 2011-03-07 2017-12-12 Texas Instruments Incorporated Stacked die power converter
KR20130042210A (ko) * 2011-10-18 2013-04-26 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
CN102394232A (zh) * 2011-11-29 2012-03-28 杭州矽力杰半导体技术有限公司 一种引线框架及应用其的芯片倒装封装装置
US10128219B2 (en) 2012-04-25 2018-11-13 Texas Instruments Incorporated Multi-chip module including stacked power devices with metal clip
CN102832189B (zh) * 2012-09-11 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种多芯片封装结构及其封装方法
KR101890752B1 (ko) * 2012-11-01 2018-08-22 삼성전자 주식회사 균일한 병렬 스위치 특성을 갖는 파워모듈용 기판 및 이를 포함하는 파워모듈
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) * 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US8921986B2 (en) * 2013-03-15 2014-12-30 Microchip Technology Incorporated Insulated bump bonding
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
DE102016103714B4 (de) 2016-03-02 2021-09-30 Infineon Technologies Ag Leistungshalbleiterpackages und Multiphasengleichrichter mit einem Leistungshalbleiterpackage
US10566896B2 (en) 2017-08-07 2020-02-18 Raytheon Company Heterogeneously integrated power converter assembly
US10340812B2 (en) 2017-09-13 2019-07-02 Raytheon Company Flexible power converter architecture based on interposer and modular electronic units
US11245329B2 (en) * 2017-09-29 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Power module
US10361631B2 (en) * 2017-10-05 2019-07-23 Monolithic Power Systems, Inc. Symmetrical power stages for high power integrated circuits
US11476232B2 (en) 2019-03-25 2022-10-18 Analog Devices International Unlimited Company Three-dimensional packaging techniques for power FET density improvement
US11309233B2 (en) 2019-09-18 2022-04-19 Alpha And Omega Semiconductor (Cayman), Ltd. Power semiconductor package having integrated inductor, resistor and capacitor
CN112713126A (zh) 2020-12-30 2021-04-27 成都芯源系统有限公司 多裸片封装结构、芯片及方法
US11652029B2 (en) 2021-06-28 2023-05-16 Monolithic Power Systems, Inc. 3-D package structure for isolated power module and the method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020005576A1 (en) * 2000-07-05 2002-01-17 Noriaki Sakamoto Semiconductor device and method of manufacturing the same
CN101131986A (zh) * 2006-08-24 2008-02-27 成都芯源系统有限公司 引线框结构、半导体器件及倒装器件的制造方法
CN101256966A (zh) * 2007-03-02 2008-09-03 半导体元件工业有限责任公司 半导体器件及制备方法
CN101286506A (zh) * 2008-05-29 2008-10-15 日月光半导体制造股份有限公司 具有单一芯片承载座的多芯片封装构造
US20100123227A1 (en) * 2008-11-17 2010-05-20 Frederick Rodriguez Dahilig Integrated circuit packaging system with increased connectivity and method of manufacture thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3494901B2 (ja) * 1998-09-18 2004-02-09 シャープ株式会社 半導体集積回路装置
KR100723454B1 (ko) * 2004-08-21 2007-05-30 페어차일드코리아반도체 주식회사 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
TWI220780B (en) * 2003-04-25 2004-09-01 Advanced Semiconductor Eng Semiconductor package
KR101321361B1 (ko) * 2005-09-05 2013-10-22 페어차일드코리아반도체 주식회사 모터구동용 인버터 모듈 및 이를 구비한 모터구동장치와인버터 집적회로 패키지
US7291869B2 (en) * 2006-02-06 2007-11-06 Infieon Technologies A.G. Electronic module with stacked semiconductors
DE102006031405B4 (de) * 2006-07-05 2019-10-17 Infineon Technologies Ag Halbleitermodul mit Schaltfunktionen und Verfahren zur Herstellung desselben
US8461669B2 (en) * 2010-09-20 2013-06-11 Monolithic Power Systems, Inc. Integrated power converter package with die stacking

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020005576A1 (en) * 2000-07-05 2002-01-17 Noriaki Sakamoto Semiconductor device and method of manufacturing the same
CN101131986A (zh) * 2006-08-24 2008-02-27 成都芯源系统有限公司 引线框结构、半导体器件及倒装器件的制造方法
CN101256966A (zh) * 2007-03-02 2008-09-03 半导体元件工业有限责任公司 半导体器件及制备方法
CN101286506A (zh) * 2008-05-29 2008-10-15 日月光半导体制造股份有限公司 具有单一芯片承载座的多芯片封装构造
US20100123227A1 (en) * 2008-11-17 2010-05-20 Frederick Rodriguez Dahilig Integrated circuit packaging system with increased connectivity and method of manufacture thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420677A (zh) * 2017-10-05 2021-02-26 成都芯源系统有限公司 用于多相功率变换器的电路封装
CN111446235A (zh) * 2020-01-19 2020-07-24 弘凯光电(深圳)有限公司 一种发光体及发光模组
CN116646351A (zh) * 2021-03-29 2023-08-25 新唐科技日本株式会社 半导体装置、电池保护电路及电源管理电路
CN116646351B (zh) * 2021-03-29 2024-02-09 新唐科技日本株式会社 半导体装置、电池保护电路及电源管理电路
CN117525010A (zh) * 2024-01-05 2024-02-06 苏州博创集成电路设计有限公司 一种集成封装的低侧开关芯片及低侧开关装置
CN117525010B (zh) * 2024-01-05 2024-03-19 苏州博创集成电路设计有限公司 一种集成封装的低侧开关芯片及低侧开关装置

Also Published As

Publication number Publication date
TWI539561B (zh) 2016-06-21
TW201220440A (en) 2012-05-16
US8810013B2 (en) 2014-08-19
US8461669B2 (en) 2013-06-11
US20130292814A1 (en) 2013-11-07
US20120068320A1 (en) 2012-03-22
CN102376669B (zh) 2015-02-25

Similar Documents

Publication Publication Date Title
CN102376669B (zh) 半导体器件
CN100474571C (zh) 半导体器件和电源系统
TWI459536B (zh) 多晶片封裝
US7999364B2 (en) Method and flip chip structure for power devices
US9842797B2 (en) Stacked die power converter
US20140063744A1 (en) Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
JP5291864B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置の製造方法およびｄｃ／ｄｃコンバータ用半導体装置
US9129947B2 (en) Multi-chip packaging structure and method
US8178954B2 (en) Structure of mixed semiconductor encapsulation structure with multiple chips and capacitors
US20120193772A1 (en) Stacked die packages with flip-chip and wire bonding dies
CN100461401C (zh) 半导体器件
US8476752B2 (en) Package structure for DC-DC converter
CN102005441A (zh) 混合封装栅极可控的半导体开关器件及制备方法
TW200536241A (en) Semiconductor device
TWI512937B (zh) Flip - mounted package for integrated switching power supply and its flip - chip packaging method
CN101976951A (zh) 多相功率开关模式电压调节器
CN103824853B (zh) 应用于开关型调节器的集成电路组件
US9257375B2 (en) Multi-die semiconductor package
TWI534983B (zh) Voltage regulator stack packaging method and the corresponding laminated packaging device
CN211828761U (zh) 应用于功率转换器的封装结构
CN114520214A (zh) 一种共源共栅晶体管封装结构
TWI469311B (zh) 聯合封裝的功率半導體元件
CN111463188A (zh) 应用于功率转换器的封装结构
CN202394975U (zh) 直流电源降压型转换器的半导体封装结构
JP5412559B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant