JP4852876B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に係り、特に複数の半導体素子を備えた半導体装置に関する。

ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）等の半導体素子を複数備えた半導体装置では、半導体素子をスイッチングする際、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流やその後の逆回復電流）を検知してスイッチングのタイミングを制御し、スイッチング損失を少なくすることが有効である。

図１は、一般的なＭＯＳＦＥＴの断面図である。しかし、図１に示すように、一般的なＭＯＳＦＥＴ１００では、ソース電極１０１がＰ型ボディ領域１０２とＮ^＋型ソース領域１０３との両方に接触しているため、ＭＯＳＦＥＴの動作電流Ｉ_Ｍと寄生ダイオードに流れる電流Ｉ_Ｄとをそれぞれ独立して検出することは困難である。

寄生ダイオードに流れる電流Ｉ_Ｄを検出可能な従来のＭＯＳＦＥＴとしては、図２に示すようなものがある。

図２は、他のＭＯＳＦＥＴの断面図である。図２に示すように、ＭＯＳＦＥＴ１１０は、Ｓｉ基板１１１の表面層内にＰ型チャネル領域１１２及びこれに重畳するＰ^＋領域１１３を設けると共に、フィールド酸化膜１１４が存在する領域にＰ^＋アノード領域１１５を設け、このＰ^＋アノード領域１１５によりセンスダイオードを形成して、アノード電極１１７により寄生ダイオードに流れる電流を検出している（例えば、特許文献１参照。）。
特開平５−７５１３１

しかしながら、従来のＭＯＳＦＥＴ１１０では、寄生ダイオードに流れる電流を独立して検出することは可能であるが、ＭＯＳＦＥＴ１１０の動作電流を独立して検出することができないという問題があった。

そこで本発明は、上記事情に鑑みなされたもので、半導体素子の動作電流経路と寄生ダイオードに流れる電流経路を分離した半導体装置、またはそれぞれの電流を独立して検出することにより、最適なタイミングでのスイッチング制御を容易にし、スイッチング損失を低減することのできる半導体装置を提供することを目的とする。

本発明の一観点によれば、基板と、該基板に設けられ、ボディ領域とチャネル領域とを有する第１導電型領域と、前記第１導電型領域を貫通するように前記基板に形成されたトレンチと、前記トレンチの内底面及び内側面を覆うように形成されたゲート絶縁膜と、前記第１導電型領域に接合して形成されると共に、前記内側面を覆う前記ゲート絶縁膜と隣接するように設けられた、前記第１導電型領域とは異なる導電型を有する第２導電型領域とを有する半導体素子を備えた半導体装置において、前記基板は第２導電型であり、前記半導体素子は、前記第２導電型領域と接触することなく、前記ボディ領域と接触する第１の電極と、該ボディ領域と接触することなく、該第２導電型領域と接触する第２の電極とを備え、前記第１の電極は、前記第１導電型領域と前記基板との接合によって形成される寄生ダイオードに流れる電流のみを検出する手段を備え、前記第２の電極は、前記第２導電型領域に流れる電流のみを検出する手段を備えたことを特徴とする半導体装置が提供される。

本発明によれば、第２導電型領域と接触することなく、ボディ領域と接触する第１の電極と、ボディ領域と接触することなく、第２導電型領域と接触する第２の電極とを半導体素子に設けることにより、半導体素子の動作電流経路と寄生ダイオードに流れる電流経路とを分離できる。また、それぞれの電流を独立して検出することにより、最適なタイミングでのスイッチング制御を容易にし、スイッチング損失を低減できる。

本発明は、第１の効果として、半導体素子の動作電流と寄生ダイオードに流れる電流とをそれぞれ独立して検出することが可能となり、最適なタイミングでのスイッチング制御を容易にし、スイッチング損失を低減することのできる半導体装置を提供できる。

第２の効果として、同一半導体基板に同一構成のセンス用ＭＯＳＦＥＴ及びセンス用寄生ダイオードを形成することのできる半導体装置を提供できる。これにより、センスＭＯＳＦＥＴとセンスダイオードとを独立でなく１個でできるため小型化が容易となる。

第３の効果として、半導体素子の動作電流経路と寄生ダイオードに流れる電流経路とを分離することにより、寄生ダイオードの導通のみを妨げる制御が可能となる半導体装置を提供できる。

次に、図面に基づいて本発明の実施の形態について説明する。

（第１の実施の形態）
図３は、本発明の第１の実施の形態による半導体装置の断面図である。なお、図３の左端に位置する半導体素子１２には、半導体素子１２の動作電流Ｉ_Ｍと寄生ダイオードのターンオンに伴う順電流（電流Ｉ_Ｄ）とが流れている状態を模式的に示す。

図３を参照して、第１の実施の形態による半導体装置１０について説明する。半導体装置１０は、基板１１に複数の半導体素子１２を設けた構成とされている。半導体装置１０は、プレーナゲート構造の半導体装置である。基板１１は、半導体素子１２を製造するための基材であり、例えば、ｎ⁻シリコン基板を用いることができる。

半導体素子１２は、第１導電型領域１３と、第２導電型領域であるＮ^＋ソース領域１７Ａ，１７Ｂと、ゲート絶縁膜１８と、ゲート電極１９と、第１の電極であるダイオード電極２２と、第２の電極であるセンス電極２４Ａ，２４Ｂと、絶縁膜２５と、Ｎ^＋領域２７と、ドレイン電極２８とを有する。

第１導電型領域１３は、Ｐ型領域であり、基板１１の表面層内に設けられている。第１導電型領域１３は、ボディ領域１４とチャネル領域１５とを有する。ボディ領域１４は、第１導電型領域１３の中央付近に設けられている。チャネル領域１５は、第１導電型領域１３の外周付近に設けられている。

第２導電型領域であるＮ^＋ソース領域１７Ａ，１７Ｂは、第１導電型領域１３とは異なる導電型を有する。Ｎ^＋ソース領域１７Ａ，１７Ｂは、第１導電型領域１３と接合されると共に、ボディ領域１４とチャネル領域１５との間に位置するよう基板１１の表面層内に設けられている。

ゲート絶縁膜１８は、基板１１の表面に形成されており、ゲート電極１９を内包すると共に、隣接するセンス電極２４Ａ，２４Ｂ間を絶縁する。ゲート電極１９は、隣接する半導体素子１２に亘って設けられると共に、ゲート絶縁膜１８に覆われている。

第１の電極であるダイオード電極２２は、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するよう基板１１上に設けられている。ダイオード電極２２は、絶縁膜２５によりセンス電極２４Ａ，２４Ｂと電気的に絶縁されている。

このように、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するダイオード電極２２を設けることにより、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流（電流Ｉ_Ｄ）やその後の逆回復電流）を独立して検出することができる。

第２の電極であるセンス電極２４Ａ，２４Ｂは、ボディ領域１４と接触することなく、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触するようゲート絶縁膜１８と絶縁膜２５との間に設けられている。

このように、ボディ領域１４と接触することなく、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触するセンス電極２４Ａ，２４Ｂを設けることにより、半導体素子１２の動作電流Ｉ_Ｍを独立して検出することができる。

絶縁膜２５は、ボディ領域１４とＮ^＋ソース領域１７Ａ，１７Ｂとの境界部分Ｂを覆うと共に、ダイオード電極２２とセンス電極２４Ａ，２４Ｂとの間を絶縁するよう基板１１上に設けられている。

このように、ボディ領域１４とＮ^＋ソース領域１７Ａ，１７Ｂとの境界部分Ｂを覆うよう絶縁膜２５を、ダイオード電極２２とセンス電極２４Ａ，２４Ｂとの間に設けることにより、ダイオード電極２２がＮ^＋ソース領域１７Ａ，１７Ｂと接触することを防止できると共に、センス電極２４Ａ，２４Ｂがボディ領域１４と接触することを防止できる。絶縁膜２５としては、例えば、ＣＶＤ法や蒸着法により形成されたＳｉＯ_２膜やＳｉＮ膜等を用いることができる。

Ｎ^＋領域２７は、基板１１の裏面層内に設けられている。ドレイン電極２８は、Ｎ^＋領域２７を覆うように設けられている。

図４は、ストライプ状に配置されたゲート電極を備えた半導体装置の各電極に対する配線の接続例を示した平面図である。図４において、図３に示した半導体装置１０と同一構成部分には同一符号を付す。

半導体装置１０の各電極に対する配線は、例えば、図４に示すように、同図の上方側から複数のゲート電極１９を配線３１により接続し、同様に上方側から複数のダイオード電極２２を配線３２により接続し、同図の下方側から複数のセンス電極２４Ａ，２４Ｂを配線３３により接続するように設けることができる。

図５は、マトリクス状に形成されたゲート電極を備えた半導体装置の各電極に対する配線の接続例を示した平面図である。図５において、Ｃはダイオード電極２２と配線３５とが電気的に接続される接続部分（以下、「接続部分Ｃ」とする）、Ｄはセンス電極２４と配線３７とが電気的に接続される接続部分（以下、「接続部分Ｄ」とする）をそれぞれ示している。また、同図において、図３に示した半導体装置１０と同一構成部分には同一符号を付す。

図５に示すように、マトリクス状に形成されたゲート電極３４を備えた半導体装置の場合の各電極に対する配線は、例えば、複数のダイオード電極２２と配線３５とを接続部分Ｃで接続すると共に、同図の上方側から複数の配線３５を配線３６と接続し、複数のセンス電極２４と配線３７とを接続部分Ｄで接続すると共に、同図の下方側から複数の配線３７を配線３８と接続するように設けることができる。

以上説明したように、本実施の形態の半導体装置１０によれば、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するダイオード電極２２と、ボディ領域１４と接触することなく、Ｎ^＋ソース領域１７Ａ，１７Ｂと接触するセンス電極２４Ａ，２４Ｂとを半導体素子１２に設けることにより、半導体素子１２の動作電流Ｉ_Ｍと、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流（電流Ｉ_Ｄ）やその後の逆回復電流）とをそれぞれ独立して検出することにより、最適なタイミングでのスイッチング制御を容易にし、スイッチング損失を低減することができる。また、半導体の動作電流と寄生ダイオードに流れる電流とを分離することにより、寄生ダイオードの導通のみを妨げる制御が可能となる。

なお、本実施の形態の半導体装置１０は、公知の技術を用いて製造することができる。

（第２の実施の形態）
図６は、本発明の第２の実施の形態による半導体装置の断面図である。なお、図６において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。

図６を参照して、第２の実施の形態による半導体装置４０について説明する。半導体装置４０は、トレンチゲート構造を適用した半導体装置である。半導体装置４０は、半導体素子１２と他の半導体素子４１とが基板１１に形成された構成とされている。つまり、半導体装置４０は、第１の実施の形態の半導体装置１０の構成に、さらに他の半導体素子４１を設けた構成とされている。

他の半導体素子４１は、第１導電型領域１３と、第２導電型領域であるＮ^＋ソース領域１７Ａ，１７Ｂと、ゲート絶縁膜１８と、ゲート電極１９と、ソース電極４２と、Ｎ^＋領域２７と、ドレイン電極２８とを有する。

ゲート絶縁膜１８は、基板１１の表面に形成されており、ゲート電極１９を覆うと共に、センス電極２４Ａ，２４Ｂとソース電極４２とを絶縁する。ソース電極４２は、ボディ領域１４及びＮ^＋ソース領域１７Ａ，１７Ｂと接触するように基板１１の表面からゲート絶縁膜１８上に亘って設けられている。

他の半導体素子４１としては、例えば、ＭＯＳＦＥＴを用いることができる。ＭＯＳＦＥＴは、駆動が容易で、かつオン電流が負の温度係数を持ち、熱暴走し難いという利点を備えた素子である。ＭＯＳＦＥＴは、車両等に用いられる半導体装置に適用されている。

以上説明したように、本実施の形態の半導体装置４０によれば、他の半導体素子４１にセンス用ＭＯＳＦＥＴ及びセンス用ダイオードとなる半導体素子１２を同一半導体基板に同一構成となるよう設けることが可能となり、センスＭＯＳＦＥＴやセンスダイオードと同様な特性を活用することができる。また、センスＭＯＳＦＥＴとセンスダイオードとを独立でなく１個にできるため小型化が容易となる。

（第３の実施の形態）
図７は、本発明の第３の実施の形態による半導体装置の断面図である。

図７を参照して、第３の実施の形態による半導体装置５０について説明する。半導体装置５０は、半導体素子５２と他の半導体素子５６とが基板５１に形成された構成とされている。半導体装置５０は、トレンチゲート構造の半導体装置である。

基板５１は、半導体素子５２及び他の半導体素子５６を製造するための基材である。基板５１としては、例えば、ｎ⁻シリコン基板を用いることができる。

半導体素子５２は、第１導電型領域５３と、第２導電型領域であるＮ^＋ソース領域５７Ａ，５７Ｂと、ゲート絶縁膜５９と、ゲート電極６１と、第２の電極であるセンス電極６２Ａ，６２Ｂと、第１の電極であるダイオード電極６３Ａ，６３Ｂと、絶縁膜６５，６６と、Ｎ^＋領域６８と、ドレイン電極６９とを有する。

第１導電型領域５３は、Ｐ型領域であり、基板５１の表面層内に設けられている。第１導電型領域５３は、ボディ領域５４とチャネル領域５５とを有する。ボディ領域５４は、基板５１の表面付近に設けられている。チャネル領域５５は、ゲート絶縁層５９の近傍で、かつソース領域５７Ａ，５７Ｂの下方に設けられている。

第２導電型領域であるＮ^＋ソース領域５７Ａ，５７Ｂは、第１導電型領域５３とは異なる導電型を有する領域である。Ｎ^＋ソース領域５７Ａ，５７Ｂは、第１導電型領域５３と接合されると共に、基板５１表面に位置するゲート絶縁膜５９と隣接するように設けられている。

トレンチ５８は、第１導電型領域５３を貫通するよう基板５１に形成されている。ゲート絶縁膜５９は、トレンチ５８を覆うように形成されている。ゲート絶縁膜５９は、基板５１とゲート電極６１との間を絶縁するためのものである。ゲート電極６１は、ゲート絶縁膜５９に覆われたトレンチ５８に設けられている。

第２の電極であるセンス電極６２Ａ，６２Ｂは、ボディ領域５４と接触することなく、Ｎ^＋ソース領域５７Ａ，５７Ｂと接触するようＮ^＋ソース領域５７Ａ，５７Ｂ上に設けられている。

このように、ボディ領域５４と接触することなく、Ｎ^＋ソース領域５７Ａ，５７Ｂと接触するセンス電極６２Ａ，６２Ｂを設けることにより、半導体素子５２の動作電流を独立して検出することができる。

第１の電極であるダイオード電極６３Ａ，６３Ｂは、Ｎ^＋ソース領域５７Ａ，５７Ｂと接触することなく、ボディ領域５４と接触するよう基板５１上に設けられている。ダイオード電極６３Ａ，６３Ｂは、絶縁膜６５によりセンス電極６２Ａ，６２Ｂと電気的に絶縁されている。

このように、Ｎ^＋ソース領域５７Ａ，５７Ｂと接触することなく、ボディ領域５４と接触するダイオード電極６３Ａ，６３Ｂを設けることにより、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流やその後の逆回復電流）を独立して検出することができる。

絶縁膜６５は、ボディ領域５４とＮ^＋ソース領域５７Ａ，５７Ｂとの境界部分Ｅを覆うと共に、ダイオード電極６３Ａ，６３Ｂとセンス電極６２Ａ，６２Ｂとの間を絶縁するように基板５１上に設けられている。

このように、ボディ領域５４とＮ^＋ソース領域５７Ａ，５７Ｂとの境界部分Ｅを覆うと共に、ダイオード電極６３Ａ，６３Ｂとセンス電極６２Ａ，６２Ｂとの間を絶縁する絶縁膜６５を設けることにより、ダイオード電極６３Ａ，６３ＢがＮ^＋ソース領域５７Ａ，５７Ｂと接触することを防止すると共に、センス電極６２Ａ，６２Ｂがボディ領域５４と接触することを防止できる。絶縁膜６５としては、例えば、ＣＶＤ法や蒸着法により形成されたＳｉＯ_２膜やＳｉＮ膜等を用いることができる。

絶縁膜６６は、他の半導体素子５６に設けられたソース電極７１Ａ，７１Ｂとダイオード電極６３Ａ，６３Ｂとの間に設けられている。絶縁膜６６は、ソース電極７１Ａ，７１Ｂとダイオード電極６３Ａ，６３Ｂとの間を絶縁するためのものである。

Ｎ^＋領域６８は、基板５１の裏面層内に設けられている。ドレイン電極６９は、Ｎ^＋領域６８を覆うように設けられている。

他の半導体素子５６は、半導体素子５２の構成からセンス電極６２Ａ，６２Ｂ、ダイオード電極６３Ａ，６３Ｂ、及び絶縁膜６５を取り除き、代わりにソース電極７１Ａ，７１Ｂを設けた以外は、半導体素子５２と同様な構成とされている。

ソース電極７１Ａは、Ｎ^＋ソース領域５７Ａ及びボディ領域５４と接触するよう基板５１上に設けられている。また、ソース電極７１Ｂは、Ｎ^＋ソース領域５７Ｂ及びボディ領域５４と接触するよう基板５１上に設けられている。

上記構成とされた他の半導体素子５６としては、例えば、ＭＯＳＦＥＴを用いることができる。

本実施の形態の半導体装置５０においても、Ｎ^＋ソース領域５７Ａ，５７Ｂと接触することなく、ボディ領域５４と接触するダイオード電極６３Ａ，６３Ｂと、ボディ領域５４と接触することなく、Ｎ^＋ソース領域５７Ａ，５７Ｂと接触するセンス電極６２Ａ，６２Ｂとを半導体素子５２に設けることにより、第１の実施の形態の半導体装置１０と同様に、素子の動作電流と、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流やその後の逆回復電流）とをそれぞれ独立して検出することにより、最適なタイミングでのスイッチング制御を容易にし、スイッチング損失を低減することができる。

また、他の半導体素子５６にセンス用ＭＯＳＦＥＴ及びセンス用ダイオードとなる半導体素子５２を同一半導体基板に同一構成となるよう設けることが可能となり、センスＭＯＳＦＥＴとセンスダイオードと同様な特性を活用することができる。さらに、センスモＳＦＥＴとセンスダイオードを独立でなく１個にできるため小型化が容易となる。

なお、本実施の形態の半導体装置５０では、半導体素子５２と、他の半導体素子５６とを設けた構成としたが、半導体装置を半導体素子５２のみで構成してもよい。また、本実施の形態の半導体装置５０は、公知の技術を用いて製造することができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

本発明は、縦型ＭＯＳＦＥＴ及び横型ＭＯＳＦＥＴのいずれの半導体素子にも適用可能である。

本発明は、半導体素子の動作電流経路と寄生ダイオードに流れる電流経路とを分離した半導体装置、またはそれぞれの電流を独立して検出することにより、最適なタイミングでのスイッチング制御を容易にし、スイッチング損失を低減することのできる半導体装置に適用できる。

一般的なＭＯＳＦＥＴの断面図である。 他のＭＯＳＦＥＴの断面図である。 本発明の第１の実施の形態による半導体装置の断面図である。 ストライプ状に配置されたゲート電極を備えた半導体装置の各電極に対する配線の接続例を示した平面図である。 マトリクス状のゲート電極を備えた半導体装置の各電極に対する配線の接続例を示した平面図である。 本発明の第２の実施の形態による半導体装置の断面図である。 本発明の第３の実施の形態による半導体装置の断面図である。

符号の説明

１０，４０，５０ 半導体装置
１１，５１ 基板
１２，５２ 半導体素子
１３，５３ 第１導電型領域
１４ ボディ領域
１５ チャネル領域
１７Ａ，１７Ｂ，５７Ａ，５７Ｂ Ｎ^＋ソース領域
１８，５９ ゲート絶縁膜
１９，３４，６１ ゲート電極
２２，６３Ａ，６３Ｂ ダイオード電極
２４，２４Ａ，２４Ｂ，６２Ａ，６２Ｂ センス電極
２５，６５，６６ 絶縁膜
２７，６８ Ｎ^＋領域
２８，６９ ドレイン電極
３１〜３３，３５〜３８ 配線
４１，５６ 他の半導体素子
４２，７１Ａ，７１Ｂ ソース電極
５８ トレンチ
Ｂ，Ｅ 境界部分
Ｃ，Ｄ 接続部分

Claims (5)

1. 基板と、
   該基板に設けられ、ボディ領域とチャネル領域とを有する第１導電型領域と、
   前記第１導電型領域を貫通するように前記基板に形成されたトレンチと、
   前記トレンチの内底面及び内側面を覆うように形成されたゲート絶縁膜と、
   前記第１導電型領域に接合して形成されると共に、前記内側面を覆う前記ゲート絶縁膜と隣接するように設けられた、前記第１導電型領域とは異なる導電型を有する第２導電型領域とを有する半導体素子を備えた半導体装置において、
   前記基板は第２導電型であり、
   前記半導体素子は、前記第２導電型領域と接触することなく、前記ボディ領域と接触する第１の電極と、該ボディ領域と接触することなく、該第２導電型領域と接触する第２の電極とを備え、
   前記第１の電極は、前記第１導電型領域と前記基板との接合によって形成される寄生ダイオードに流れる電流のみを検出する手段を備え、
   前記第２の電極は、前記第２導電型領域に流れる電流のみを検出する手段を備えたことを特徴とする半導体装置。
2. ゲート電極とドレイン電極とをさらに設けたことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体素子は、前記第１の電極と第２の電極との間に絶縁膜を有し、
   前記絶縁膜は、前記ボディ領域と第２導電型領域との境界部分を覆うことを特徴とする請求項１または２に記載の半導体装置。
4. 前記半導体素子とは別に、前記ボディ領域及び第２導電型領域と接触するソース電極を備えた他の半導体素子を設けたことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記他の半導体素子は、ＭＯＳＦＥＴであることを特徴とする請求項４に記載の半導体装置。

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