JP5287893B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明の第1実施形態について図を参照して説明する。図1は、本実施形態に係る半導体装置としての半導体チップ1の平面図である。
本発明の第2実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21のうち角部21bに沿って形成された切り込み部21cの形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図7は、本実施形態における半導体チップ1の拡大平面図である。なお、図7は、図1中のB部の拡大平面図であり、外周領域部3は省略して示してある。
本発明の第3実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21のうち角部21bに沿って形成された切り込み部21cの形状を変更したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図8は、本実施形態における半導体チップ1の拡大平面図である。なお、図8は、図1中のB部の拡大平面図であり、外周領域部3は省略して示してある。
本発明の第4実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21のうち角部21bに沿って形成された切り込み部21cの形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図9は、本実施形態における半導体チップ1の平面図である。図10(a)は図9中のD部拡大平面図であり、図10(b)は図9中のE部拡大平面図であり、外周領域部3を省略して示してある。
本発明の第5実施形態について説明する。本実施形態の半導体チップ1は、ボデー領域18とコンタクト領域23との不純物濃度を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。なお、本実施形態における半導体チップ1の外周構造の断面は、図4と同様である。
本発明の第6実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21の角部21bに沿ったコンタクトホール20bの形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図11は、本実施形態における半導体チップ1の拡大平面図である。なお、図11は、図1中のB部の拡大平面図である。
本発明の第7実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21の膜厚を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図12は、本実施形態における半導体チップ1の断面構成を示す図である。なお、図12は、図3中のC−C断面に相当する。
本発明の第8実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図13は、本実施形態における半導体チップ1の断面構成を示す図である。なお、図13は、図3中のC−C断面に相当する。
上記各実施形態で示された半導体チップ1の構成は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、素子部2のうちセル部2aに形成される半導体素子はDMOSFETに限らずIGBT等の他の素子でも良い。もちろん、トレンチゲート型に限らず、プレーナ型でも良い。
2 素子部
2a セル部
2b 抜き取り部
3 外周領域部
4 ゲートパッド
5 ソースパッド
18 ボデー領域
21 ソース電極
21c 切り込み部
21d コンタクト部
23 コンタクト領域
Claims (10)
- 一面(13a)および前記一面(13a)の反対面である他面(13b)を有する第1導電型の半導体基板(13)において、前記半導体基板(13)の前記一面(13a)には層間膜(20)が形成されると共に前記層間膜(20)上に表面電極(21)が形成され、前記表面電極(21)に外部と電気的に接続される表面パッド(5)が備えられており、前記他面(13b)に裏面電極(22)が形成され、前記半導体基板(13)の前記一面(13a)側に素子構造が形成されて前記表面電極(21)と前記裏面電極(22)との間に電流を流してなる縦型の半導体素子を備えたセル部(2a)と、前記セル部(2a)の外周に設けられ、前記半導体基板(13)の前記一面(13a)側に第2導電型の複数のコンタクト領域(23)が形成された抜き取り部(2b)と、を有する素子部(2)と、
前記素子部(2)の外周に設けられた外周領域部(3)と、を備え、
前記表面電極(21)は、セル部(2a)において前記層間膜(20)に形成されたコンタクトホール(20a)を介して前記半導体基板(13)と電気的に接続されていると共に、前記抜き取り部(2b)において前記層間膜(20)に形成されたコンタクトホール(20b)を介して前記コンタクト領域(23)と電気的に接続されており、
前記表面電極(21)のうち前記抜き取り部(2b)に形成された前記コンタクトホール(20b)から露出する前記コンタクト領域(23)と対向する部分をそれぞれコンタクト部(21d)とすると、前記コンタクト部(21d)と前記表面パッド(5)とを結ぶ最短距離の線分(L1)上にはそれぞれ切り込み部(21c)が形成されていることを特徴とする半導体装置。 - 前記表面電極(21)は、直線部(21a)と角部(21b)とを有する平面形状とされ、
前記抜き取り部(2b)における前記層間膜(20)には、前記表面電極(21)の外縁に沿って前記コンタクトホール(20b)が複数形成されており、
前記直線部(21a)に沿ったコンタクト部(21d)と前記表面パッド(5)とを結ぶ前記線分(L1)上に位置する前記切り込み部(21c)は、前記角部(21b)に沿った前記コンタクト部(21d)と前記表面パッド(5)とを結ぶ前記線分(L1)上に位置する前記切り込み部(21c)より小さくされていることを特徴とする請求項1に記載の半導体装置。 - 前記切り込み部(21c)は、前記直線部(21a)に沿った前記コンタクト部(21d)と前記表面パッド(5)とを結ぶ前記線分(L1)上に位置するものから前記角部(21b)に沿った前記コンタクト部(21d)のうち中心に位置する前記コンタクト部(21d)に向かって次第に大きくされていることを特徴とする請求項2に記載の半導体装置。
- 前記表面電極(21)は、相対する二つの前記角部(21b)を有する平面形状とされ、
前記切り込み部(21c)は、一方の角部(21b)に沿ったコンタクト部(21d)と表面パッド(5)との間のホールが流れる経路距離と、他方の角部(21b)に沿ったコンタクト部(21d)と表面パッド(5)との間のホールが流れる経路距離とが等しくなる形状とされていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。 - 前記素子部(2)は、前記半導体基板(13)のうちの前記一面(13a)側に第2導電型のチャネル領域(12)を備え、
前記セル部(2a)では、前記チャネル領域(12)の表層部に前記チャネル領域(12)よりも不純物濃度が高く、前記コンタクトホール(20a)を介して前記表面電極(21)と電気的に接続される第2導電型のボデー領域(18)が形成され、
前記コンタクト領域(23)は、前記チャネル領域(12)よりも不純物濃度が高く、かつ前記ボデー領域(18)よりも不純物濃度が低くされていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。 - 前記表面電極(21)は、直線部(21a)と角部(21b)とを有する平面形状とされ、
前記抜き取り部(2b)における前記層間膜(20)には、前記表面電極(21)の外縁に沿って前記コンタクトホール(20b)が形成されており、前記角部(21b)に沿って形成される前記コンタクトホール(20b)は前記直線部(21a)に沿って形成される前記コンタクトホール(20b)より小さくされていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。 - 前記表面電極(21)は、前記セル部(2a)における膜厚が前記抜き取り部(2b)における膜厚よりも厚くされていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。
- 前記表面電極(21)は、前記層間膜(20)のうち前記抜き取り部(2b)に形成されたコンタクトホール(20b)を介して前記半導体基板(13)と接触する第1電極(40)と、前記層間膜(20)のうち前記セル部(2a)に形成されたコンタクトホール(20b)を介して前記半導体基板(13)と接触し、前記第1電極(40)と電気的に接続される第2電極(41)と、を有し、
前記第1電極(40)の抵抗率が前記第2電極(41)の抵抗率より高くされていることを特徴とする請求項1ないし7のいずれか1つに記載の半導体装置。 - 一面(13a)および前記一面(13a)の反対面である他面(13b)を有する第1導電型の半導体基板(13)において、前記半導体基板(13)の前記一面(13a)には層間膜(20)が形成されると共に前記層間膜(20)上に表面電極(21)が形成され、前記表面電極(21)に外部と電気的に接続される表面パッド(5)が備えられており、前記他面(13b)に裏面電極(22)が形成され、前記半導体基板(13)の前記一面(13a)側に素子構造が形成されて前記表面電極(21)と前記裏面電極(22)との間に電流を流してなる縦型の半導体素子を備えたセル部(2a)と、前記セル部(2a)の外周に設けられ、前記半導体基板(13)の前記一面(13a)側に第2導電型の複数のコンタクト領域(23)が形成された抜き取り部(2b)と、を有する素子部(2)と、
前記素子部(2)の外周に設けられた外周領域部(3)と、を備え、
前記表面電極(21)は、前記抜き取り部(2b)において前記層間膜(20)に形成されたコンタクトホール(20b)を介して前記コンタクト領域(23)とそれぞれ接触する第1電極(40)と、前記セル部(2a)において前記層間膜(20)に形成されたコンタクトホール(20a)を介して前記半導体基板(13)と接触し、前記第1電極(40)と電気的に接続される第2電極(41)と、を有し、
前記第1電極(40)の抵抗率が前記第2電極(41)の抵抗率より高くされていることを特徴とする半導体装置。 - 一面(13a)および前記一面(13a)の反対面である他面(13b)を有する第1導電型の半導体基板(13)において、前記半導体基板(13)の前記一面(13a)には層間膜(20)が形成されると共に前記層間膜(20)上に表面電極(21)が形成され、前記表面電極(21)に外部と電気的に接続される表面パッド(5)が備えられており、前記他面(13b)に裏面電極(22)が形成され、前記半導体基板(13)の前記一面(13a)側に素子構造が形成されて前記表面電極(21)と前記裏面電極(22)との間に電流を流してなる縦型の半導体素子を備えたセル部(2a)と、前記セル部(2a)の外周に設けられ、前記半導体基板(13)の前記一面(13a)側に第2導電型の複数のコンタクト領域(23)が形成された抜き取り部(2b)と、を有する素子部(2)と、
前記素子部(2)の外周に設けられた外周領域部(3)と、を備えた半導体装置の製造方法であって、
一面(13a)および前記他面(13b)を有する第1導電型の前記半導体基板(13)を用意する工程と、
前記半導体基板(13)に前記素子構造を形成すると共に前記一面(13)に前記層間膜(20)を形成する工程と、
前記層間膜(20)のうち前記抜き取り部(2b)に複数のコンタクトホール(20b)を形成する工程と、
前記複数のコンタクトホール(20b)をそれぞれ埋め込みつつ、前記層間膜(20)上に電極膜(30)を形成する工程と、
前記電極膜(30)をパターニングすると共に、前記電極膜(30)のうち前記複数のコンタクトホール(20b)から露出する前記半導体基板(13)と対向する部分をそれぞれコンタクト部(21d)とすると、前記コンタクト部(21d)と前記表面パッド(5)が形成される形成予定部分とを結ぶ最短距離の線分(L1)上にそれぞれ切り込み部(21c)を形成して前記表面電極(21)を形成する工程と、を行うことを特徴とする半導体装置の製造方法。
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