JP6271440B2 - 半導体装置 - Google Patents

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    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

本発明は、半導体装置に関し、例えば、トレンチゲート型のパワートランジスタを有する半導体装置に好適に利用できるものである。
トレンチゲート型のパワーＭＯＳＦＥＴは、半導体基板の主面に対して交差する方向に掘られた溝内にゲート絶縁層を介してゲート電極を設け、半導体基板の主面の表層部にソース領域を設け、半導体基板の主面の反対側の裏面側にドレイン領域を設けた、半導体基板の厚み方向にチャネルが形成される縦型構造のパワートランジスタである。
米国特許第５９９８８３３号明細書（特許文献１）、特開昭６３−２９６２８２号公報（特許文献２）および特開２００６−２０２９３１号公報（特許文献３）には、トレンチゲート型のパワーＭＯＳＦＥＴに関する技術が開示されている。
米国特許第５９９８８３３号明細書 特開昭６３−２９６２８２号公報 特開２００６−２０２９３１号公報
トレンチゲート型のパワートランジスタを有する半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の主面のトランジスタ形成領域に、パワートランジスタを構成するトレンチゲート型電界効果トランジスタを有する半導体装置である。そして、半導体装置は、半導体基板のトランジスタ形成領域に形成された第１溝と、第１溝内の下部に形成された第１電極と、第１溝内の上部に形成された、トレンチゲート型電界効果トランジスタ用のゲート電極とを有している。また、半導体装置は、第１溝の側壁および底面と第１電極との間に形成された第１絶縁膜と、第１溝の側壁とゲート電極との間に形成された第２絶縁膜と、第１電極とゲート電極との間に形成された第３絶縁膜と、を有している。また、半導体装置は、半導体基板における第１溝に隣接する領域に形成されたソース用半導体領域と、ソース用半導体領域の下に位置するチャネル形成用半導体領域と、チャネル形成用半導体領域の下に位置するドレイン用半導体領域とを有している。第１電極は、導体を通じてゲート電極と繋がっておらず、かつ、導体を通じてソース用半導体領域と繋がっていない。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図１４と同じ半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１６と同じ半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１８と同じ半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図３０と同じ半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３２と同じ半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３４と同じ半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３６と同じ半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３８と同じ半導体装置の製造工程中の要部断面図である。 制御電極の電圧とオン抵抗との相関を示すグラフである。 制御電極の電圧と寄生容量との相関を示すグラフである。 第１変形例の半導体装置の全体平面図である。 第１変形例の半導体装置の要部平面図である。 第１変形例の半導体装置の要部平面図である。 第１変形例の半導体装置の要部平面図である。 第１変形例の半導体装置の要部断面図である。 第１変形例の半導体装置の要部断面図である。 第２変形例の半導体装置の全体平面図である。 第３変形例の半導体装置の全体平面図である。 第３変形例の半導体装置の全体平面図である。 第３変形例の半導体装置の全体平面図である。 第３変形例の半導体装置の要部断面図である。 第４変形例の半導体装置の全体平面図である。 第４変形例の半導体装置の全体平面図である。 第４変形例の半導体装置の全体平面図である。 第４変形例の半導体装置の要部平面図である。 第４変形例の半導体装置の要部平面図である。 第４変形例の半導体装置の要部平面図である。 第４変形例の半導体装置の要部断面図である。 第４変形例の半導体装置の要部断面図である。 第４変形例の半導体装置の要部断面図である。 第４変形例の半導体装置の要部断面図である。 第５変形例の半導体装置の全体平面図である。 第５変形例の半導体装置の全体平面図である。 第５変形例の半導体装置の全体平面図である。 第５変形例の半導体装置の要部平面図である。 第５変形例の半導体装置の要部平面図である。 第５変形例の半導体装置の要部平面図である。 第５変形例の半導体装置の要部断面図である。 第５変形例の半導体装置の要部断面図である。 第５変形例の半導体装置の要部断面図である。 第５変形例の半導体装置の要部断面図である。 第６変形例の半導体装置の全体平面図である。 第６変形例の半導体装置の全体平面図である。 第６変形例の半導体装置の要部平面図である。 第６変形例の半導体装置の要部平面図である。 第６変形例の半導体装置の要部平面図である。 第６変形例の半導体装置の要部平面図である。 第６変形例の半導体装置の要部断面図である。 第６変形例の半導体装置の要部断面図である。 第７変形例の半導体装置の全体平面図である。 第７変形例の半導体装置の全体平面図である。 第７変形例の半導体装置の全体平面図である。 一実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。 一実施の形態の半導体装置をパッケージ化した半導体パッケージの一例を示す平面透視図である。 一実施の形態の半導体装置をパッケージ化した半導体パッケージの一例を示す平面透視図である。 一実施の形態の半導体装置をパッケージ化した半導体パッケージの一例を示す断面図である。 一実施の形態の半導体装置をパッケージ化した半導体パッケージの変形例を示す平面透視図である。 一実施の形態の半導体装置をパッケージ化した半導体パッケージの変形例を示す断面図である。 図８５〜図８７の半導体パッケージに用いられた半導体チップの配線レイアウトの一例を示す平面図である。 図８５〜図８７の半導体パッケージに用いられた半導体チップの配線レイアウトの一例を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、半導体装置ＣＰの上面側の全体平面図が示されている。また、図２および図３も、本実施の形態の半導体装置ＣＰの全体平面図であるが、図１とは異なる層が示されている。図４〜図６は、本実施の形態の半導体装置ＣＰの要部平面図である。図１〜図３に示される二点鎖線で囲まれた領域ＲＧ２を拡大したものが、図４〜図６に対応しているが、図４〜図６は、互いに異なる層が示されている。図７〜図１３は、本実施の形態の半導体装置ＣＰの要部断面図である。
なお、図１〜図３は、互いに同じ領域の平面図が示されているが、図１には、半導体装置ＣＰの上面図が示され、図２には、配線Ｍ１（すなわちソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃ）の平面レイアウトが示され、図３には、溝ＴＲ１，ＴＲ２の平面レイアウトが示されている。また、図１では、トランジスタ形成領域ＲＧ１を点線で示し、図２では、開口部ＯＰを破線で示してある。なお、図２は、平面図であるが、理解を簡単にするために、図２では、配線Ｍ１（すなわちソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃ）にハッチングを付してある。また、図３では、溝ＴＲ１，ＴＲ２を黒線で示しているが、溝ＴＲ１を示す黒線よりも溝ＴＲ２を示す黒線を太くしてあり、これは、溝ＴＲ２の幅が溝ＴＲ１の幅よりも大きいためである。
また、図４〜図６は、互いに同じ領域の平面図が示されているが、示される層が異なっている。すなわち、図４には、溝ＴＲ１，ＴＲ２の平面レイアウトが示され、図５には、配線Ｍ１（すなわちソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃ）の平面レイアウトが示されるとともに、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３を破線で示している。また、図４に示される部材と図５に示される部材との平面位置を理解しやすくするために、図６には、図４に図５を重ね合わせた平面レイアウトが示されている。なお、図４〜図６は、平面図であるが、理解を簡単にするために、図４および図６では、溝ＴＲ１，ＴＲ２にハッチングを付し、図５では、配線Ｍ１（すなわちソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃ）にハッチングを付してある。また、図４では、トランジスタ形成領域ＲＧ１を破線で示し、図５および図６では、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３を破線で示し、図６では、配線Ｍ１（すなわちソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃ）を二点鎖線で示してある。
また、図４および図５のＡ−Ａ線の断面図が図７にほぼ対応し、図４および図５のＢ−Ｂ線の断面図が図８にほぼ対応し、図４および図５のＣ−Ｃ線の断面図が図９にほぼ対応し、図４および図５のＤ−Ｄ線の断面図が図１０にほぼ対応している。また、図１１は、ゲート用配線Ｍ１Ｇに沿った断面図であり、ゲート用パッドＰＤＧを横切る断面図が示されている。また、図１２は、制御電極用配線Ｍ１Ｃに沿った断面図であり、制御電極用パッドＰＤＣを横切る断面図が示されている。また、図１３は、図７の部分拡大断面図に対応している。
また、平面図（図１〜図６）に示されるＸ方向とＹ方向とは、半導体基板ＳＵＢの主面に平行な方向であるが、互いに交差する方向であり、好ましくは互いに直交する方向である。Ｙ方向は、トランジスタ形成領域ＲＧ１に形成された溝ＴＲ１（ＴＲ１ａ）の延在方向に対応している。
図１〜図１３にも示されるように、半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＵＢは、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成された、例えばｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。エピタキシャル層ＥＰも半導体基板ＳＵＢの一部とみなすことができる。基板本体ＳＢとエピタキシャル層ＥＰとは、同じ導電型（ここではｎ型）であるが、基板本体ＳＢの不純物濃度（ｎ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっており、基板本体ＳＢの抵抗率（比抵抗）は、エピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。エピタキシャル層ＥＰは、基板本体ＳＢの主面上にエピタキシャル成長により形成されている。
半導体基板ＳＵＢの主面のトランジスタ形成領域（素子形成領域）ＲＧ１に、パワーＭＩＳＦＥＴを構成するトレンチゲート型ＭＩＳＦＥＴが形成されている。ここで、トランジスタ形成領域（素子形成領域）ＲＧ１は、半導体基板ＳＵＢの主面において、パワーＭＩＳＦＥＴを構成するトレンチゲート型ＭＩＳＦＥＴが形成されている平面領域である。半導体基板ＳＵＢの主面のトランジスタ形成領域ＲＧ１には、複数の単位トランジスタセルＱ１が形成されており、トランジスタ形成領域ＲＧ１に形成された複数の単位トランジスタセルＱ１が並列に接続されることで、１つのパワーＭＩＳＦＥＴが形成されている。従って、トランジスタ形成領域ＲＧ１は、パワーＭＩＳＦＥＴが形成されている領域（パワーＭＩＳＦＥＴ形成領域）とみなすこともできる。各単位トランジスタセルＱ１は、トレンチゲート型のＭＩＳＦＥＴ（トレンチ型ゲート構造を有するＭＩＳＦＥＴ）で構成されている。各単位トランジスタセルＱ１を構成するトレンチゲート型のＭＩＳＦＥＴは、ここでは、ｎチャネル型のＭＩＳＦＥＴである。なお、トレンチゲート型ＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。
基板本体ＳＢおよびエピタキシャル層ＥＰ（ｎ−型エピタキシャル層ＥＰ１）は、単位トランジスタセルＱ１のドレイン領域としての機能を有している。すなわち、基板本体ＳＢおよびエピタキシャル層ＥＰ（ｎ−型エピタキシャル層ＥＰ１）は、パワーＭＩＳＦＥＴのドレイン領域として機能する。半導体基板ＳＵＢの裏面（すなわち基板本体ＳＢの裏面）全面に、ドレイン電極用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば、半導体基板ＳＵＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。
なお、半導体基板ＳＵＢにおいて、エピタキシャル層ＥＰが形成されている側とは反対側の主面を、半導体基板ＳＵＢの裏面と称することとする。また、基板本体ＳＢにおいて、エピタキシャル層ＥＰが形成されている側とは反対側の主面を、基板本体ＳＢの裏面と称することとする。このため、半導体基板ＳＵＢの裏面と、基板本体ＳＢの裏面とは、同じものである。
また、トランジスタ形成領域ＲＧ１のエピタキシャル層ＥＰ中には、ｐ型半導体領域（ｐ型半導体層、ｐ型ベース領域）ＰＲが形成されており、このｐ型半導体領域ＰＲは、単位トランジスタセルＱ１のチャネル形成領域としての機能を有している。すなわち、ｐ型半導体領域ＰＲは、チャネル形成用（チャネル形成領域用）のｐ型半導体領域である。
また、トランジスタ形成領域ＲＧ１のエピタキシャル層ＥＰにおいて、ｐ型半導体領域ＰＲの上部にｎ＋型半導体領域（ｎ＋型ソース領域）ＮＲが形成されており、このｎ＋型半導体領域ＮＲは、単位トランジスタセルＱ１のソース領域としての機能を有している。すなわち、ｎ＋型半導体領域ＮＲは、ソース用（ソース領域用）のｎ型半導体領域である。ｎ＋型半導体領域ＮＲの下には、ｐ型半導体領域ＰＲが存在している。
半導体基板ＳＵＢには、その主面から半導体基板ＳＵＢの厚さ方向に延びる溝（トレンチ）ＴＲ１，ＴＲ２が形成されている。溝ＴＲ１，ＴＲ２のうち、溝ＴＲ１は、トレンチゲート型ＭＩＳＦＥＴのゲート電極（ＧＥ２）および制御電極（ＧＥ１）を埋め込むための溝として機能し、溝ＴＲ２は、トレンチゲート型ＭＩＳＦＥＴのゲート電極（ＧＥ２）および制御電極（ＧＥ１）をゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃにそれぞれ接続するために設けられた溝である。溝ＴＲ１は、半導体基板ＳＵＢの主面においてトランジスタ形成領域ＲＧ１に設けられ、かつ、制御電極ＧＥ１およびゲート電極ＧＥ２が埋め込まれており、溝ＴＲ１内に埋め込まれたゲート電極ＧＥ２は、トレンチゲート型ＭＩＳＦＥＴのゲート電極として機能し、溝ＴＲ１内に埋め込まれた制御電極ＧＥ１は、トレンチゲート型ＭＩＳＦＥＴの制御電極として機能することができる。すなわち、溝ＴＲ１内に埋め込まれたゲート電極ＧＥ２は、ｐ型半導体領域ＰＲにおけるチャネル領域の形成を制御し、トレンチゲート型ＭＩＳＦＥＴのオン／オフを制御する。また、溝ＴＲ１内に埋め込まれた制御電極ＧＥ１は、ドレイン用半導体領域（ここではｎ−型エピタキシャル層ＥＰ１）を制御し、ドレイン用半導体領域の導通抵抗やトレンチゲート型ＭＩＳＦＥＴの寄生容量を制御する。制御電極ＧＥ１もゲート電極とみなすこともできるが、チャネルのオン／オフ（すなわちトレンチゲート型ＭＩＳＦＥＴのオン／オフ）を制御するのは、ゲート電極ＧＥ２である。
溝ＴＲ２は、溝ＴＲ１と繋がっており、半導体基板ＳＵＢの主面においてトランジスタ形成領域ＲＧ１の外部にまで延在し、かつ、制御電極ＧＥ１およびゲート電極ＧＥ２が埋め込まれている。このため、溝ＴＲ２内に埋め込まれたゲート電極ＧＥ２は、溝ＴＲ１内に埋め込まれたゲート電極ＧＥ２と一体的に形成されて繋がっており、また、溝ＴＲ２内に埋め込まれた制御電極ＧＥ１は、溝ＴＲ１内に埋め込まれた制御電極ＧＥ１と一体的に形成されて繋がっている。しかしながら、溝ＴＲ２内に埋め込まれたゲート電極ＧＥ２は、トレンチゲート型ＭＩＳＦＥＴのゲート電極としては機能せず、溝ＴＲ２内に埋め込まれた制御電極ＧＥ１は、トレンチゲート型ＭＩＳＦＥＴの制御電極としては機能しない。溝ＴＲ２は、ゲート用配線Ｍ１Ｇのビア部（ゲート用ビア部）を溝ＴＲ２内のゲート電極ＧＥ２に接続するためと、制御電極用配線Ｍ１Ｃのビア部（制御電極用ビア部）を溝ＴＲ２内の制御電極ＧＥ１に接続するために、設けられている。
溝ＴＲ１の平面レイアウトは、次のようになっている。なお、Ｘ方向とＹ方向とは、半導体基板ＳＵＢの主面に平行な方向であるが、互いに交差する方向であり、好ましくは、互いに直交する方向である。
図３および図４に示されるように、トランジスタ形成領域ＲＧ１において、Ｙ方向に延在する溝ＴＲ１（ＴＲ１ａ）が、Ｘ方向に所定の間隔（ピッチ）で複数配列している。また、トランジスタ形成領域ＲＧ１において、それぞれＹ方向に延在する複数の溝ＴＲ１（ＴＲ１ａ）の一方の端部（Ｙ方向の一方の端部）同士は、Ｘ方向に延在する溝ＴＲ１（ＴＲ１ｂ）で連結され、他方の端部（Ｙ方向の他方の端部）同士は、Ｘ方向に延在する溝ＴＲ１（ＴＲ１ｂ）で連結されている。ここで、Ｙ方向に延在し、かつＸ方向に所定の間隔（ピッチ）で配列する溝ＴＲ１を、符号ＴＲ１ａを付して溝ＴＲ１ａと称することとする。また、Ｙ方向に延在する複数の溝ＴＲ１ａの端部（Ｙ方向の端部）同士を連結する、Ｘ方向に延在する溝ＴＲ１を、符号ＴＲ１ｂを付して溝ＴＲ１ｂと称することとする。従って、Ｙ方向に延在する溝ＴＲ１ａが、Ｘ方向に所定の間隔（ピッチ）で複数配列するとともに、複数の溝ＴＲ１ａの端部（Ｙ方向の端部）同士が、Ｘ方向に延在する溝ＴＲ１ｂで連結されていることになる。溝ＴＲ１ａと溝ＴＲ１ｂとは繋がっている。このため、溝ＴＲ１ｂ内に埋め込まれたゲート電極ＧＥ２は、溝ＴＲ１ａ内に埋め込まれたゲート電極ＧＥ２と一体的に形成されて繋がっており、また、溝ＴＲ１ｂ内に埋め込まれた制御電極ＧＥ１は、溝ＴＲ１ａ内に埋め込まれた制御電極ＧＥ１と一体的に形成されて繋がっている。なお、溝ＴＲ１ａ内に埋め込まれたゲート電極ＧＥ２および制御電極ＧＥ１は、トレンチゲート型ＭＩＳＦＥＴのゲート電極および制御電極として機能するが、溝ＴＲ１ｂ内に埋め込まれたゲート電極ＧＥ２および制御電極ＧＥ１は、トレンチゲート型ＭＩＳＦＥＴのゲート電極および制御電極としては機能しない場合もあり得る。
ソース用のコンタクトホールＣＴ１は、Ｘ方向に隣り合う溝ＴＲ１ａの間に配置されており、Ｘ方向に隣り合う溝ＴＲ１ａの間でＹ方向に延在している。
溝ＴＲ２は、トランジスタ形成領域ＲＧ１に隣接する領域（Ｙ方向に隣接する領域）に形成されており、Ｘ方向に延在する溝ＴＲ１ｂに連結されかつＹ方向に延在する溝ＴＲ２（ＴＲ２ａ）が、Ｘ方向に所定の間隔（ピッチ）で複数配列している。また、それぞれＹ方向に延在する複数の溝ＴＲ２（ＴＲ２ａ）は、一方の端部（Ｙ方向の一方の端部）が、Ｘ方向に延在する溝ＴＲ１ｂに連結され、他方の端部（Ｙ方向の一方の端部）が、Ｘ方向に延在する溝ＴＲ２（ＴＲ２ｂ）に連結されている。ここで、Ｙ方向に延在し、かつＸ方向に所定の間隔（ピッチ）で配列する溝ＴＲ２を、符号ＴＲ２ａを付して溝ＴＲ２ａと称することとする。また、Ｙ方向に延在する複数の溝ＴＲ２ａの端部（溝ＴＲ１ｂに連結された側の端部とは反対側の端部）同士を連結する、Ｘ方向に延在する溝ＴＲ２を、符号ＴＲ２ｂを付して溝ＴＲ２ｂと称することとする。従って、Ｙ方向に延在する溝ＴＲ２ａが、Ｘ方向に所定の間隔（ピッチ）で複数配列するとともに、複数の溝ＴＲ２ａの一方の端部（Ｙ方向の端部）が、Ｘ方向に延在する溝ＴＲ１ｂに連結されるとともに、複数の溝ＴＲ２ａの他方の端部（Ｙ方向の端部）同士が、Ｘ方向に延在する溝ＴＲ２ｂで連結されていることになる。各溝ＴＲ２ａは、溝ＴＲ１ｂに連結された位置から、トランジスタ形成領域ＲＧ１の外部に向かってＹ方向に延在している。溝ＴＲ２ａと溝ＴＲ２ｂとは繋がっている。このため、溝ＴＲ２ｂ内に埋め込まれたゲート電極ＧＥ２は、溝ＴＲ２ａ内に埋め込まれたゲート電極ＧＥ２と一体的に形成されて繋がっており、また、溝ＴＲ２ｂ内に埋め込まれた制御電極ＧＥ１は、溝ＴＲ２ａ内に埋め込まれた制御電極ＧＥ１と一体的に形成されて繋がっている。
トランジスタ形成領域ＲＧ１において、溝ＴＲ１は、ｎ＋型半導体領域ＮＲの上面からｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲを貫通し（通り抜け）、ｐ型半導体領域ＰＲの下層のエピタキシャル層ＥＰ（すなわちｎ−型エピタキシャル層ＥＰ１）中で終端するように形成されている。ここで、エピタキシャル層ＥＰのうち、ｐ型半導体領域ＰＲよりも下層に位置し、ｎ−型の状態が維持されている領域を、ｎ−型エピタキシャル層ＥＰ１と称することとする。ｐ型半導体領域ＰＲの下には、ｎ−型エピタキシャル層ＥＰ１が存在している。エピタキシャル層ＥＰのうち、ｎ−型エピタキシャル層ＥＰ１が、単位トランジスタセルＱ１のドレイン領域としての機能を有している。
つまり、溝ＴＲ１に隣接して、エピタキシャル層ＥＰ中に、ｐ型半導体領域ＰＲが形成され、また、エピタキシャル層ＥＰにおいて、溝ＴＲ１に隣接して、ｐ型半導体領域ＰＲの上にｎ＋型半導体領域ＮＲが形成されており、ｐ型半導体領域ＰＲの下はｎ−型のエピタキシャル層ＥＰ（すなわちｎ−型エピタキシャル層ＥＰ１）となっている。従って、隣り合う溝ＴＲ１の間のエピタキシャル層ＥＰの表層にｎ＋型半導体領域ＮＲが形成され、そのｎ＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲが形成され、そのｐ型半導体領域ＰＲの下はｎ−型のエピタキシャル層ＥＰ（すなわちｎ−型エピタキシャル層ＥＰ１）となっている。
従って、各溝ＴＲ１は、半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）から、ソース用の半導体領域（ここではｎ＋型半導体領域ＮＲ）とチャネル用の半導体領域（ここではｐ型半導体領域ＰＲ）とを貫通し、ドレイン用の半導体領域（ここではｎ−型エピタキシャル層ＥＰ１）中で終端するように形成されている。このため、溝ＴＲ１の底面は、ｎ＋型半導体領域ＮＲの底面（すなわちｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとの境界面）よりも深く、かつ、ｐ型半導体領域ＰＲの底面よりも深いが、基板本体ＳＢには達しておらず、ｎ−型エピタキシャル層ＥＰ１の途中（深さ方向の途中）に位置している。
なお、「深さ」または「深さ位置」とは、半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）からの距離（半導体基板ＳＵＢの主面に垂直な方向の距離）に対応している。そして、半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）に近い側を浅い側とし、半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）から遠い側（換言すれば半導体基板ＳＵＢの裏面に近い側）を深い側とする。
溝ＴＲ１の内部の下方には、ゲート絶縁膜用の絶縁膜（絶縁層、ゲート絶縁膜）Ｇ１を介して制御電極ＧＥ１が形成され、溝ＴＲ１の内部の上方には、ゲート絶縁膜用の絶縁膜（絶縁層、ゲート絶縁膜）Ｇ２を介してゲート電極ＧＥ２が形成されている（図７および図１３参照）。溝ＴＲ１内において、絶縁膜Ｇ２は、溝ＴＲ１の側壁とゲート電極ＧＥ２との間に介在し、絶縁膜Ｇ１は、溝ＴＲ１の側壁および底面と制御電極ＧＥ１との間に介在している。絶縁膜Ｇ１は、絶縁膜Ｇ２よりも厚い方が好ましい。また、溝ＴＲ１内において、制御電極ＧＥ１上にゲート電極ＧＥ２が存在し、ゲート電極ＧＥ２の下に制御電極ＧＥ１が存在しているが、制御電極ＧＥ１とゲート電極ＧＥ２とは、互いに接しておらず、制御電極ＧＥ１とゲート電極ＧＥ２との間には、絶縁膜（絶縁層）Ｇ３が介在している。絶縁膜Ｇ１と絶縁膜Ｇ２と絶縁膜Ｇ３とは、共に、例えば酸化シリコンからなる。絶縁膜Ｇ１と絶縁膜Ｇ２と絶縁膜Ｇ３とは、別々の膜であっても、一体的な膜であってもよい。制御電極ＧＥ１とゲート電極ＧＥ２とは、共に、導電体からなり、例えば低抵抗な多結晶シリコン（ドープトポリシリコン）からなる。
従って、トランジスタ形成領域ＲＧ１においては、溝ＴＲ１内に、絶縁膜Ｇ１および絶縁膜Ｇ２を介して、制御電極ＧＥ１と制御電極ＧＥ１上に絶縁膜Ｇ３を介して設けられたゲート電極ＧＥ２との積層構造が埋め込まれた状態になっている。
制御電極ＧＥ１とゲート電極ＧＥ２との間に絶縁膜Ｇ３が介在しているため、制御電極ＧＥ１とゲート電極ＧＥ２とは、短絡されておらず、互いに絶縁されている。このため、制御電極ＧＥ１とゲート電極ＧＥ２とは、互いに独立に制御可能であり、制御電極ＧＥ１とゲート電極ＧＥ２とに、同電位を印加することも異電位を印加することも可能である。
溝ＴＲ１内に形成されたゲート電極ＧＥ２の上面の深さ位置は、ソース用のｎ＋型半導体領域ＮＲの底面（すなわちｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとの境界面）よりも浅い。つまり、溝ＴＲ１内に形成されたゲート電極ＧＥ２の上面は、ｎ＋型半導体領域ＮＲの底面よりも高い位置にある。このため、半導体基板ＳＵＢの厚み方向に見ると、溝ＴＲ１内に形成されたゲート電極ＧＥ２は、ソース用のｎ＋型半導体領域ＮＲと部分的に重なっている。また、溝ＴＲ１内に形成されたゲート電極ＧＥ２の底面の深さ位置は、ｐ型半導体領域ＰＲの底面と同じか、ｐ型半導体領域ＰＲの底面よりも深く、ドレイン用の半導体領域（ここではｎ−型エピタキシャル層ＥＰ１）の厚みの途中に位置している。また、溝ＴＲ１内に形成された制御電極ＧＥ１の上面の深さ位置と、底面の深さ位置とは、どちらもドレイン用の半導体領域（ここではｎ−型エピタキシャル層ＥＰ１）の厚みの途中に位置している。このため、半導体基板ＳＵＢの厚み方向に見ると、溝ＴＲ１内に形成された制御電極ＧＥ１は、ドレイン用の半導体領域（ここではｎ−型エピタキシャル層ＥＰ１）と重なっているが、ソース用のｎ＋型半導体領域ＮＲとチャネル用のｐ型半導体領域ＰＲとには重なっていない。
従って、溝ＴＲ１内のゲート電極ＧＥ２の側面は、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに絶縁膜Ｇ２を介して対向している。具体的には、溝ＴＲ１内のゲート電極ＧＥ２の側面の上部は、絶縁膜Ｇ２を介してｎ＋型半導体領域ＮＲに対向し、溝ＴＲ１内のゲート電極ＧＥ２の側面の中間部は、絶縁膜Ｇ２を介してｐ型半導体領域ＰＲに対向し、溝ＴＲ１内のゲート電極ＧＥ２の側面の下部は、絶縁膜Ｇ２を介してドレイン用半導体領域（ここではｎ−型エピタキシャル層ＥＰ１）に対向している。一方、溝ＴＲ１内の制御電極ＧＥ１の側面および底面は、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲには対向しておらず、ドレイン用半導体領域（ここではｎ−型エピタキシャル層ＥＰ１）に絶縁膜Ｇ１を介して対向している。
溝ＴＲ１内に形成されたゲート電極ＧＥ２は、単位トランジスタセルＱ１のゲート電極として機能し、溝ＴＲ１内に形成されたゲート電極ＧＥ２と溝ＴＲ１の側壁との間の絶縁膜Ｇ２が、単位トランジスタセルＱ１のゲート絶縁膜として機能する。このため、溝ＴＲ１内に形成されたゲート電極ＧＥ２と溝ＴＲ１の側壁との間の絶縁膜Ｇ２は、ゲート電極ＧＥ２のゲート絶縁膜とみなすことができる。チャネルは、ゲート電極ＧＥ２の側面に絶縁膜Ｇ２を介して対向するｐ型半導体領域ＰＲに形成される。すなわち、単位トランジスタセルＱ１のチャネル電流は、溝ＴＲ１の側壁（側面）に沿って半導体基板ＳＵＢの厚さ方向に流れるようになっている。また、溝ＴＲ１内に形成された制御電極ＧＥ１と溝ＴＲ１の側壁との間の絶縁膜Ｇ１は、制御電極ＧＥ１のゲート絶縁膜とみなすこともできる。
溝ＴＲ２は、溝ＴＲ１と繋がっており、溝ＴＲ１と同工程で形成することができる。溝ＴＲ２の幅Ｗ２は、溝ＴＲ１の幅Ｗ１よりも大きいことが好ましい（すなわちＷ２＞Ｗ１）。特に、Ｙ方向に延在する溝ＴＲ２ａの幅（Ｘ方向の幅）Ｗ２は、Ｙ方向に延在する溝ＴＲ１ａの幅（Ｘ方向の幅）Ｗ１よりも大きいことが好ましい（すなわちＷ２＞Ｗ１）。これにより、溝ＴＲ１（ＴＲ１ａ）の幅Ｗ１を小さくし、かつ、溝ＴＲ２（ＴＲ２ａ）の幅Ｗ２を大きくすることができる。溝ＴＲ１（ＴＲ１ａ）の幅Ｗ１を小さくしたことで、トランジスタ形成領域ＲＧ１に形成できる単位トランジスタセルＱ１の数を増やすことができ、パワーＭＩＳＦＥＴのオン抵抗を低減することができる。また、溝ＴＲ１（ＴＲ１ａ）の幅Ｗ１を小さくしたことで、オン抵抗が同じであれば、トランジスタ形成領域ＲＧ１の面積を縮小することができるため、半導体装置の小型化（小面積化）を図ることができる。また、溝ＴＲ２（ＴＲ２ａ）の幅Ｗ２を大きくしたことで、溝ＴＲ２内のゲート電極ＧＥ２にゲート用配線Ｍ１Ｇのビア部（ゲート用ビア部）を接続しやすくなり、また、溝ＴＲ２内の制御電極ＧＥ１に制御電極用配線Ｍ１Ｃのビア部（制御電極用ビア部）を接続しやすくなる。
また、溝ＴＲ２の底面の深さ位置と溝ＴＲ１の底面の深さ位置とは、ほぼ同じにすることもできるが、溝ＴＲ２の幅（Ｗ２）と溝ＴＲ１の幅（Ｗ１）とが相違する場合などにおいては、溝ＴＲ２の底面の深さ位置と溝ＴＲ１の底面の深さ位置とが相違することもあり得る。例えば、溝ＴＲ２の幅（Ｗ２）が溝ＴＲ１の幅（Ｗ１）よりも大きい場合は、溝ＴＲ２の底面の深さ位置は、溝ＴＲ１の底面の深さ位置よりも深くなり得る。
エピタキシャル層ＥＰにおいて、溝ＴＲ１（特に溝ＴＲ１ａ）に隣接する位置には、ソース用のｎ型半導体領域（ここではｎ＋型半導体領域ＮＲ）が形成されているが、溝ＴＲ２に隣接する位置には、ソース用のｎ型半導体領域（ここではｎ＋型半導体領域ＮＲ）は形成されていない。これは、溝ＴＲ１（特に溝ＴＲ１ａ）内に埋め込まれたゲート電極ＧＥ２および制御電極ＧＥ１は、トレンチゲート型ＭＩＳＦＥＴのゲート電極および制御電極として機能するが、溝ＴＲ２内に埋め込まれたゲート電極ＧＥ２および制御電極ＧＥ１は、トレンチゲート型ＭＩＳＦＥＴのゲート電極および制御電極としては機能しないためである。しかしながら、エピタキシャル層ＥＰにおいて、溝ＴＲ２に隣接する領域に、ｐ型半導体領域ＰＲを形成することもできる。
溝ＴＲ２は、溝ＴＲ１と同様に制御電極ＧＥ１とゲート電極ＧＥ２とが埋め込まれた領域（ＴＲ３）と、ゲート電極ＧＥ２は埋め込まれずに制御電極ＧＥ１が埋め込まれた領域（ＴＲ４）とを有している（図８〜図１０参照）。ここで、溝ＴＲ２のうち、溝ＴＲ１と同様に、制御電極ＧＥ１とゲート電極ＧＥ２とが埋め込まれた領域を、符号ＴＲ３を付して積層領域ＴＲ３と称し、ゲート電極ＧＥ２は埋め込まれずに制御電極ＧＥ１が埋め込まれた領域を、符号ＴＲ４を付して単層領域ＴＲ４と称することとする。図４において、符号ＴＲ４を付した点線で囲まれた領域内の溝ＴＲ２は、単層領域ＴＲ４となっており、溝ＴＲ２のうち、単層領域ＴＲ４以外は、積層領域ＴＲ３となっている。図８の断面図に示される溝ＴＲ２は、積層領域ＴＲ３の溝ＴＲ２であり、図９の断面図に示される溝ＴＲ２は、単層領域ＴＲ４の溝ＴＲ２である。なお、Ｙ方向に延在する各溝ＴＲ２ａは、図１０に示されるように、積層領域ＴＲ３と単層領域ＴＲ４とを有している。
積層領域ＴＲ３においては、溝ＴＲ２の内部に埋め込まれた構造は、溝ＴＲ１の内部に埋め込まれた構造と基本的には同じである。すなわち、積層領域ＴＲ３においては、溝ＴＲ２の内部の下方には、絶縁膜Ｇ１を介して制御電極ＧＥ１が形成され、溝ＴＲ２の内部の上方には、絶縁膜Ｇ２を介してゲート電極ＧＥ２が形成されている。積層領域ＴＲ３の溝ＴＲ２内において、絶縁膜Ｇ２は、溝ＴＲ２の側壁とゲート電極ＧＥ２との間に介在し、絶縁膜Ｇ１は、溝ＴＲ２の側壁および底面と制御電極ＧＥ１との間に介在している。また、積層領域ＴＲ３の溝ＴＲ２内において、制御電極ＧＥ１上にゲート電極ＧＥ２が存在し、ゲート電極ＧＥ２の下に制御電極ＧＥ１が存在しているが、制御電極ＧＥ１とゲート電極ＧＥ２とは、互いに接しておらず、制御電極ＧＥ１とゲート電極ＧＥ２との間には、絶縁膜Ｇ３が介在している。従って、積層領域ＴＲ３の溝ＴＲ２内に、絶縁膜Ｇ１および絶縁膜Ｇ２を介して、制御電極ＧＥ１と制御電極ＧＥ１上に絶縁膜Ｇ３を介して設けられたゲート電極ＧＥ２との積層構造が埋め込まれた状態になっている。
単層領域ＴＲ４においては、溝ＴＲ２の内部に埋め込まれた構造は、溝ＴＲ１の内部に埋め込まれた構造と相違している。すなわち、単層領域ＴＲ４においては、溝ＴＲ２の内部には、絶縁膜Ｇ１を介して制御電極ＧＥ１が形成されており、ゲート電極ＧＥ２および絶縁膜Ｇ２は形成されていない（図９および図１０参照）。単層領域ＴＲ４の溝ＴＲ２内において、絶縁膜Ｇ１は、溝ＴＲ２の側壁および底面と制御電極ＧＥ１との間に介在している。従って、単層領域ＴＲ４の溝ＴＲ２内には、絶縁膜Ｇ１を介して、制御電極ＧＥ１が埋め込まれた状態になっている。単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１は、積層領域ＴＲ３の溝ＴＲ２内の制御電極ＧＥ１と一体的に形成されており、繋がっている。従って、単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１と、積層領域ＴＲ３の溝ＴＲ２内の制御電極ＧＥ１と、溝ＴＲ１内の制御電極ＧＥ１とは、一体的に形成されており、互いに繋がっている。また、積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２と、溝ＴＲ１内のゲート電極ＧＥ２とは、一体的に形成されており、互いに繋がっている。
半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）上には、制御電極ＧＥ１およびゲート電極ＧＥ２を覆うように、絶縁膜ＩＬが形成されている。絶縁膜ＩＬは、層間絶縁膜であり、例えば酸化シリコン膜からなる。
絶縁膜ＩＬにはコンタクトホール（開口部、孔、貫通孔、接続孔）ＣＴ１，ＣＴ２，ＣＴ３が形成されている。そのうち、コンタクトホールＣＴ１は、ソース引出用のコンタクトホール（すなわちソース用のコンタクトホール）であり、コンタクトホールＣＴ２は、ゲート電極ＧＥ２引出用のコンタクトホール（すなわちゲート用のコンタクトホール）であり、コンタクトホールＣＴ３は、制御電極ＧＥ１引出用のコンタクトホール（すなわち制御電極用のコンタクトホール）である。
絶縁膜ＩＬ上には、導電膜（導電体）からなる配線Ｍ１が形成されている。配線Ｍ１は、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとを含んでいる。
ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとは、互いに分離されており、繋がっていない。すなわち、制御電極用配線Ｍ１Ｃは、導体を通じてソース用配線Ｍ１Ｓと繋がっておらず、かつ、導体を通じてゲート用配線Ｍ１Ｇと繋がっていない。また、ゲート用配線Ｍ１Ｇは、導体を通じてソース用配線Ｍ１Ｓと繋がっておらず、かつ、導体を通じて制御電極用配線Ｍ１Ｃと繋がっていない。また、ソース用配線Ｍ１Ｓは、導体を通じてゲート用配線Ｍ１Ｇと繋がっておらず、かつ、導体を通じて制御電極用配線Ｍ１Ｃと繋がっていない。
ソース用配線Ｍ１Ｓは、絶縁膜ＩＬ上に形成されるとともに、ソース用配線Ｍ１Ｓの一部は、ソース用のコンタクトホールＣＴ１内を埋め込んでいる。ソース用配線Ｍ１Ｓのうち、ソース用のコンタクトホールＣＴ１内を埋め込む部分を、「ソース用配線Ｍ１Ｓのビア部」または「ソース用ビア部」と称することとする。
ゲート用配線Ｍ１Ｇは、絶縁膜ＩＬ上に形成されるとともに、ゲート用配線Ｍ１Ｇの一部は、ゲート用のコンタクトホールＣＴ２内を埋め込んでいる。ゲート用配線Ｍ１Ｇのうち、ゲート用のコンタクトホールＣＴ２内を埋め込む部分を、「ゲート用配線Ｍ１Ｇのビア部」または「ゲート用ビア部」と称することとする。
制御電極用配線Ｍ１Ｃは、絶縁膜ＩＬ上に形成されるとともに、制御電極用配線Ｍ１Ｃの一部は、制御電極用のコンタクトホールＣＴ３内を埋め込んでいる。制御電極用配線Ｍ１Ｃのうち、制御電極用のコンタクトホールＣＴ３内を埋め込む部分を、制御電極用配線Ｍ１Ｃのビア部」または「制御電極用ビア部」と称することとする。
ここでは、ソース用ビア部がソース用配線Ｍ１Ｓと一体的に形成され、ゲート用ビア部がゲート用配線Ｍ１Ｇと一体的に形成され、制御電極用ビア部が制御電極用配線Ｍ１Ｃと一体的に形成されている場合について説明している。他の形態として、ソース用ビア部（コンタクトホールＣＴ１内を埋め込む導電部）をソース用配線Ｍ１Ｓとは別個に（別工程で）形成し、ゲート用ビア部（コンタクトホールＣＴ２内を埋め込む導電部）をゲート用配線Ｍ１Ｇとは別個に（別工程で）形成し、制御電極用ビア部（コンタクトホールＣＴ３内を埋め込む導電部）を制御電極用配線Ｍ１Ｃとは別個に（別工程で）形成することもできる。
ソース用配線Ｍ１Ｓは、トランジスタ形成領域ＲＧ１全体に形成されている。ソース用のコンタクトホールＣＴ１は、トランジスタ形成領域ＲＧ１において、平面視で溝ＴＲ１（ＴＲ１ａ）の間のエピタキシャル層ＥＰの上方に形成されており、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲに達している。このため、ソース用のコンタクトホールＣＴ１内に埋め込まれたソース用ビア部も、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通し、ソース用ビア部の底部がｐ型半導体領域ＰＲに達している。
ソース用ビア部の下部側面がｎ＋型半導体領域ＮＲに接しているため、ソース用ビア部はｎ＋型半導体領域ＮＲと接してｎ＋型半導体領域ＮＲと電気的に接続されている。また、ソース用ビア部の底面がｐ型半導体領域ＰＲに接しているため、ソース用ビア部は、ｐ型半導体領域ＰＲと接してｐ型半導体領域ＰＲと電気的に接続されている。
なお、ソース用ビア部は、ｐ型半導体領域ＰＲと直接的に接することもできるが、ソース用ビア部の底面に接する位置に、ｐ型半導体領域ＰＲよりも高不純物濃度のｐ＋型半導体領域ＰＲ２を設け、このｐ＋型半導体領域ＰＲ２を介してソース用ビア部をｐ型半導体領域ＰＲに電気的に接続することもできる。図７には、ソース用ビア部とｐ型半導体領域ＰＲとの間に、このｐ＋型半導体領域ＰＲ２が介在し、ｐ＋型半導体領域ＰＲ２を介してソース用ビア部をｐ型半導体領域ＰＲに電気的に接続した場合が示されている。ｐ＋型半導体領域ＰＲ２を設けたことで、ソース用ビア部のコンタクト抵抗を低減することができる。ｐ＋型半導体領域ＰＲ２の形成を省略した場合は、ソース用ビア部の底面がｐ型半導体領域ＰＲに接することになる。
このため、ソース用配線Ｍ１Ｓのビア部、すなわちソース用ビア部は、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両方に電気的に接続されている。従って、ソース用配線Ｍ１Ｓは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両方に電気的に接続されている。すなわち、ソース用のｎ＋型半導体領域ＮＲとその下のｐ型半導体領域ＰＲとは、ソース用ビア部を介して、ソース用配線Ｍ１Ｓと電気的に接続されている。ソース用のコンタクトホールＣＴ１は、トランジスタ形成領域ＲＧ１において、Ｘ方向に隣り合う溝ＴＲ１ａの間に、Ｙ方向に延在するように形成されている。このため、ソース用のコンタクトホールＣＴ１は、トランジスタ形成領域ＲＧ１に複数形成され、それら複数のコンタクトホールＣＴ１に埋め込まれたソース用ビア部を介して、トランジスタ形成領域ＲＧ１に設けられた複数の単位トランジスタセルＱ１のソース領域（ｎ＋型半導体領域ＮＲ）およびチャネル用のｐ型半導体領域（ＰＲ）が、共通のソース用配線Ｍ１Ｓに電気的に接続されている。
ゲート用配線Ｍ１Ｇは、平面視において、トランジスタ形成領域ＲＧ１内ではなく、トランジスタ形成領域ＲＧ１の周囲に形成されている。そして、ゲート用配線Ｍ１Ｇは、溝ＴＲ２と平面視で重なっており、具体的には、Ｘ方向に延在する部分のゲート用配線Ｍ１Ｇが、Ｙ方向に延在する溝ＴＲ２ａと平面視で重なっており、ゲート用配線Ｍ１Ｇと溝ＴＲ２（ＴＲ２ａ）との重なり領域にゲート用のコンタクトホールＣＴ２が配置されている。ゲート用のコンタクトホールＣＴ２が配置されている領域における溝ＴＲ２は、積層領域ＴＲ３となっており、制御電極ＧＥ１とゲート電極ＧＥ２が埋め込まれている。
このため、ゲート用のコンタクトホールＣＴ２は、トランジスタ形成領域ＲＧ１の周囲において、積層領域ＴＲ３の溝ＴＲ２の上方（平面視で積層領域ＴＲ３の溝ＴＲ２と重なる位置）に形成され、絶縁膜ＩＬを貫通して、コンタクトホールＣＴ２の底部が積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２に達している。従って、ゲート用のコンタクトホールＣＴ２内に埋め込まれたゲート用ビア部も、絶縁膜ＩＬを貫通して、ゲート用ビア部の底部が積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２に達している。ゲート用ビア部の底面が積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２に接しているため、ゲート用ビア部は積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２と接してそのゲート電極ＧＥ２と電気的に接続されている。積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２は、トランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２と一体的に形成されている。従って、ゲート用配線Ｍ１Ｇは、ゲート用のコンタクトホールＣＴ２内に埋め込まれたゲート用ビア部を介して、積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２に接続され、溝ＴＲ２内のゲート電極ＧＥ２を通じて、溝ＴＲ１内のゲート電極ＧＥ２に電気的に接続されていることになる。
制御電極用配線Ｍ１Ｃは、平面視において、トランジスタ形成領域ＲＧ１内ではなく、トランジスタ形成領域ＲＧ１の周囲に形成されている。そして、制御電極用配線Ｍ１Ｃは、溝ＴＲ２と平面視で重なっており、具体的には、Ｘ方向に延在する部分の制御電極用配線Ｍ１Ｃが、Ｙ方向に延在する溝ＴＲ２ａと平面視で重なっており、制御電極用配線Ｍ１Ｃと溝ＴＲ２（ＴＲ２ａ）との重なり領域に制御電極用のコンタクトホールＣＴ３が配置されている。ゲート用のコンタクトホールＣＴ３が配置されている領域における溝ＴＲ２は、単層領域ＴＲ４となっており、制御電極ＧＥ１が埋め込まれている（ゲート電極ＧＥ２は埋め込まれていない）。
このため、制御電極用のコンタクトホールＣＴ３は、トランジスタ形成領域ＲＧ１の周囲において、単層領域ＴＲ４の溝ＴＲ２の上方（平面視で単層領域ＴＲ４の溝ＴＲ２と重なる位置）に形成されており、絶縁膜ＩＬを貫通して、コンタクトホールＣＴ３の底部が単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１に達している。従って、制御電極用のコンタクトホールＣＴ３内に埋め込まれた制御電極用ビア部も、絶縁膜ＩＬを貫通して、制御電極用ビア部の底部が単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１に達している。制御電極用ビア部の底面が単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１に接しているため、制御電極用ビア部は単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１と接してその制御電極ＧＥ１と電気的に接続されている。単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１は、トランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１と一体的に形成されている。従って、制御電極用配線Ｍ１Ｃは、制御電極用ビア部を介して、単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１に接続され、溝ＴＲ２内の制御電極ＧＥ１を通じて、溝ＴＲ１内の制御電極ＧＥ１に電気的に接続されていることになる。
配線Ｍ１（ゲート用配線Ｍ１Ｇ、制御電極用配線Ｍ１Ｃおよびソース用配線Ｍ１Ｓ）は、表面保護のための絶縁膜ＰＡにより覆われている。すなわち、絶縁膜ＩＬ上に、配線Ｍ１（ゲート用配線Ｍ１Ｇ、制御電極用配線Ｍ１Ｃおよびソース用配線Ｍ１Ｓ）を覆うように、絶縁膜ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置の最上層の膜（絶縁膜）である。
図１などに示されるように、絶縁膜ＰＡには複数の開口部ＯＰが形成されており、各開口部ＯＰからは、配線Ｍ１の一部が露出されている。開口部ＯＰから露出する配線Ｍ１が、ボンディングパッド（パッド電極）となっている。
すなわち、絶縁膜ＰＡに形成された開口部ＯＰ（開口部ＯＰのうち、ソース用のボンディングパッドを形成するための開口部ＯＰ）から露出するソース用配線Ｍ１Ｓによって、ソース用のボンディングパッド（ソース用パッドＰＤＳ）が形成される。また、絶縁膜ＰＡに形成された開口部ＯＰ（開口部ＯＰのうち、ゲート用のボンディングパッドを形成するための開口部ＯＰ）から露出するゲート用配線Ｍ１Ｇによって、ゲート用のボンディングパッド（ゲート用パッドＰＤＧ）が形成される。また、絶縁膜ＰＡに形成された開口部ＯＰ（開口部ＯＰのうち、制御電極用のボンディングパッドを形成するための開口部ＯＰ）から露出する制御電極用配線Ｍ１Ｃによって、制御電極用のボンディングパッド（制御電極用パッドＰＤＣ）が形成される。
このような構成の半導体装置においては、トランジスタ形成領域ＲＧ１に形成されたトレンチゲート型ＭＩＳＦＥＴの動作電流は、ドレイン用のエピタキシャル層ＥＰ（すなわちｎ−型エピタキシャル層ＥＰ１）とソース用のｎ＋型半導体領域ＮＲとの間をゲート電極ＧＥ２の側面（すなわち溝ＴＲ１の側面）に沿って半導体基板ＳＵＢの厚さ方向に流れるようになっている。すなわち、チャネルが半導体基板ＳＵＢの厚さ方向に沿って形成される。ｐ型半導体領域ＰＲのうち、絶縁膜Ｇ２を介してゲート電極ＧＥ２に隣接する領域、すなわち、ｎ＋型半導体領域ＮＲとｎ−型エピタキシャル層ＥＰ１との間で溝ＴＲ１に沿った領域が、チャネル形成領域（チャネル層）となる。
このため、トランジスタ形成領域ＲＧ１に形成されたトレンチゲート型ＭＩＳＦＥＴは、縦型のＭＩＳＦＥＴ（縦型の電界効果トランジスタ）でもある。ここで、縦型のＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ＳＵＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。
トレンチゲート型ＭＩＳＦＥＴに電流を流すには、ゲート用パッドＰＤＧから、ゲート用配線Ｍ１Ｇを介して、ゲート電極ＧＥ２にＶｔｈ（チャネルの反転電圧、しきい値電圧）以上の電圧を印加する。これにより、ソース用パッドＰＤＳと、裏面電極ＢＥとの間に、ソース用配線Ｍ１Ｓ、ソース領域（ｎ＋型半導体領域ＮＲ）、チャネル層、エピタキシャル層ＥＰ（ドレイン領域）および基板本体ＳＢを介して、電流を流すことができる。すなわち、ゲート電極ＧＥ２とソース用配線Ｍ１Ｓとの間にゲート電極ＧＥ２が高電位になるように所定電圧を印加することによって、絶縁膜Ｇ２を介してゲート電極ＧＥ２と対向するｐ型半導体領域ＰＲにチャネルが形成され、このチャネルを通してドレイン領域（エピタキシャル層ＥＰおよび基板本体ＳＢ）とソース領域（ｎ＋型半導体領域ＮＲ）との間に電流が流れる。
また、制御電極用パッドＰＤＣから、制御電極用配線Ｍ１Ｃを介して、制御電極ＧＥ１に所望の電圧を印加することができる。ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとは、互いに分離されており、制御電極用配線Ｍ１Ｃは、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇのどちらにも導体を通じて繋がっていない。このため、制御電極ＧＥ１の電位は、ソース領域（ｎ＋型半導体領域ＮＲ）およびゲート電極ＧＥ２とは独立に制御することができる。従って、制御電極ＧＥ１の電位は、ソース領域（ｎ＋型半導体領域ＮＲ）と同電位とすることも、ゲート電極ＧＥ２と同電位とすることも、あるいは、ソース領域（ｎ＋型半導体領域ＮＲ）およびゲート電極ＧＥ２の両者と異なる電位とすることも可能である。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程の一例について図１４〜図３９を参照して説明する。図１４〜図３９は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１４〜図３９のうち、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６および図３８には、上記図７に相当する断面図（図４のＡ−Ａ線に相当する位置での断面図）が示されている。また、図１４〜図３９のうち、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７および図３９には、上記図１０にほぼ相当する断面図（図４のＤ−Ｄ線に相当する位置での断面図）が示されている。なお、ここでは、本実施の形態の半導体装置の製造工程の好適な一例について説明するが、これに限定されず、種々変更可能である。
半導体装置を製造するには、まず、図１４および図１５に示されるように、例えばｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成されたｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰとを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。半導体基板ＳＵＢは、例えば、基板本体ＳＢの主面上にエピタキシャル層ＥＰをエピタキシャル成長させることにより、形成することができる。基板本体ＳＢは、低抵抗基板であり、その抵抗率（比抵抗）は、例えば１〜１０ｍΩｃｍ程度である。エピタキシャル層ＥＰは、半導体層であるが、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）は基板本体ＳＢの不純物濃度（ｎ型不純物濃度）よりも低く、エピタキシャル層ＥＰの抵抗率は基板本体ＳＢの抵抗率よりも高い。
次に、図１６および図１７に示されるように、半導体基板ＳＵＢの主面に、溝（トレンチ）ＴＲ１，ＴＲ２を形成する。溝ＴＲ１は、ゲート電極ＧＥ２および制御電極ＧＥ１を埋め込んでトレンチゲート型ＭＩＳＦＥＴを形成するための溝（トレンチ）であり、溝ＴＲ２は、ゲート電極ＧＥ２と制御電極ＧＥ１を引き出すための溝（トレンチ、コンタクト用の溝）である。すなわち、溝ＴＲ２は、ゲート電極ＧＥ２を直上（溝ＴＲ２の直上）に引き出して配線（ゲート用配線Ｍ１Ｇ）に接続するための溝と、制御電極ＧＥ１を直上（溝ＴＲ２の直上）に引き出して配線（制御電極用配線Ｍ１Ｃ）に接続するための溝とを兼ねている。溝ＴＲ２は、溝ＴＲ１に繋がっている。
具体的には、溝ＴＲ１，ＴＲ２は、例えば次のようにして形成することができる。
まず、半導体基板ＳＵＢ上（主面全面上）に、ハードマスク用の絶縁膜（図示せず）を形成する。このハードマスク用の絶縁膜は、例えば、窒化シリコン膜、酸化シリコン膜、あるいはそれらの積層膜からなり、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成することができる。それから、ハードマスク用の絶縁膜上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いてハードマスク用の絶縁膜をエッチング（例えばドライエッチング）してパターニングする。その後、フォトレジストパターンを除去する。これにより、パターニングされたハードマスク用の絶縁膜は、溝ＴＲ１，ＴＲ２形成予定領域に開口部を有した状態となる。それから、パターニングされたハードマスク用の絶縁膜をエッチングマスク（ハードマスク）として用いて、エピタキシャル層ＥＰをエッチング（例えばドライエッチング）することにより、エピタキシャル層ＥＰに溝ＴＲ１，ＴＲ２を形成する。その後、ハードマスク用の絶縁膜を、エッチング（例えばウェットエッチング）などにより除去する。このようにして、図１６および図１７に示されるように、溝ＴＲ１，ＴＲ２を形成することができる。
また、他の形態として、半導体基板ＳＵＢ上にフォトリソグラフィ技術を用いて形成したフォトレジストパターンをエッチングマスクとして用いて、エピタキシャル層ＥＰをエッチング（例えばドライエッチング）することにより、溝ＴＲ１，ＴＲ２を形成することもできる。
溝ＴＲ１と溝ＴＲ２とは、同じ工程（同じエッチング工程）によって形成されている。このため、溝ＴＲ１の深さと溝ＴＲ２の深さとは、ほぼ同じにすることもできるが、溝ＴＲ１の幅と溝ＴＲ２の幅とが相違する場合などにおいては、溝ＴＲ１の深さと溝ＴＲ２の深さとが相違することもあり得る。例えば、溝ＴＲ２の幅が溝ＴＲ１の幅よりも大きい場合は、溝ＴＲ２の深さは、溝ＴＲ１の深さよりも深くなり得る。
溝ＴＲ１，ＴＲ２の深さは、後で形成するｐ型半導体領域ＰＲの底面（接合面）よりも深く、かつエピタキシャル層ＥＰの底面（すなわちエピタキシャル層ＥＰと基板本体ＳＢとの界面）よりは浅くなる寸法である。つまり、溝ＴＲ１，ＴＲ２はエピタキシャル層ＥＰを貫通しておらず、溝ＴＲ１，ＴＲ２の下にエピタキシャル層ＥＰが残存している。
溝ＴＲ２の幅は、溝ＴＲ１の幅と同程度とすることもできるが、溝ＴＲ１の幅よりも大きければ、より好ましい。ここで、溝ＴＲ２の幅は、半導体基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ２の延在方向に垂直な方向の幅（寸法）に対応している。また、溝ＴＲ１の幅は、半導体基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ１の延在方向に垂直な方向の幅（寸法）に対応している。
溝ＴＲ１の幅を大きくし過ぎると、半導体装置の小型化（小面積化）に不利となり、また、溝ＴＲ２の幅を小さくし過ぎると、溝ＴＲ２上にコンタクトホールを形成しづらくなる。このため、溝ＴＲ１の幅をある程度抑制しながら、コンタクトホールを形成できるだけの溝ＴＲ２の幅を確保するという観点で、溝ＴＲ２の幅は溝ＴＲ１の幅よりも大きいことが、より好ましい。
次に、図１８および図１９に示されるように、例えば熱酸化法などを用いて、溝ＴＲ１，ＴＲ２の内面（側壁および底面）を含む半導体基板ＳＵＢの主面に、酸化シリコン膜などからなる絶縁膜Ｇ１ａを形成する。この段階では、絶縁膜Ｇ１ａは、溝ＴＲ１，ＴＲ２の内面（側壁および底面）と、エピタキシャル層ＥＰの露出する上面とに形成される。
次に、半導体基板ＳＵＢの主面（主面全面）上に、すなわち絶縁膜Ｇ１ａ上に、溝ＴＲ１，ＴＲ２内を埋めるように、導電膜ＣＤ１を形成する。導電膜ＣＤ１は、制御電極ＧＥ１形成用の導電膜である。導電膜ＣＤ１は、例えば低抵抗な多結晶シリコン膜（ドープトポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。導電膜ＣＤ１を構成する多結晶シリコン膜は、不純物（好ましくはｎ型不純物）が導入されている。
次に、導電膜ＣＤ１をエッチング（エッチバック）することで、図２０および図２１に示されるように、溝ＴＲ１，ＴＲ２の外部の導電膜ＣＤ１を除去し、溝ＴＲ１，ＴＲ２内に導電膜ＣＤ１を残す。この段階では、溝ＴＲ１，ＴＲ２内に残存する導電膜ＣＤ１の上面は、半導体基板ＳＵＢの主面とほぼ同じ高さ位置にある。
次に、図２２および図２３に示されるように、半導体基板ＳＵＢ上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、単層領域ＴＲ４となる部分の溝ＴＲ２を覆うように形成される。すなわち、上記図４で符号ＴＲ４を付した点線で囲まれた領域が、フォトレジストパターンＲＰ１で覆われることになる。このため、フォトレジストパターンＲＰ１が形成されると、単層領域ＴＲ４となる部分の溝ＴＲ２はフォトレジストパターンＲＰ１で覆われるが、単層領域ＴＲ４となる部分以外の溝ＴＲ２（従って積層領域ＴＲ３となる部分の溝ＴＲ２）と、溝ＴＲ１全体とは、フォトレジストパターンＲＰ１では覆われない。
次に、フォトレジストパターンＲＰ１が形成されている状態で、導電膜ＣＤ１をエッチング（エッチバック）する。この際、フォトレジストパターンＲＰ１で覆われていない領域では、溝ＴＲ１，ＴＲ２内の導電膜ＣＤ１がエッチング（エッチバック）されるが、溝ＴＲ１，ＴＲ２内の導電膜ＣＤ１が全厚みにわたって除去されるのではなく、溝ＴＲ１，ＴＲ２の深さの途中まで導電膜ＣＤ１が残るように、導電膜ＣＤ１のエッチング（エッチバック）を行う。一方、フォトレジストパターンＲＰ１で覆われている領域では、溝ＴＲ２内の導電膜ＣＤ１は、エッチングされずにそのまま残存する。図２２および図２３には、この段階が示されている。溝ＴＲ１，ＴＲ２内に残存する導電膜ＣＤ１により、制御電極ＧＥ１が形成される。すなわち、溝ＴＲ１，ＴＲ２内に残存する導電膜ＣＤ１が、制御電極ＧＥ１となる。溝ＴＲ１と溝ＴＲ２とは繋がっているため、溝ＴＲ１内の制御電極ＧＥ１と溝ＴＲ２内の制御電極ＧＥ１とは、一体的に形成されて繋がっている。その後、フォトレジストパターンＲＰ１は除去する。
次に、図２４および図２５に示されるように、露出する絶縁膜Ｇ１ａをエッチングにより除去する。この際、制御電極ＧＥ１で覆われずに露出する部分の絶縁膜Ｇ１ａはエッチングされて除去されるが、溝ＴＲ１，ＴＲ２内において、制御電極ＧＥ１と溝ＴＲ１，ＴＲ２の内面（側壁および底面）との間に介在する部分の絶縁膜Ｇ１ａは、除去されずに残存し、上記絶縁膜Ｇ１となる。これにより、溝ＴＲ１，ＴＲ２内に絶縁膜Ｇ１を介して制御電極ＧＥ１が埋め込まれた状態になる。但し、溝ＴＲ２のうちの単層領域ＴＲ４となる部分では、制御電極ＧＥ１の上面は、エピタキシャル層ＥＰの上面とほぼ同じ高さ位置にあるが、溝ＴＲ１と、単層領域ＴＲ４となる部分以外の溝ＴＲ２とでは、制御電極ＧＥ１の上面は、溝ＴＲ１，ＴＲ２の深さの途中に位置している。
次に、図２６および図２７に示されるように、例えば熱酸化法などを用いて、溝ＴＲ１，ＴＲ２の側壁および制御電極ＧＥ１の表面（露出表面）を含む半導体基板ＳＵＢの主面に、酸化シリコン膜などからなる絶縁膜Ｇ２ａを形成する。この段階では、絶縁膜Ｇ２ａは、制御電極ＧＥ１で覆われない部分の溝ＴＲ１，ＴＲ２の側壁と、制御電極ＧＥ１の表面（露出表面）と、エピタキシャル層ＥＰの露出する上面とに形成される。絶縁膜Ｇ２ａは、ＣＶＤ法により形成することも可能である。
絶縁膜Ｇ２ａは、絶縁膜Ｇ１よりも薄くなるように形成すれば、より好ましく、これにより、トレンチゲート型ＭＩＳＦＥＴの電流駆動能力を向上させ、トレンチゲート型ＭＩＳＦＥＴにより構成されるパワーＭＩＳＦＥＴのオン抵抗を低減することができる。
次に、図２８および図２９に示されるように、半導体基板ＳＵＢの主面（主面全面）上に、すなわち絶縁膜Ｇ２ａ上に、溝ＴＲ１，ＴＲ２内を埋めるように、導電膜ＣＤ２を形成する。導電膜ＣＤ２は、ゲート電極ＧＥ２形成用の導電膜である。導電膜ＣＤ２は、例えば低抵抗な多結晶シリコン膜（ドープトポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。導電膜ＣＤ２を構成する多結晶シリコン膜は、不純物（好ましくはｎ型不純物）が導入されている。
次に、導電膜ＣＤ２をエッチング（エッチバック）することで、図３０および図３１に示されるように、溝ＴＲ１，ＴＲ２の外部の導電膜ＣＤ２を除去し、溝ＴＲ１，ＴＲ２内に導電膜ＣＤ２を残す。溝ＴＲ１，ＴＲ２内に残存する導電膜ＣＤ２により、ゲート電極ＧＥ２が形成される。すなわち、溝ＴＲ１，ＴＲ２内に残存する導電膜ＣＤ２が、ゲート電極ＧＥ２となる。溝ＴＲ１と溝ＴＲ２とは繋がっているため、溝ＴＲ１内のゲート電極ＧＥ２と溝ＴＲ２内のゲート電極ＧＥ２とは、一体的に形成されて繋がっている。溝ＴＲ１，ＴＲ２内において、ゲート電極ＧＥ２と溝ＴＲ１，ＴＲ２の側壁との間に介在する部分の絶縁膜Ｇ２ａが、上記絶縁膜Ｇ２となり、ゲート電極ＧＥ２と制御電極ＧＥ１との間に介在する部分の絶縁膜Ｇ２ａが、上記絶縁膜Ｇ３となる。
なお、単層領域ＴＲ４となる部分の溝ＴＲ２では、溝ＴＲ２の深さのほぼ全体に制御電極ＧＥ１が埋め込まれていたため、溝ＴＲ２内に導電膜ＣＤ２は埋め込まれず、従って、ゲート電極ＧＥ２は埋め込まれない。一方、溝ＴＲ１全体と、単層領域ＴＲ４となる部分以外の溝ＴＲ２では、溝ＴＲ１，ＴＲ２の深さの途中まで制御電極ＧＥ１が埋め込まれていたため、溝ＴＲ１，ＴＲ２内にゲート電極ＧＥ２も埋め込まれる。また、導電膜ＣＤ２のエッチバック工程で、エピタキシャル層ＥＰの上面の絶縁膜Ｇ２ａ（溝ＴＲ１，ＴＲ２の内部以外の絶縁膜Ｇ２ａ）を除去する場合もある。
次に、図３２および図３３に示されるように、半導体基板ＳＵＢの主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、ｐ型半導体領域ＰＲを形成する。ｐ型半導体領域ＰＲは、エピタキシャル層ＥＰに形成されるが、ｐ型半導体領域ＰＲの下にｎ−型のエピタキシャル層ＥＰ（すなわちｎ−型エピタキシャル層ＥＰ１）が残るように、エピタキシャル層ＥＰの上部に形成される。また、この段階では、ｐ型半導体領域ＰＲは、エピタキシャル層ＥＰの上面から所定の深さにわたって形成されている。
半導体基板ＳＵＢの主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ｎ＋型半導体領域ＮＲを形成する。この際、ｎ＋型半導体領域ＮＲを形成する予定領域を露出し、それ以外の領域を覆うようなフォトレジストパターン（図示せず）をフォトリソグラフィ技術を用いて形成してから、そのフォトレジストパターンをマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＵＢにイオン注入を行う。これにより、ｎ＋型半導体領域ＮＲは、溝ＴＲ１に隣接する位置に形成されるが、溝ＴＲ２に隣接する位置には形成されないようにすることができる。ｎ＋型半導体領域ＮＲは、エピタキシャル層ＥＰの上面から所定の深さにわたって形成されるが、ｐ型半導体領域ＰＲよりも浅く形成される。このため、ｎ＋型半導体領域ＮＲは、ｐ型半導体領域ＰＲの上部に形成される。
また、ここでは、ｐ型半導体領域ＰＲを先に形成してからｎ＋型半導体領域ＮＲを形成する場合について説明したが、他の形態として、ｎ＋型半導体領域ＮＲをを先に形成してからｐ型半導体領域ＰＲを形成することもできる。
次に、導入された不純物を活性化するための熱処理である活性化アニールを、必要に応じて行う。
次に、図３４および図３５に示されるように、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥ２および制御電極ＧＥ１を覆うように、層間絶縁膜として絶縁膜ＩＬを形成する。絶縁膜ＩＬは、例えば酸化シリコン膜からなる。この段階では、絶縁膜ＩＬは、半導体基板ＳＵＢの主面全面上に形成されている。
次に、絶縁膜ＩＬにコンタクトホール（開口部、孔、貫通孔、接続孔）ＣＴ１，ＣＴ２，ＣＴ３を形成する。
コンタクトホールＣＴ１，ＣＴ２，ＣＴ３は、例えば次のようにして形成することができる。すなわち、フォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を絶縁膜ＩＬ上に形成してから、そのフォトレジストパターンをエッチングマスクとして、絶縁膜ＩＬをエッチング（例えばドライエッチング）することにより、絶縁膜ＩＬにコンタクトホールＣＴ１，ＣＴ２，ＣＴ３を形成する。コンタクトホールＣＴ１は、溝ＴＲ１に隣接するｎ＋型半導体領域ＮＲ上に形成され、コンタクトホールＣＴ２は、積層領域ＴＲ３の溝ＴＲ２内に埋め込まれたゲート電極ＧＥ２上に形成され、コンタクトホールＣＴ３は、単層領域ＴＲ４の溝ＴＲ２内に埋め込まれた制御電極ＧＥ１上に形成される。それから、コンタクトホールＣＴ１の底部のｎ＋型半導体領域ＮＲをエッチングすることにより、コンタクトホールＣＴ１がｎ＋型半導体領域ＮＲを貫通してｐ型半導体領域ＰＲに達するようにする。これにより、コンタクトホールＣＴ１は、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通してｐ型半導体領域ＰＲで終端した状態になる。その後、コンタクトホールＣＴ１の底部で露出するｐ型半導体領域ＰＲに対して、ｐ型不純物をイオン注入することにより、ｐ＋型半導体領域ＰＲ２を形成する。なお、ゲート電極ＧＥ２と制御電極ＧＥ１には、ｎ型不純物が高濃度に導入されているため、ｐ＋型半導体領域ＰＲ２を形成するためのイオン注入の際に、コンタクトホールＣＴ２，ＣＴ３から露出するゲート電極ＧＥ２と制御電極ＧＥ１とにｐ型不純物がイオン注入されたとしても、ゲート電極ＧＥ２と制御電極ＧＥ１とにはｐ型半導体領域は形成されず、ｎ型の導電性が維持される。
次に、図３６および図３７に示されるように、絶縁膜ＩＬ上に配線Ｍ１を形成する。配線Ｍ１は、例えば、次のようにして形成することができる。まず、半導体基板ＳＵＢの主面上に、すなわち、絶縁膜ＩＬ上に、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３内を埋めるように、配線Ｍ１形成用の導電膜を形成する。それから、その配線Ｍ１形成用の導電膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線Ｍ１を形成することができる。
配線Ｍ１は、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとを含んでいる。コンタクトホールＣＴ１内には、ソース用配線Ｍ１Ｓと一体的に形成されたソース用ビア部が埋め込まれ、コンタクトホールＣＴ１内に埋め込まれたソース用ビア部を介して、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲがソース用配線Ｍ１Ｓと電気的に接続される。また、コンタクトホールＣＴ２内には、ゲート用配線Ｍ１Ｇと一体的に形成されたゲート用ビア部が埋め込まれ、コンタクトホールＣＴ２内に埋め込まれたゲート用ビア部を介して、ゲート電極ＧＥ２がゲート用配線Ｍ１Ｇと電気的に接続される。また、コンタクトホールＣＴ３内には、制御電極用配線Ｍ１Ｃと一体的に形成された制御電極用ビア部が埋め込まれ、コンタクトホールＣＴ３内に埋め込まれた制御電極用ビア部を介して、制御電極ＧＥ１が制御電極用配線Ｍ１Ｃと電気的に接続される。
次に、図３８および図３９に示されるように、半導体基板ＳＵＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ上に、配線Ｍ１を覆うように、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えばポリイミド系の樹脂などからなり、表面保護のために形成する。
次に、図７〜図１３に示されるように、例えばフォトリソグラフィ技術およびエッチング技術を用いることにより、上記絶縁膜ＰＡに、配線Ｍ１の一部が露出するような開口部ＯＰを形成することで、ボンディングパッド（パッド電極）を形成する。絶縁膜ＰＡの開口部ＯＰから露出するソース用配線Ｍ１Ｓによって、ソース用パッド（ソース用のボンディングパッド）ＰＤＳが形成される。また、絶縁膜ＰＡの開口部ＯＰから露出するゲート用配線Ｍ１Ｇによって、ゲート用パッド（ゲート用のボンディングパッド）ＰＤＧが形成され、絶縁膜ＰＡの開口部ＯＰから露出する制御電極用配線Ｍ１Ｃによって、制御電極用パッド（制御電極用のボンディングパッド）ＰＤＣが形成される。
また、開口部ＯＰから露出する配線Ｍ１の表面（すなわちボンディングパッドの表面）上には、メッキ法などで更に金属層（図示せず）を形成する場合もある。この金属層は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。この金属層を形成したことにより、下地のアルミニウム（配線Ｍ１）の表面の酸化を抑制または防止することができる。
次に、半導体基板ＳＵＢの裏面（エピタキシャル層ＥＰを形成した側とは逆側の半導体基板ＳＵＢの主面、すなわちエピタキシャル層ＥＰを形成した側とは逆側の基板本体ＳＢの裏面）を研削または研磨して、半導体基板ＳＵＢの厚みを薄くする。その後、半導体基板ＳＵＢの裏面（基板本体ＳＢの裏面）全体に金属層を蒸着法などによって被着することにより、裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥを形成する。
裏面電極ＢＥは、トレンチゲート型ＭＩＳＦＥＴのドレインに電気的に接続されており、ドレイン電極（ドレイン用裏面電極）として機能することができる。基板本体ＳＢおよびエピタキシャル層ＥＰ（ｎ−型エピタキシャル層ＥＰ１）は、トレンチ型ゲート構造を有する縦型のＭＩＳＦＥＴのドレイン領域としての機能を有している。裏面電極ＢＥは、例えば、半導体基板ＳＵＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により形成することができる。
その後、半導体基板ＳＵＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＵＢから個々の半導体チップ（半導体装置）が取得される。このようにして、本実施の形態の半導体装置（半導体チップ）ＣＰが製造される。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＣＰは、半導体基板ＳＵＢの主面のトランジスタ形成領域ＲＧ１に、パワートランジスタを構成するトレンチゲート型電界効果トランジスタを有する半導体装置である。
半導体装置ＣＰは、半導体基板ＳＵＢのトランジスタ形成領域ＲＧ１に形成された溝ＴＲ１（第１溝）と、溝ＴＲ１内の下部に形成された制御電極ＧＥ１（第１電極）と、溝ＴＲ１内の上部に形成されたゲート電極ＧＥ２とを有している。ゲート電極ＧＥ２は、トレンチゲート型電界効果トランジスタ用のゲート電極である。更に、半導体装置ＣＰは、溝ＴＲ１の側壁および底面と制御電極ＧＥ１との間に形成された絶縁膜Ｇ１（第１絶縁膜）と、溝ＴＲ１の側壁とゲート電極ＧＥ２との間に形成された絶縁膜Ｇ２（第２絶縁膜）と、制御電極ＧＥ１とゲート電極ＧＥ２との間に形成された絶縁膜Ｇ３（第３絶縁膜）とを有している。更に、半導体装置ＣＰは、半導体基板ＳＵＢにおける溝ＴＲ１に隣接する領域に形成された、ｎ＋型半導体領域ＮＲ（ソース用半導体領域）と、ｎ＋型半導体領域ＮＲの下に位置するｐ型半導体領域ＰＲ（チャネル形成用半導体領域）と、ｐ型半導体領域ＰＲの下に位置するドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）とを有している。ｎ＋型半導体領域ＮＲはソース用半導体領域であり、ｐ型半導体領域ＰＲはチャネル形成用半導体領域であり、ｎ−型エピタキシャル層ＥＰ１がドレイン用半導体領域として機能する。更に、半導体装置ＣＰは、半導体基板ＳＵＢの主面上に形成された絶縁膜ＩＬと、絶縁膜ＩＬ上に形成され、ｎ＋型半導体領域ＮＲに電気的に接続されたソース用配線Ｍ１Ｓと、絶縁膜ＩＬ上に形成され、ゲート電極ＧＥ２に電気的に接続されたゲート用配線Ｍ１Ｇと、絶縁膜ＩＬ上に形成され、制御電極ＧＥ１に電気的に接続された制御電極用配線Ｍ１Ｃ（第１配線）とを有している。絶縁膜ＩＬは、層間絶縁膜である。
本実施の形態の主要な特徴のうちの一つは、制御電極用配線Ｍ１Ｃが、導体を通じてソース用配線Ｍ１Ｓと繋がっておらず、かつ、導体を通じてゲート用配線Ｍ１Ｇと繋がっていないことである。すなわち、制御電極用配線Ｍ１Ｃは、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇのどちらにも導体を通じて繋がっていない。
制御電極用配線Ｍ１Ｃが、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇのどちらにも導体を通じて繋がっていないことは、制御電極ＧＥ１が、ゲート電極ＧＥ２とｎ＋型半導体領域ＮＲ（ソース用半導体領域）のどちらにも、導体を通じて繋がっていないことを意味する。このため、本実施の形態では、制御電極ＧＥ１は、導体を通じてゲート電極ＧＥ２と繋がっておらず、かつ、導体を通じてｎ＋型半導体領域ＮＲ（ソース用半導体領域）と繋がっていない。なお、「Ａが導体を通じてＢと繋がっている」または「ＡがＢと導体を通じて繋がっている」とは、ＡとＢとの間に導体で繋がる導電経路が形成されていることに対応し、「Ａが導体を通じてＢと繋がっていない」または「ＡがＢと導体を通じて繋がっていない」とは、ＡとＢとの間に導体で繋がる導電経路が形成されていないことに対応している。
本実施の形態では、制御電極用配線Ｍ１Ｃが、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇのどちらにも導体を通じて繋がっていないため、制御電極ＧＥ１の電位（電圧）は、ｎ＋型半導体領域ＮＲ（ソース用半導体領域）およびゲート電極ＧＥ２とは独立に制御することができる。すなわち、ソース用配線Ｍ１Ｓを通じてｎ＋型半導体領域ＮＲ（ソース用半導体領域）に供給（印加）される電位（電圧）およびゲート用配線Ｍ１Ｇを通じてゲート電極ＧＥ２に供給（印加）される電位（電圧）とは独立して、所望の電位（電圧）を制御電極ＧＥ１に制御電極用配線Ｍ１Ｃを通じて供給（印加）することができる。
図４０は、制御電極ＧＥ１の電圧とオン抵抗との相関を示すグラフであり、図４１は、制御電極ＧＥ１の電圧と寄生容量との相関を示すグラフである。図４０および図４１の各グラフの横軸は、制御電極ＧＥ１の電圧（印加電圧）に対応し、図４０のグラフの縦軸は、トレンチゲート型電界効果トランジスタのオン抵抗に対応し、図４１のグラフの縦軸は、トレンチゲート型電界効果トランジスタの寄生容量に対応している。なお、図４０および図４１の各グラフは、ソースにグランド電位（０Ｖ）を印加し、ドレインに正電位（例えば１２Ｖ）を印加し、ソースの電位とドレインの電位との間の正電位（例えば５Ｖ）をゲート電極ＧＥ２に印加した場合に、制御電極ＧＥ１の電位を変化させたときのグラフが示されている。
図４０のグラフにも示されるように、制御電極ＧＥ１の電圧（電位）を正側に大きくすると、すなわち制御電極ＧＥ１の印加電圧を正電位にするとともにその正電位の絶対値を大きくすると、トレンチゲート型電界効果トランジスタのオン抵抗が小さくなる。これは、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）はｎ型なので、制御電極ＧＥ１の電圧（電位）を正側に大きくすると、絶縁膜Ｇ１を介して制御電極ＧＥ１に対向する部分のドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）に負の電荷（すなわち電子）が蓄積されて、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）の導通抵抗が下がるからである。しかしながら、制御電極ＧＥ１の電圧（電位）を負側に大きくすると、すなわち制御電極ＧＥ１の印加電圧を負電位にするとともにその負電位の絶対値を大きくすると、トレンチゲート型電界効果トランジスタのオン抵抗は大きくなってしまう。つまり、制御電極ＧＥ１の電圧（電位）とトレンチゲート型電界効果トランジスタのオン抵抗とは、負の相関を有している。
一方、図４１のグラフにも示されるように、制御電極ＧＥ１の電圧（電位）を負側に大きくすると、トレンチゲート型電界効果トランジスタの寄生容量は小さくなる。これは、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）は正電位なので、制御電極ＧＥ１の電圧（電位）を負側に大きくすると、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）と制御電極ＧＥ１との間の電位差が大きくなって、空乏層が拡がるため、ゲート電極ＧＥ２とドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）との間の寄生容量が小さくなるからである。また、制御電極ＧＥ１の電圧（電位）を負側に大きくすると、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）と制御電極ＧＥ１との間の電位差が大きくなって、空乏層が拡がるため、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）とドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）との間の寄生容量が小さくなるからである。しかしながら、制御電極ＧＥ１の電圧（電位）を正側に大きくすると、空乏層が狭まるため、ゲート電極ＧＥ２とドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）との間の寄生容量が大きくなり、また、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）とドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）との間の寄生容量が大きくなる。このため、制御電極ＧＥ１の電圧（電位）を正側に大きくすると、トレンチゲート型電界効果トランジスタの寄生容量は大きくなってしまう。つまり、制御電極ＧＥ１の電圧（電位）とトレンチゲート型電界効果トランジスタの寄生容量とは、正の相関を有している。
ここで、本実施の形態とは異なり、制御電極用配線Ｍ１Ｃおよび制御電極用パッドＰＤＣを設けずに、制御電極ＧＥ１をゲート用配線Ｍ１Ｇに接続する場合が考えられ、この場合を第１比較例と称することとする。この第１比較例の場合は、制御電極ＧＥ１とゲート電極ＧＥ２とが、共通のゲート用配線Ｍ１Ｇに接続されているため、ゲート用配線Ｍ１Ｇを通じて同じ電位（電圧）が制御電極ＧＥ１とゲート電極ＧＥ２とに供給されることになる。すなわち、第１比較例の場合は、制御電極ＧＥ１とゲート電極ＧＥ２とが必ず同電位となる構造になっている。
また、本実施の形態とは異なり、制御電極用配線Ｍ１Ｃおよび制御電極用パッドＰＤＣを設けずに、制御電極ＧＥ１をソース用配線Ｍ１Ｓに接続する場合が考えられ、この場合を第２比較例と称することとする。この第２比較例の場合は、制御電極ＧＥ１とｎ＋型半導体領域ＮＲ（ソース用半導体領域）とが、共通のソース用配線Ｍ１Ｓに接続されているため、ソース用配線Ｍ１Ｓを通じて同じ電位（電圧）が制御電極ＧＥ１とｎ＋型半導体領域ＮＲ（ソース用半導体領域）とに供給されることになる。すなわち、第２比較例の場合は、制御電極ＧＥ１とｎ＋型半導体領域ＮＲ（ソース用半導体領域）とが必ず同電位となる構造になっている。
第１比較例の場合は、制御電極ＧＥ１にもゲート電極ＧＥ２と同じ電位が必ず供給される。このため、ゲート電極ＧＥ２に正電位（例えば５Ｖ）を印加してトレンチゲート型電界効果トランジスタをオン状態にすると、制御電極ＧＥ１にもゲート電極ＧＥ２と同じ正電位（５Ｖ）が供給され、制御電極ＧＥ１がドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）の導通抵抗を下げるように作用するため、トレンチゲート型電界効果トランジスタのオン抵抗を低減することができる。しかしながら、寄生容量に着目すると、制御電極ＧＥ１にゲート電極ＧＥ２と同じ正電位（例えば５Ｖ）が供給されることは、トレンチゲート型電界効果トランジスタの寄生容量が増大することにつながってしまう。つまり、第１比較例の場合は、トレンチゲート型電界効果トランジスタのオン抵抗を低減することはできるが、トレンチゲート型電界効果トランジスタの寄生容量の増大を招いてしまうことになる。
一方、第２比較例の場合は、制御電極ＧＥ１にもソース用半導体領域（ｎ＋型半導体領域ＮＲ）と同じ電位が必ず供給される。このため、制御電極ＧＥ１の電位は、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）に供給すべき電位によって自動的に決まってしまう。従って、ゲート電極ＧＥ２に正電位（例えば５Ｖ）を印加してトレンチゲート型電界効果トランジスタをオン状態にしたときに、制御電極ＧＥ１の電位を正側に大きくしてオン抵抗を低減することは困難である。
それに対して、本実施の形態では、制御電極用配線Ｍ１Ｃが、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇのどちらにも導体を通じて繋がっていないため、制御電極ＧＥ１の電位は、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）の電位およびゲート電極ＧＥ２の電位とは独立に制御することができる。すなわち、本実施の形態では、ソース用配線Ｍ１Ｓを通じてソース用半導体領域（ｎ＋型半導体領域ＮＲ）に供給される電位、あるいはゲート用配線Ｍ１Ｇを通じてゲート電極ＧＥ２に供給される電位に規制（制限）されることなく、所望の電位を制御電極ＧＥ１に制御電極用配線Ｍ１Ｃを通じて供給（印加）することができる。このため、本実施の形態では、制御電極ＧＥ１の電位は、ゲート電極ＧＥ２の電位と同じにすることもできるし、ゲート電極ＧＥ２の電位とは異なる電位とすることもできるし、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）の電位と同じにすることもできるし、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）の電位とは異なる電位とすることもできる。つまり、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）に供給される電位やゲート電極ＧＥ２に供給される電位に規制（制限）されることなく、制御電極ＧＥ１には、制御電極ＧＥ１に相応しい電位を供給（印加）することができる。
このため、例えば、オン抵抗をできるだけ低減させたい状況でパワートランジスタを有する半導体装置を動作させるときには、制御電極ＧＥ１の電位を正電位にし、その正電位を比較的大きくする。これにより、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）の導通抵抗を下げることができるため、オン抵抗を低減することができ、オン抵抗に起因した損失を低減することができる。また、高周波動作時など、寄生容量をできるだけ低減させたい状況でパワートランジスタを有する半導体装置を動作させるときには、制御電極ＧＥ１の電位を小さな正電位にするか、０Ｖにするか、あるいは負電位にする。これにより、トレンチゲート型電界効果トランジスタの寄生容量を低減できるため、寄生容量に起因した損失を低減することができる。
また、本実施の形態の半導体装置が内蔵するパワートランジスタは、例えばスイッチング素子として用いることができる。パワートランジスタをスイッチング素子として用いる場合は、損失（電力損失）をできるだけ低減して高効率化を図ることが望ましいが、損失には、スイッチング損失と導通損失とがある。スイッチング損失は寄生容量に依存し、導通損失はオン抵抗に依存しており、スイッチング損失の低減には、寄生容量の低減が有効であり、導通損失の低減には、オン抵抗の低減が有効である。また、損失（電力損失）全体に占めるスイッチング損失と導通損失との各割合は、動作状況によって異なっている。例えば、軽負荷時と重負荷時とを比べると、損失（電力損失）全体に占めるスイッチング損失の割合は、重負荷時よりも軽負荷時の方が大きく、損失（電力損失）全体に占める導通損失の割合は、軽負荷時よりも重負荷時の方が大きい。
このため、導通損失の寄与が大きい使用状況と、スイッチング損失の寄与が大きい使用状況とで、制御電極ＧＥ１の電位を変え、スイッチング損失の寄与が大きい使用状況よりも導通損失の寄与が大きい使用状況の方が、制御電極ＧＥ１の電位が正側にシフトしているようにすることができる。これにより、導通損失の寄与が大きい使用状況ではオン抵抗を低くして導通損失を低減し、それによって損失全体を低減することができ、一方、スイッチング損失の寄与が大きい使用状況では寄生容量を低減し、それによって損失全体を低減することができる。これにより、導通損失の寄与が大きい使用状況と、スイッチング損失の寄与が大きい使用状況とのどちらにおいても、損失全体を低減することができ、高効率化を図ることができる。
このように、本実施の形態では、制御電極用配線Ｍ１Ｃが、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇのどちらにも導体を通じて繋がっていないため、制御電極ＧＥ１の電位は、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）およびゲート電極ＧＥ２とは独立に制御することができる。このため、トレンチゲート型電界効果トランジスタで構成されたパワートランジスタの動作状況に応じて、制御電極ＧＥ１の電位を制御することができるので、トレンチゲート型電界効果トランジスタで構成されたパワートランジスタを有する半導体装置の性能を向上させることができる。
また、本実施の形態では、半導体基板ＳＵＢにおける溝ＴＲ１に隣接する領域には、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）と、ｎ＋型半導体領域ＮＲの下に位置するチャネル形成用半導体領域（ｐ型半導体領域ＰＲ）と、チャネル形成用半導体領域（ｐ型半導体領域ＰＲ）の下に位置するドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）とが存在している。溝ＴＲ１内のゲート電極ＧＥ２の側面は、絶縁膜Ｇ２を介して、ソース用半導体領域（ｎ＋型半導体領域ＮＲ）およびチャネル形成用半導体領域（ｐ型半導体領域ＰＲ）に対向していることが好ましく、これにより、ゲート電極ＧＥ２への印加電圧により、トレンチゲート型電界効果トランジスタのオン／オフを的確に制御することができる。また、溝ＴＲ１内の制御電極ＧＥ１の側面および底面は、絶縁膜Ｇ１を介して、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）に対向していることが好ましい。これにより、制御電極ＧＥ１への印加電圧により、ドレイン用半導体領域を的確に制御することができ、トレンチゲート型電界効果トランジスタのオン抵抗と寄生容量とを的確に制御することができる。
また、本実施の形態では、ゲート電極ＧＥ２に電気的に接続されたゲート用配線Ｍ１Ｇと、制御電極ＧＥ１に電気的に接続された制御電極用配線Ｍ１Ｃとを有しているため、ゲート用配線Ｍ１Ｇをゲート電極ＧＥ２に電気的に接続し、制御電極用配線Ｍ１Ｃを制御電極ＧＥ１に電気的に接続する必要がある。そこで、溝ＴＲ１に繋がるＴＲ２を設け、この溝ＴＲ２を用いて、ゲート用配線Ｍ１Ｇを溝ＴＲ２内のゲート電極ＧＥ２に接続し、制御電極用配線Ｍ１Ｃを溝ＴＲ２内の制御電極ＧＥ１に接続している。
すなわち、本実施の形態の半導体装置は、トランジスタ形成領域ＲＧ１の周囲の半導体基板ＳＵＢに形成され、溝ＴＲ１（第１溝）に繋がっている溝ＴＲ２（第２溝）を有している。そして、本実施の形態の半導体装置は、溝ＴＲ２とゲート用配線Ｍ１Ｇとが平面視で重なる領域の絶縁膜ＩＬ（層間絶縁膜）に形成されたゲート用コンタクトホールＣＴ２と、溝ＴＲ２と制御電極用配線Ｍ１Ｃ（第１配線）とが平面視で重なる領域の絶縁膜ＩＬ（層間絶縁膜）に形成されたコンタクトホールＣＴ３（第１コンタクトホール）とを有している。溝ＴＲ２は、内部に制御電極ＧＥ１とゲート電極ＧＥ２とが埋め込まれている積層領域ＴＲ３（第１領域）と、内部に制御電極ＧＥ１が埋め込まれているがゲート電極ＧＥ２は埋め込まれていない単層領域ＴＲ４（第２領域）とを有している。積層領域ＴＲ３の溝ＴＲ２内の下部には、絶縁膜Ｇ１を介して制御電極ＧＥ１が形成され、積層領域ＴＲ３の溝ＴＲ２内の上部には、絶縁膜Ｇ２を介してゲート電極ＧＥ２が形成され、積層領域ＴＲ３の溝ＴＲ２内の制御電極ＧＥ１とゲート電極ＧＥ２との間には絶縁膜Ｇ３が形成されている。単層領域ＴＲ４の溝ＴＲ２内には、絶縁膜Ｇ１を介して制御電極ＧＥ１が形成されている。ゲート用コンタクトホールＣＴ２は、積層領域ＴＲ３の溝ＴＲ２の上方に形成され、ゲート用配線Ｍ１Ｇは、ゲート用コンタクトホールＣＴ２から露出するゲート電極ＧＥ２に電気的に接続され、コンタクトホールＣＴ３は、単層領域ＴＲ４の溝ＴＲ２の上方に形成され、制御電極用配線Ｍ１Ｃは、コンタクトホールＣＴ３から露出する制御電極ＧＥ１に電気的に接続されている。
このように、本実施の形態では、半導体基板ＳＵＢに溝ＴＲ２を設け、その溝ＴＲ２が、内部に制御電極ＧＥ１とゲート電極ＧＥ２とが埋め込まれている積層領域ＴＲ３と、内部に制御電極ＧＥ１が埋め込まれているがゲート電極ＧＥ２は埋め込まれていない単層領域ＴＲ４とを有している。これにより、ゲート用配線Ｍ１Ｇを、ゲート用コンタクトホールＣＴ２を通じて、積層領域ＴＲ３の溝ＴＲ２内のゲート電極ＧＥ２に接続することができ、また、制御電極用配線Ｍ１Ｃを、コンタクトホールＣＴ３を通じて、単層領域ＴＲ４の溝ＴＲ２内の制御電極ＧＥ１に接続することができる。従って、ゲート用配線Ｍ１Ｇをゲート電極ＧＥ２に容易かつ的確に接続し、また、制御電極用配線Ｍ１Ｃを制御電極ＧＥ１に容易かつ的確に接続することができる。
また、本実施の形態では、ソース用配線Ｍ１Ｓは、トランジスタ形成領域ＲＧ１の絶縁膜ＩＬ上に形成され、ゲート用配線Ｍ１Ｇは、トランジスタ形成領域ＲＧ１の周囲の絶縁膜ＩＬ上に形成され、制御電極用配線Ｍ１Ｃは、トランジスタ形成領域ＲＧ１の周囲の絶縁膜ＩＬ上に形成されている。また、ソース用配線Ｍ１Ｓは、絶縁膜ＩＬに形成されたソース用コンタクトホールＣＴ１を通じて、トランジスタ形成領域ＲＧ１に設けたソース用半導体領域（ｎ＋型半導体領域ＮＲ）と電気的に接続されている。これにより、トランジスタ形成領域ＲＧ１に設けたソース用半導体領域（ｎ＋型半導体領域ＮＲ）をソース用配線Ｍ１Ｓに容易かつ的確に接続することができ、また、ソース用配線Ｍ１Ｓの面積を大きくすることができる。このため、ソース抵抗を低減できるので、トレンチゲート型電界効果トランジスタのオン抵抗を低減することができる。
また、本実施の形態では、絶縁膜ＩＬ上に、ソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃを覆うように形成された絶縁膜ＰＡを有している。そして、ソース用配線Ｍ１Ｓの一部が絶縁膜ＰＡの開口部ＯＰ（ソース用開口部）から露出されることにより、ソース用パッドＰＤＳが形成されている。また、ゲート用配線Ｍ１Ｇの一部が絶縁膜ＰＡの開口部ＯＰ（ゲート用開口部）から露出されることにより、ゲート用パッドＰＤＧが形成されている。また、制御電極用配線Ｍ１Ｃの一部が絶縁膜ＰＡの開口部ＯＰ（第１開口部）から露出されることにより、制御電極用パッドＰＤＣ（第１パッド）が形成されている。これにより、ソース用パッドＰＤＳから、ソース用配線Ｍ１Ｓを介して、トランジスタ形成領域ＲＧ１に設けたソース用半導体領域（ｎ＋型半導体領域ＮＲ）に所望のソース電位を供給することができる。また、ゲート用パッドＰＤＧから、ゲート用配線Ｍ１Ｇおよび溝ＴＲ２内のゲート電極ＧＥ２を介して、溝ＴＲ１内のゲート電極ＧＥ２に所望のゲート電位を供給することができる。また、制御電極用パッドＰＤＣから、制御電極用配線Ｍ１Ｃおよび溝ＴＲ２内の制御電極ＧＥ１を介して、溝ＴＲ１内の制御電極ＧＥ１に所望の電位を供給することができる。
また、本実施の形態では、半導体基板ＳＵＢの裏面に形成された裏面電極ＢＥ（裏面ドレイン電極）を有し、裏面電極ＢＥは、ドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）と電気的に接続されている。これにより、裏面電極ＢＥから、所望のドレイン電位をドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）に供給することができる。
また、本実施の形態では、溝ＴＲ２に埋め込まれた部分のゲート電極ＧＥ２は、溝ＴＲ１に埋め込まれた部分のゲート電極ＧＥ２をゲート用配線Ｍ１Ｇに接続するための配線部（ゲート配線部）として機能し、溝ＴＲ２に埋め込まれた部分の制御電極ＧＥ１は、溝ＴＲ１に埋め込まれた部分の制御電極ＧＥ１を制御電極用配線Ｍ１Ｃに接続するための配線部として機能する。これにより、溝ＴＲ１内のゲート電極ＧＥ２を、トレンチゲート型電界効果トランジスタのゲート電極として機能させることができるとともに、溝ＴＲ２内のゲート電極ＧＥ２を介して、ゲート用配線Ｍ１Ｇに電気的に接続することができる。また、溝ＴＲ１内の制御電極ＧＥ１をトレンチゲート型電界効果トランジスタの制御電極として機能させることができるとともに、溝ＴＲ２内の制御電極ＧＥ１を介して、制御電極用配線Ｍ１Ｃに電気的に接続することができる。
＜配線のレイアウトについて＞
次に、本実施の形態の半導体装置ＣＰにおける配線Ｍ１（ソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃ）の平面レイアウトについて更に説明する。
上記図１〜図３に示されるように、半導体装置（半導体チップ）ＣＰの平面形状は四角形状であり、好ましくは長方形状（正方形状も含む）である。半導体装置ＣＰの四角形（長方形）状の平面形状を構成する４つの辺を、辺Ｈ１，Ｈ２，Ｈ３，Ｈ４と呼ぶものとする。辺Ｈ１と辺Ｈ３とは互いに対向しており、辺Ｈ２と辺Ｈ４とは互いに対向している（より特定的には辺Ｈ１と辺Ｈ３とは互いに平行で、辺Ｈ２と辺Ｈ４とは互いに平行である）。また、辺Ｈ１は、辺Ｈ２，Ｈ４と交差（より特定的には直交）しており、辺Ｈ２は、辺Ｈ１，Ｈ３と交差（より特定的には直交）しており、辺Ｈ３は、辺Ｈ２，Ｈ４と交差（より特定的には直交）しており、辺Ｈ４は、辺Ｈ１，Ｈ３と交差（より特定的には直交）している。このため、半導体装置ＣＰの主面の四辺は、辺Ｈ１，Ｈ２，Ｈ３，Ｈ４に対応することになる。
ここで、辺Ｈ１と辺Ｈ３とは、それぞれ、Ｘ方向に沿った辺であり、辺Ｈ２と辺Ｈ４とは、それぞれ、Ｙ方向に沿った辺である。このため、辺Ｈ１と辺Ｈ３とは、Ｙ方向に対向し、辺Ｈ２と辺Ｈ４とは、Ｘ方向に対向している。
上記図２に示されるように、ゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとは、それぞれ、トランジスタ形成領域ＲＧ１の外周に沿って延在している。トランジスタ形成領域ＲＧ１は、半導体装置ＣＰの主面のうち、外周領域を除く領域のほぼ全体に形成されている。このため、ゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとは、それぞれ、半導体装置ＣＰの外周に沿って延在している。半導体装置ＣＰの外周を構成する４つの辺Ｈ１，Ｈ２，Ｈ３，Ｈ４のうち、辺Ｈ１，Ｈ２，Ｈ３に沿ってゲート用配線Ｍ１Ｇが延在し、辺Ｈ１，Ｈ４，Ｈ３に沿って制御電極用配線Ｍ１Ｃが延在している。辺Ｈ２側には、ゲート用配線Ｍ１Ｇが延在しているが、制御電極用配線Ｍ１Ｃは延在しておらず、辺Ｈ４側には、制御電極用配線Ｍ１Ｃが延在しているが、ゲート用配線Ｍ１Ｇは延在していない。半導体装置ＣＰの主面において、辺Ｈ２と辺Ｈ３とで形成される角部近傍にゲート用パッドＰＤＧが配置され、辺Ｈ３と辺Ｈ４とで形成される角部近傍に制御電極用パッドＰＤＣが配置され、半導体装置ＣＰの主面の中央領域にソース用パッドＰＤＳが配置されている。ソース用パッドＰＤＳの平面積は、ゲート用パッドＰＤＧおよび制御電極用パッドＰＤＣの平面積よりも大きい。
ここで、ゲート用配線Ｍ１Ｇのうち、辺Ｈ１に沿ってＸ方向に延在する部分をゲート用配線部Ｍ１Ｇ１と称し、辺Ｈ２に沿ってＹ方向に延在する部分をゲート用配線部Ｍ１Ｇ２と称し、辺Ｈ３に沿ってＸ方向に延在する部分をゲート用配線部Ｍ１Ｇ３と称することとする。また、制御電極用配線Ｍ１Ｃのうち、辺Ｈ１に沿ってＸ方向に延在する部分を制御電極用配線部Ｍ１Ｃ１と称し、辺Ｈ４に沿ってＹ方向に延在する部分を制御電極用配線部Ｍ１Ｃ２と称し、辺Ｈ３に沿ってＸ方向に延在する部分を制御電極用配線部Ｍ１Ｃ３と称することとする。
このため、辺Ｈ１に沿って、ゲート用配線部Ｍ１Ｇ１と制御電極用配線部Ｍ１Ｃ１とが並んでＸ方向に延在し、辺Ｈ３に沿って、ゲート用配線部Ｍ１Ｇ３と制御電極用配線部Ｍ１Ｃ３とが並んでＸ方向に延在し、辺Ｈ２に沿ってゲート用配線部Ｍ１Ｇ２がＹ方向に延在し、辺Ｈ４に沿って制御電極用配線部Ｍ１Ｃ２がＹ方向に延在している。ゲート用配線部Ｍ１Ｇ１とゲート用配線部Ｍ１Ｇ２とゲート用配線部Ｍ１Ｇ３とは、一体的に形成されて連結されており、また、制御電極用配線部Ｍ１Ｃ１と制御電極用配線部Ｍ１Ｃ２と制御電極用配線部Ｍ１Ｃ３とは、一体的に形成されて連結されている。
辺Ｈ１に沿ってゲート用配線部Ｍ１Ｇ１および制御電極用配線部Ｍ１Ｃ１が延在する領域では、Ｙ方向に延在する溝ＴＲ２（ＴＲ２ａ）がＸ方向に複数並んでいる（図２および図４参照）。このため、ゲート用配線部Ｍ１Ｇ１および制御電極用配線部Ｍ１Ｃ１の下には、ゲート用配線部Ｍ１Ｇ１および制御電極用配線部Ｍ１Ｃ１と交差するようにＹ方向に延在する溝ＴＲ２（ＴＲ２ａ）が、Ｘ方向に複数並んだ状態になっている。そして、ゲート用配線部Ｍ１Ｇ１がＹ方向に延在する溝ＴＲ２（ＴＲ２ａ）と平面視で重なる領域に、ゲート用コンタクトホールＣＴ２が形成され、制御電極用配線部Ｍ１Ｃ１がＹ方向に延在する溝ＴＲ２（ＴＲ２ａ）と平面視で重なる領域に、コンタクトホールＣＴ３が形成されている（図４〜図６参照）。このため、辺Ｈ１側の領域でＹ方向に延在する各溝ＴＲ２（ＴＲ２ａ）において、ゲート用コンタクトホールＣＴ２を通じてゲート用配線部Ｍ１Ｇ１を溝ＴＲ２内のゲート電極ＧＥ２に接続し、コンタクトホールＣＴ３を通じて制御電極用配線部Ｍ１Ｃ１を溝ＴＲ２内の制御電極ＧＥ１に接続することができる。これにより、ゲート用配線部Ｍ１Ｇ１を、溝ＴＲ２内のゲート電極ＧＥ２を介して、トランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２に電気的に接続することができ、かつ、制御電極用配線部Ｍ１Ｃ１を、溝ＴＲ２内の制御電極ＧＥ１を介して、トランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１に電気的に接続することができる。
辺Ｈ３側も、辺Ｈ１側と同様である。すなわち、辺Ｈ３に沿ってゲート用配線部Ｍ１Ｇ３および制御電極用配線部Ｍ１Ｃ３が延在する領域では、Ｙ方向に延在する溝ＴＲ２（ＴＲ２ａ）がＸ方向に複数並んでいる。このため、ゲート用配線部Ｍ１Ｇ３および制御電極用配線部Ｍ１Ｃ３の下には、ゲート用配線部Ｍ１Ｇ３および制御電極用配線部Ｍ１Ｃ３と交差するようにＹ方向に延在する溝ＴＲ２（ＴＲ２ａ）が、Ｘ方向に複数並んだ状態になっている。そして、ゲート用配線部Ｍ１Ｇ３がＹ方向に延在する溝ＴＲ２（ＴＲ２ａ）と平面視で重なる領域に、ゲート用コンタクトホールＣＴ２が形成され、制御電極用配線部Ｍ１Ｃ３がＹ方向に延在する溝ＴＲ２（ＴＲ２ａ）と平面視で重なる領域に、コンタクトホールＣＴ３が形成されている。このため、辺Ｈ３側の領域でＹ方向に延在する各溝ＴＲ２（ＴＲ２ａ）において、ゲート用コンタクトホールＣＴ２を通じてゲート用配線部Ｍ１Ｇ３を溝ＴＲ２内のゲート電極ＧＥ２に接続し、コンタクトホールＣＴ３を通じて制御電極用配線部Ｍ１Ｃ３を溝ＴＲ２内の制御電極ＧＥ１に接続することができる。これにより、ゲート用配線部Ｍ１Ｇ３を、溝ＴＲ２内のゲート電極ＧＥ２を介して、トランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２に電気的に接続することができ、かつ、制御電極用配線部Ｍ１Ｃ３を、溝ＴＲ２内の制御電極ＧＥ１を介して、トランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１に電気的に接続することができる。
ソース用配線Ｍ１Ｓは、平面視において、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃで囲まれた領域のほぼ全体に形成されており、トランジスタ形成領域ＲＧ１と、ソース用配線Ｍ１Ｓが形成されている領域とは、平面視においてほぼ一致している。このため、平面視において、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃは、ソース用配線Ｍ１Ｓの周囲に形成され、従って、トランジスタ形成領域ＲＧ１の周囲に形成されている。トランジスタ形成領域ＲＧ１内では、Ｙ方向に延在する溝ＴＲ１（ＴＲ１ａ）がＸ方向に複数並んでいる。
本実施の形態では、辺Ｈ１に沿って、ゲート用配線部Ｍ１Ｇ１と制御電極用配線部Ｍ１Ｃ１とが並んでＸ方向に延在しているが、制御電極用配線部Ｍ１Ｃ１は、平面視で、ゲート用配線部Ｍ１Ｇ１と辺Ｈ１との間に配置されていることが好ましい（図２参照）。換言すれば、辺Ｈ１に沿って、ゲート用配線部Ｍ１Ｇ１と制御電極用配線部Ｍ１Ｃ１とが並んでＸ方向に延在しているが、ゲート用配線部Ｍ１Ｇ１が内側（トランジスタ形成領域ＲＧ１に近い側、すなわち辺Ｈ１から遠い側）に配置され、制御電極用配線部Ｍ１Ｃ１が外側（トランジスタ形成領域ＲＧ１から遠い側、すなわち辺Ｈ１に近い側）に配置されていることが好ましい。辺Ｈ３側についても、辺Ｈ１側と同様である。すなわち、辺Ｈ３に沿って、ゲート用配線部Ｍ１Ｇ３と制御電極用配線部Ｍ１Ｃ３とが並んでＸ方向に延在しているが、制御電極用配線部Ｍ１Ｃ３は、平面視で、ゲート用配線部Ｍ１Ｇ３と辺Ｈ３との間に配置されていることが好ましい（図２参照）。換言すれば、辺Ｈ３に沿って、ゲート用配線部Ｍ１Ｇ３と制御電極用配線部Ｍ１Ｃ３とが並んでＸ方向に延在しているが、ゲート用配線部Ｍ１Ｇ３が内側（トランジスタ形成領域ＲＧ１に近い側、すなわち辺Ｈ３から遠い側）に配置され、制御電極用配線部Ｍ１Ｃ３が外側（トランジスタ形成領域ＲＧ１から遠い側、すなわち辺Ｈ３に近い側）に配置されていることが好ましい。その理由について、図４２〜図４７を参照して説明する。
図４２〜図４７は、本実施の形態の半導体装置ＣＰの第１変形例を示す平面図または断面図である。図４２〜図４７に示される第１変形例の半導体装置ＣＰを、半導体装置ＣＰ１と称することとする。図４２〜図４７のうち、図４２は、上記図２に対応する全体平面図であり、図４３は、上記図４に対応する要部平面図であり、図４４は、上記図５に対応する要部平面図であり、図４５は、上記図６に対応する要部平面図であり、図４６は、図４４のＥ−Ｅ線の断面図にほぼ対応し、図４７は、図４４のＦ−Ｆ線の断面図にほぼ対応している。図４２に示される二点鎖線で囲まれた領域ＲＧ２を拡大したものが、図４３〜図４５に対応している。
図４２〜図４７の半導体装置ＣＰ１では、辺Ｈ１に沿って、ゲート用配線部Ｍ１Ｇ１と制御電極用配線部Ｍ１Ｃ１とが並んでＸ方向に延在しているが、制御電極用配線部Ｍ１Ｃ１が内側（トランジスタ形成領域ＲＧ１に近い側、すなわち辺Ｈ１から遠い側）に配置され、ゲート用配線部Ｍ１Ｇ１が外側（トランジスタ形成領域ＲＧ１から遠い側、すなわち辺Ｈ１に近い側）に配置されている。また、辺Ｈ３に沿って、ゲート用配線部Ｍ１Ｇ３と制御電極用配線部Ｍ１Ｃ３とが並んでＸ方向に延在しているが、制御電極用配線部Ｍ１Ｃ３が内側（トランジスタ形成領域ＲＧ１に近い側、すなわち辺Ｈ３から遠い側）に配置され、ゲート用配線部Ｍ１Ｇ３が外側（トランジスタ形成領域ＲＧ１から遠い側、すなわち辺Ｈ３に近い側）に配置されている。トランジスタ形成領域ＲＧ１内の構成と、ソース用配線Ｍ１Ｓについては、図４２〜図４７の半導体装置ＣＰ１も上記図１〜図１３の半導体装置ＣＰと同様である。
図１〜図１３の半導体装置ＣＰと同様に、図４２〜図４７の半導体装置ＣＰ１においても、辺Ｈ１に沿ってゲート用配線部Ｍ１Ｇ１および制御電極用配線部Ｍ１Ｃ１が延在する領域では、Ｙ方向に延在する溝ＴＲ２がＸ方向に複数並んでおり、また、辺Ｈ３に沿ってゲート用配線部Ｍ１Ｇ３および制御電極用配線部Ｍ１Ｃ３が延在する領域では、Ｙ方向に延在する溝ＴＲ２がＸ方向に複数並んでいる。
上記図１〜図１３の半導体装置ＣＰにおいては、上記図４からも分かるように、Ｙ方向にそれぞれ延在しかつＸ方向に並ぶ複数の溝ＴＲ２（すなわち溝ＴＲ２ａ）のそれぞれは、制御電極ＧＥ１とゲート電極ＧＥ２とが埋め込まれた積層領域ＴＲ３と、ゲート電極ＧＥ２は埋め込まれずに制御電極ＧＥ１が埋め込まれた単層領域ＴＲ４とを有していた。しかしながら、図４２〜図４７の半導体装置ＣＰ１においては、Ｙ方向にそれぞれ延在しかつＸ方向に並ぶ複数の溝ＴＲ２（すなわち溝ＴＲ２ａ）は、積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ａと、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ａとが混在している必要がある。なお、図４３において、符号ＴＲ４を付した点線で囲まれた領域内の溝ＴＲ２は、単層領域ＴＲ４となっており、それ以外の領域の溝ＴＲ２は、積層領域ＴＲ３となっている。このため、図４６の断面図に示される溝ＴＲ２は、積層領域ＴＲ３と単層領域ＴＲ４との両方を有しているが、図４７の断面図に示される溝ＴＲ２は、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成されている。
図４３に示される複数の溝ＴＲ２ａの全てが、図４６の溝ＴＲ２のように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している場合を仮定する。この場合には、単層領域ＴＲ４の溝ＴＲ２内にはゲート電極ＧＥ２が形成されていないことから、ゲート用コンタクトホールＣＴ２を通じてゲート用配線部Ｍ１Ｇ１に接続される溝ＴＲ２内のゲート電極ＧＥ２は、トランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２とは一体的に繋がらずに分離されてしまう。これは、溝ＴＲ２内のゲート電極ＧＥ２を介してトランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２にゲート用配線部Ｍ１Ｇ１を電気的に接続することを阻害してしまう。
このため、図４３に示される複数の溝ＴＲ２ａは、図４６の溝ＴＲ２のように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ａと、図４７の溝ＴＲ２のように単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ａとが混在している。これにより、図４７の溝ＴＲ２のように積層領域ＴＲ３だけで構成された溝ＴＲ２ａにおいて、ゲート用コンタクトホールＣＴ２を通じてゲート用配線Ｍ１Ｇ（Ｍ１Ｇ１）をゲート電極ＧＥ２に接続し、溝ＴＲ２内のゲート電極ＧＥ２を介して、ゲート用配線Ｍ１Ｇ（Ｍ１Ｇ１）をトランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２に電気的に接続することができる。また、図４６の溝ＴＲ２のように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ａにおいて、コンタクトホールＣＴ３を通じて制御電極用配線Ｍ１Ｃ（Ｍ１Ｃ１）を制御電極ＧＥ１に接続し、溝ＴＲ２内の制御電極ＧＥ１を介して、制御電極用配線Ｍ１Ｃ（Ｍ１Ｃ１）をトランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１に電気的に接続することができる。
しかしながら、図４２〜図４７の半導体装置ＣＰ１の場合には、図４７の溝ＴＲ２のように単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ａは、ゲート用配線Ｍ１Ｇとトランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路としては機能できるが、制御電極用配線Ｍ１Ｃと溝ＴＲ１内の制御電極ＧＥ１との間の導通経路としては機能できない。また、図４２〜図４７の半導体装置ＣＰ１の場合には、図４６の溝ＴＲ２のように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ａは、制御電極用配線Ｍ１Ｃとトランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１との間の導通経路としては機能できるが、ゲート用配線Ｍ１Ｇと溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路としては機能できない。このため、ゲート用配線Ｍ１Ｇとトランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２との間の抵抗を低減する観点や、制御電極用配線Ｍ１Ｃとトランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１との間の抵抗を低減する観点では、不利である。
それに対して、上記図１〜図１３の半導体装置ＣＰでは、辺Ｈ１に沿って、ゲート用配線部Ｍ１Ｇ１と制御電極用配線部Ｍ１Ｃ１とが並んでＸ方向に延在しているが、ゲート用配線部Ｍ１Ｇ１が内側（トランジスタ形成領域ＲＧ１に近い側）に配置され、制御電極用配線部Ｍ１Ｃ１が外側（トランジスタ形成領域ＲＧ１から遠い側）に配置されている。辺Ｈ３側についても、辺Ｈ１側と同様であり、辺Ｈ３に沿って、ゲート用配線部Ｍ１Ｇ３と制御電極用配線部Ｍ１Ｃ３とが並んでＸ方向に延在しているが、ゲート用配線部Ｍ１Ｇ３が内側（トランジスタ形成領域ＲＧ１に近い側）に配置され、制御電極用配線部Ｍ１Ｃ３が外側（トランジスタ形成領域ＲＧ１から遠い側）に配置されている。
これにより、図４に示される複数の溝ＴＲ２ａの全てが、図１０の溝ＴＲ２のように積層領域ＴＲ３と単層領域ＴＲ４との両方を有していても、ゲート用コンタクトホールＣＴ２を通じてゲート用配線Ｍ１Ｇ（Ｍ１Ｇ１）に接続される溝ＴＲ２内のゲート電極ＧＥ２は、トランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２と一体的に繋がることになる。また、図４に示される複数の溝ＴＲ２ａの全てが、図１０の溝ＴＲ２のように積層領域ＴＲ３と単層領域ＴＲ４との両方を有していても、コンタクトホールＣＴ３を通じて制御電極用配線Ｍ１Ｃ（Ｍ１Ｃ１）に接続される溝ＴＲ２内の制御電極ＧＥ１は、トランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１と一体的に繋がることになる。このため、Ｙ方向に延在する各溝ＴＲ２ａが積層領域ＴＲ３と単層領域ＴＲ４との両方を有し、各溝ＴＲ２ａにおいて、コンタクトホールＣＴ３を通じて単層領域ＴＲ４の制御電極ＧＥ１に制御電極用配線Ｍ１Ｃ（Ｍ１Ｃ１）を接続し、かつ、ゲート用コンタクトホールＣＴ２を通じて積層領域ＴＲ３のゲート電極ＧＥ２にゲート用配線Ｍ１Ｇ（Ｍ１Ｇ１）を接続することができる。つまり、各溝ＴＲ２ａを、制御電極用配線Ｍ１Ｃとトランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１との間の導通経路と、ゲート用配線Ｍ１Ｇと溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路との、両方に用いることができる。このため、ゲート用配線Ｍ１Ｇ（Ｍ１Ｇ１）とトランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２との間の抵抗を低減する観点や、制御電極用配線Ｍ１Ｃ（Ｍ１Ｃ１）とトランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１との間の抵抗を低減する観点では、図４２〜図４７の半導体装置ＣＰ１よりも、上記図１〜図１３の半導体装置ＣＰの方が有利である。辺Ｈ３側も、辺Ｈ１側と同様である。
従って、上記図１〜図１３の半導体装置ＣＰのように、辺Ｈ１に沿って、ゲート用配線部Ｍ１Ｇ１と制御電極用配線部Ｍ１Ｃ１とが並んでＸ方向に延在しているが、ゲート用配線部Ｍ１Ｇ１が内側に配置され、制御電極用配線部Ｍ１Ｃ１が外側に配置されていることが好ましい。辺Ｈ３側についても、辺Ｈ１側と同様であり、辺Ｈ３に沿って、ゲート用配線部Ｍ１Ｇ３と制御電極用配線部Ｍ１Ｃ３とが並んでＸ方向に延在しているが、ゲート用配線部Ｍ１Ｇ３が内側に配置され、制御電極用配線部Ｍ１Ｃ３が外側に配置されていることが好ましい。これにより、ゲート用配線Ｍ１Ｇとトランジスタ形成領域ＲＧ１の溝ＴＲ１内のゲート電極ＧＥ２との間の抵抗や、制御電極用配線Ｍ１Ｃとトランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１との間の抵抗を、より低減することができる。従って、半導体装置の性能をより向上させることができる。
また、この技術思想を別の表現で表すと、次のように表現することもできる。すなわち、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃは、それぞれ、トランジスタ形成領域ＲＧ１の外周に沿って延在しているが、トランジスタ形成領域ＲＧ１の外周に沿ってゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとが並んで延在している領域では、平面視で、ゲート用配線Ｍ１Ｇは、制御電極用配線Ｍ１Ｃとトランジスタ形成領域ＲＧ１との間に配置されている。換言すれば、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃは、それぞれ、トランジスタ形成領域ＲＧ１の外周に沿って延在しているが、トランジスタ形成領域ＲＧ１の外周に沿ってゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとが並んで延在している領域では、平面視で、ゲート用配線Ｍ１Ｇは、制御電極用配線Ｍ１Ｃよりも内側（トランジスタ形成領域ＲＧ１に近い側）に配置されている。
なお、図２の場合は、トランジスタ形成領域ＲＧ１の外周に沿ってゲート用配線Ｍ１Ｇと制御電極用配線Ｍ１Ｃとが並んで延在している領域は、辺Ｈ１に沿った領域と辺Ｈ３に沿った領域である。つまり、辺Ｈ１側では、トランジスタ形成領域ＲＧ１の外周に沿ってゲート用配線部Ｍ１Ｇ１と制御電極用配線部Ｍ１Ｃ１とが並んで延在しているが、ゲート用配線部Ｍ１Ｇ１を内側にし、制御電極用配線部Ｍ１Ｃ１を外側にしている。また、辺Ｈ３側では、トランジスタ形成領域ＲＧ１の外周に沿ってゲート用配線部Ｍ１Ｇ３と制御電極用配線部Ｍ１Ｃ３とが並んで延在しているが、ゲート用配線部Ｍ１Ｇ３を内側にし、制御電極用配線部Ｍ１Ｃ３を外側にしている。
次に、本実施の形態の変形例について説明する。
＜第２変形例について＞
まず、第２変形例について説明する。図４８は、本実施の形態の半導体装置ＣＰの第２変形例を示す平面図であり、上記図２に対応する全体平面図が示されている。図４８に示される第２変形例の半導体装置ＣＰを、半導体装置ＣＰ２と称することとする。
図４８の半導体装置ＣＰ２が、上記図１〜図１３の半導体装置ＣＰと相違しているのは、シールリング（ガードリング）ＳＲを設けたことである。それ以外は、図４８の半導体装置ＣＰ２も、上記図１〜図１３の半導体装置ＣＰとほぼ同様の構成を有しているので、ここでは相違点であるシールリングＳＲについて説明する。
図４８の半導体装置ＣＰ２では、配線Ｍ１は、ソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃを有するだけでなく、更にシールリングＳＲを有している。シールリングＳＲは、ソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃと、同工程で同層に形成されている。シールリングＳＲは、平面視において、半導体装置ＣＰ２の外周部に、半導体装置ＣＰ２の外周に沿って周回するように、形成されている。このため、平面視において、トランジスタ形成領域ＲＧ１、ソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃは、シールリングＳＲで囲まれた領域内に配置されている。換言すれば、平面視において、シールリングＳＲは、トランジスタ形成領域ＲＧ１、ソース用配線Ｍ１Ｓ、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃを囲むように設けられている。
シールリングＳＲを設けたことにより、半導体装置の製造時のダイシング工程（切断工程）において、ダイシングブレードによって切断面にクラックが生じた場合に、そのクラックの伸展を、シールリングＳＲによって停止させることができる。また、半導体装置の切断面（側面）からの水分の侵入をシールリングＳＲによって停止させることができる。従って、シールリングＳＲを設けることにより、半導体装置の信頼性を向上させることができる。
なお、上記図４２〜図４７の第１の変形例や、以降の変形例（第３〜第７変形例）においては、シールリングＳＲの図示を省略しているが、シールリングＳＲを設けることもできる。
＜第３変形例について＞
次に、第３変形例について説明する。図４９〜図５２は、本実施の形態の半導体装置ＣＰの第３変形例を示す平面図または断面図である。図４９〜図５２に示される第３変形例の半導体装置ＣＰを、半導体装置ＣＰ３と称することとする。図４９〜図５２のうち、図４９は、上記図１に対応する全体平面図であり、図５０は、上記図２に対応する全体平面図であり、図５１は、上記図３に対応する全体平面図である。また、図５２は、半導体装置ＣＰ３の要部断面図であるが、ゲート用配線部Ｍ１Ｇ４に沿った断面（後述の図５９と同様の断面）が示されている。
図４９〜図５２の半導体装置ＣＰ３は、上記図１〜図１３の半導体装置ＣＰに、ゲート用配線Ｍ１Ｇのゲート用配線部Ｍ１Ｇ４を追加した場合に対応している。
すなわち、図４９〜図５２の半導体装置ＣＰ３では、ゲート用配線Ｍ１Ｇは、辺Ｈ１に沿って延在するゲート用配線部Ｍ１Ｇ１と、辺Ｈ２に沿って延在するゲート用配線部Ｍ１Ｇ２と、辺Ｈ３に沿って延在するゲート用配線部Ｍ１Ｇ３とを有するだけではなく、更に、ゲート用配線部Ｍ１Ｇ４も有している。図４９〜図５２の半導体装置ＣＰ３は、ゲート用配線Ｍ１Ｇがゲート用配線部Ｍ１Ｇ４を有したことに伴い、以下の構成を備えている。
図４９〜図５２の半導体装置ＣＰ３では、トランジスタ形成領域ＲＧ１は、互いにＹ方向に離間するように複数領域に分割されており、ここでは、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとに分割され、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとはＹ方向に離間している。トランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂのうち、辺Ｈ１側にトランジスタ形成領域ＲＧ１ａが配置され、辺Ｈ３側にトランジスタ形成領域ＲＧ１ｂが配置されている。
ソース用配線Ｍ１Ｓは、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃと離間している必要があるため、図４９〜図５２の半導体装置ＣＰ３では、ソース用配線Ｍ１Ｓは、ゲート用配線部Ｍ１Ｇ４を間に挟んで、２つのソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２に分割され、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とはＹ方向に離間している。ソース用配線Ｍ１Ｓ１は、トランジスタ形成領域ＲＧ１ａ上に形成され、ソース用配線Ｍ１Ｓ２はトランジスタ形成領域ＲＧ１ｂ上に形成されており、ソース用配線Ｍ１Ｓ１は、トランジスタ形成領域ＲＧ１ａと平面視でほぼ一致し、ソース用配線Ｍ１Ｓ２は、トランジスタ形成領域ＲＧ１ｂと平面視でほぼ一致している。
図４９〜図５２の半導体装置ＣＰ３では、ゲート用配線部Ｍ１Ｇ４は、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間を（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間を）、Ｘ方向に延在している。
ゲート用配線部Ｍ１Ｇ４の一方の端部（辺Ｈ２側の端部）は、ゲート用配線部Ｍ１Ｇ２と一体的に連結されている。このため、ゲート用配線部Ｍ１Ｇ１とゲート用配線部Ｍ１Ｇ２とゲート用配線部Ｍ１Ｇ３とゲート用配線部Ｍ１Ｇ４とは、一体的に形成されて連結されている。ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とは、それぞれ、平面視においてゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃで囲まれている。
トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域には、Ｙ方向に延在する溝ＴＲ２が、Ｘ方向に複数並んでいる。ここで、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域において、Ｙ方向に延在し、かつＸ方向に所定の間隔（ピッチ）で配列する溝ＴＲ２を、符号ＴＲ２ｃを付して溝ＴＲ２ｃと称することとする。この溝ＴＲ２ｃは、溝ＴＲ２ａと基本的には同じものであるが、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間に配置されている溝ＴＲ２ａが、溝ＴＲ２ｃに対応している。トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域に形成された溝ＴＲ２ｃは、トランジスタ形成領域ＲＧ１ａに形成された溝ＴＲ１と、トランジスタ形成領域ＲＧ１ｂに形成された溝ＴＲ１とに繋がっている。
このため、図４９〜図５２の半導体装置ＣＰ３では、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４の下には、ゲート用配線部Ｍ１Ｇ４と交差するようにＹ方向に延在する溝ＴＲ２（ＴＲ２ｃ）が、Ｘ方向に複数並んだ状態になっている。
トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域では、Ｙ方向に延在する溝ＴＲ２（ＴＲ２ｃ）は、制御電極ＧＥ１とゲート電極ＧＥ２との両方が形成された積層領域ＴＲ３で構成されている。そして、ゲート用配線部Ｍ１Ｇ４がＹ方向に延在する溝ＴＲ２（ＴＲ２ｃ）と平面視で重なる領域に、ゲート用コンタクトホールＣＴ２が設けられ、そのゲート用コンタクトホールＣＴ２を通じてゲート用配線部Ｍ１Ｇ４が溝ＴＲ２（ＴＲ２ｃ）内のゲート電極ＧＥ２と接続されている。このため、ゲート用配線部Ｍ１Ｇ４は、溝ＴＲ２（ＴＲ２ｃ）内のゲート電極ＧＥ２を介して、トランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２と電気的に接続されている。
絶縁膜ＰＡにおいて、ソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２のそれぞれに対して開口部ＯＰが設けられている。そして、ソース用配線Ｍ１Ｓ１に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ１によって、ソース用のパッドＰＤＳ１が形成され、ソース用配線Ｍ１Ｓ２に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ２によって、ソース用のパッドＰＤＳ２が形成されている。このため、図４９〜図５２の半導体装置ＣＰ３では、ソース用パッドＰＤＳとして、ソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２とが形成されている。ゲート用配線Ｍ１Ｇのゲート用配線部Ｍ１Ｇ４は、平面視で、ソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２との間にＸ方向に延在している。
半導体装置ＣＰ３単体で見ると、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とは分離されている。しかしながら、半導体装置ＣＰ３をパッケージ化した半導体パッケージでは、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とには、共通の電位（電圧）が印加されるようになっている。すなわち、半導体装置ＣＰ３をパッケージ化した半導体パッケージでは、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とは、導体（導電性の接続部材）を介して電気的に接続されるようになっている。例えば、後述の半導体装置ＰＫＧの場合は、後述の金属板ＭＰ１または金属板ＭＰ２のどちらかが、ソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２との両方に接続されるため、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とは、接続されたその金属板（ＭＰ１，ＭＰ２）を介して電気的に接続される。また、後述の半導体装置ＰＫＧ１の場合は、後述の金属板ＭＰ３が、ソース用のパッドＰＤＳ１とソース用のパッドＰＤＳ２との両方に接続されるため、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とは、接続されたその金属板ＭＰ３を介して電気的に接続される。この点は、以降の変形例（第４〜第７変形例）の場合も同様である。
図４９〜図５２の半導体装置ＣＰ３の他の構成は、上記図１〜図１３の半導体装置ＣＰと基本的には同じであるので、ここではその説明は省略する。
図４９〜図５２の半導体装置ＣＰ３の場合は、上記図１〜図１３の半導体装置ＣＰで得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、図４９〜図５２の半導体装置ＣＰ３では、ゲート用配線Ｍ１Ｇがゲート用配線部Ｍ１Ｇ４を更に有することにより、ゲート抵抗を低減することができる。このため、ゲート抵抗をできるだけ低減するという観点では、より有利である。従って、半導体装置の性能をより向上させることができる。
＜第４変形例について＞
次に、第４変形例について説明する。図５３〜図６２は、本実施の形態の半導体装置ＣＰの第４変形例を示す平面図または断面図である。図５３〜図６２に示される第４変形例の半導体装置ＣＰを、半導体装置ＣＰ４と称することとする。図５３〜図６２のうち、図５３は、上記図１に対応する全体平面図であり、図５４は、上記図２に対応する全体平面図であり、図５５は、上記図３に対応する全体平面図であり、図５６は、上記図４に対応する要部平面図であり、図５７は、上記図５に対応する要部平面図であり、図５８は、上記図６に対応する要部平面図である。但し、図５３および図５４に示される二点鎖線で囲まれた領域ＲＧ３を拡大したものが、図５６〜図５８に対応している。また、図５９は、図５６および図５７のＧ−Ｇ線の断面図にほぼ対応し、図６０は、図５６および図５７のＨ−Ｈ線の断面図にほぼ対応し、図６１は、図５６および図５７のＪ−Ｊ線の断面図にほぼ対応し、図６２は、図５６および図５７のＫ−Ｋ線の断面図にほぼ対応している。
図５３〜図６２の半導体装置ＣＰ４は、上記図４９〜図５２の半導体装置ＣＰ３に、制御電極用配線Ｍ１Ｃの制御電極用配線部Ｍ１Ｃ４を追加した場合に対応している。
すなわち、図５３〜図６２の半導体装置ＣＰ４では、制御電極用配線Ｍ１Ｃは、辺Ｈ１に沿って延在する制御電極用配線部Ｍ１Ｃ１と、辺Ｈ４に沿って延在する制御電極用配線部Ｍ１Ｃ２と、辺Ｈ３に沿って延在する制御電極用配線部Ｍ１Ｃ３とを有するだけではなく、更に、制御電極用配線部Ｍ１Ｃ４も有している。ゲート用配線Ｍ１Ｇが、ゲート用配線部Ｍ１Ｇ１，Ｍ１Ｇ２，Ｍ１Ｇ３だけではなく、ゲート用配線部Ｍ１Ｇ４も有している点は、図５３〜図６２の半導体装置ＣＰ４も、上記図４９〜図５２の半導体装置ＣＰ３と同様である。
図５３〜図６２の半導体装置ＣＰ４は、ゲート用配線Ｍ１Ｇがゲート用配線部Ｍ１Ｇ４を有し、かつ制御電極用配線Ｍ１Ｃが制御電極用配線部Ｍ１Ｃ４を有していることに伴い、以下の構成を備えている。
図５３〜図６２の半導体装置ＣＰ４では、トランジスタ形成領域ＲＧ１は、互いにＹ方向に離間するように複数領域に分割されており、ここでは、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとに分割され、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとはＹ方向に離間しているが、この点は上記半導体装置ＣＰ３と同様である。
ソース用配線Ｍ１Ｓは、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃと離間している必要があるため、図５３〜図６２の半導体装置ＣＰ４では、ソース用配線Ｍ１Ｓは、ゲート用配線部Ｍ１Ｇ４および制御電極用配線部Ｍ１Ｃ４を間に挟んで、２つのソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２に分割され、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とはＹ方向に離間している。ソース用配線Ｍ１Ｓ１は、トランジスタ形成領域ＲＧ１ａ上に形成され、ソース用配線Ｍ１Ｓ２はトランジスタ形成領域ＲＧ１ｂ上に形成されており、ソース用配線Ｍ１Ｓ１は、トランジスタ形成領域ＲＧ１ａと平面視でほぼ一致し、ソース用配線Ｍ１Ｓ２は、トランジスタ形成領域ＲＧ１ｂと平面視でほぼ一致しているが、この点は上記半導体装置ＣＰ３と同様である。
図５３〜図６２の半導体装置ＣＰ４では、ゲート用配線部Ｍ１Ｇ４と制御電極用配線部Ｍ１Ｃ４とは、それぞれ、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間を（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間を）、Ｘ方向に延在している。すなわち、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間において（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間において）、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４とＸ方向に延在する制御電極用配線部Ｍ１Ｃ４とが、Ｙ方向に隣り合っている。つまり、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域を（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間の領域を）、ゲート用配線部Ｍ１Ｇ４と制御電極用配線部Ｍ１Ｃ４とが並んでＸ方向に延在している。
ゲート用配線部Ｍ１Ｇ４の一方の端部（辺Ｈ２側の端部）は、ゲート用配線部Ｍ１Ｇ２と一体的に連結され、制御電極用配線部Ｍ１Ｃ４の一方の端部（辺Ｈ４側の端部）は、制御電極用配線部Ｍ１Ｃ２と一体的に連結されている。このため、ゲート用配線部Ｍ１Ｇ１とゲート用配線部Ｍ１Ｇ２とゲート用配線部Ｍ１Ｇ３とゲート用配線部Ｍ１Ｇ４とは、一体的に形成されて連結されている。また、制御電極用配線部Ｍ１Ｃ１と制御電極用配線部Ｍ１Ｃ２と制御電極用配線部Ｍ１Ｃ３と制御電極用配線部Ｍ１Ｃ４とは、一体的に形成されて連結されている。ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とは、それぞれ、平面視においてゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃで囲まれている。
なお、図５４には、ソース用配線Ｍ１Ｓ１に近い側にゲート用配線部Ｍ１Ｇ４が配置され、ソース用配線Ｍ１Ｓ２に近い側に制御電極用配線部Ｍ１Ｃ４が配置されている場合が示されているが、他の形態として、ソース用配線Ｍ１Ｓ１に近い側に制御電極用配線部Ｍ１Ｃ４を配置し、ソース用配線Ｍ１Ｓ２に近い側にゲート用配線部Ｍ１Ｇ４を配置することもできる。
絶縁膜ＰＡにおいて、ソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２のそれぞれに対して開口部ＯＰが設けられ、ソース用配線Ｍ１Ｓ１に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ１によって、ソース用のパッドＰＤＳ１が形成され、ソース用配線Ｍ１Ｓ２に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ２によって、ソース用のパッドＰＤＳ２が形成されている。この点は、上記半導体装置ＣＰ３と同様である。
トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域には、Ｙ方向に延在する溝ＴＲ２（ＴＲ２ｃ）が、Ｘ方向に複数並んでおり、この点は上記半導体装置ＣＰ３と同様である。溝ＴＲ２ｃは、トランジスタ形成領域ＲＧ１ａに形成された溝ＴＲ１と、トランジスタ形成領域ＲＧ１ｂに形成された溝ＴＲ１とに繋がっている。
このため、図５３〜図６２の半導体装置ＣＰ４では、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４および制御電極用配線部Ｍ１Ｃ４の下には、ゲート用配線部Ｍ１Ｇ４および制御電極用配線部Ｍ１Ｃ４と交差するようにＹ方向に延在する溝ＴＲ２（ＴＲ２ｃ）が、Ｘ方向に複数並んだ状態になっている。
図５３〜図６２の半導体装置ＣＰ４では、Ｙ方向にそれぞれ延在しかつＸ方向に並ぶ複数の溝ＴＲ２ｃは、積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃと、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ｃとが混在している。なお、図５６において、符号ＴＲ４を付した点線で囲まれた領域内の溝ＴＲ２（ＴＲ２ｃ）は、単層領域ＴＲ４となっており、それ以外の領域の溝ＴＲ２（ＴＲ２ｃ）は、積層領域ＴＲ３となっている。このため、図６１の断面図に示される溝ＴＲ２（ＴＲ２ｃ）は、積層領域ＴＲ３と単層領域ＴＲ４との両方を有しているが、図６２の断面図に示される溝ＴＲ２（ＴＲ２ｃ）は、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成されている。なお、図５６の場合は、積層領域ＴＲ３と単層領域ＴＲ４との両方を有する溝ＴＲ２ｃ（図６１の溝ＴＲ２ｃ）と、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成される溝ＴＲ２ｃ（図６２の溝ＴＲ２ｃ）とが、規則的に並び、ここでは４本ずつ交互に並ぶ場合が示されているが、４本ずつには限定されず、種々変更可能である。
このように、Ｙ方向にそれぞれ延在しかつＸ方向に並ぶ複数の溝ＴＲ２ｃは、図６１の溝ＴＲ２ｃのように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃと、図６２の溝ＴＲ２ｃのように単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ｃとが混在している。そして、Ｘ方向に並ぶ複数の溝ＴＲ２ｃのうち、図６１の溝ＴＲ２ｃのように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃのそれぞれに対して、その溝ＴＲ２ｃが制御電極用配線部Ｍ１Ｃ４と平面視で重なる領域に、コンタクトホールＣＴ３を形成している。コンタクトホールＣＴ３は、単層領域ＴＲ４の溝ＴＲ２ｃ上に形成されている。これにより、図６１の溝ＴＲ２ｃのように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃにおいて、コンタクトホールＣＴ３を通じて制御電極用配線部Ｍ１Ｃ４を制御電極ＧＥ１に接続し、溝ＴＲ２ｃ内の制御電極ＧＥ１を介して、制御電極用配線部Ｍ１Ｃ４をトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１に電気的に接続することができる。また、Ｘ方向に並ぶ複数の溝ＴＲ２ｃのそれぞれに対して、その溝ＴＲ２ｃがゲート用配線部Ｍ１Ｇ４と平面視で重なる領域に、ゲート用コンタクトホールＣＴ２を形成している。ゲート用コンタクトホールＣＴ２は、積層領域ＴＲ３の溝ＴＲ２ｃ上に形成されている。これにより、ゲート用コンタクトホールＣＴ２を通じてゲート用配線部Ｍ１Ｇ４を溝ＴＲ２ｃ内のゲート電極ＧＥ２に接続し、溝ＴＲ２ｃ内のゲート電極ＧＥ２を介して、ゲート用配線部Ｍ１Ｇ４をトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２に電気的に接続することができる。
また、溝ＴＲ２ｃ内のゲート電極ＧＥ２は、トランジスタ形成領域ＲＧ１ａの溝ＴＲ１内のゲート電極ＧＥ２と、トランジスタ形成領域ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２との両方に繋がっている。このため、図６２の溝ＴＲ２ｃのように単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ｃにおいて、その溝ＴＲ２ｃ内のゲート電極ＧＥ２にゲート用配線部Ｍ１Ｇ４をゲート用コンタクトホールＣＴ２を通じて接続している。これにより、ゲート用配線部Ｍ１Ｇ４を、図６２の溝ＴＲ２ｃのように積層領域ＴＲ３だけで構成された溝ＴＲ２ｃ内のゲート電極ＧＥ２を介して、トランジスタ形成領域ＲＧ１ａの溝ＴＲ１内のゲート電極ＧＥ２と、トランジスタ形成領域ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２との両方に電気的に接続することができる。
図５３〜図６２の半導体装置ＣＰ４の他の構成は、上記図４９〜図５２の半導体装置ＣＰ３と基本的には同じであるので、ここではその説明は省略する。
図５３〜図６２の半導体装置ＣＰ４の場合は、上記図１〜図１３の半導体装置ＣＰで得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、図５３〜図６２の半導体装置ＣＰ４では、ゲート用配線Ｍ１Ｇがゲート用配線部Ｍ１Ｇ４を更に有することにより、ゲート抵抗を低減することができる。このため、ゲート抵抗をできるだけ低減するという観点では、より有利である。また、制御電極用配線Ｍ１Ｃが制御電極用配線部Ｍ１Ｃ４を更に有することにより、制御電極用パッドＰＤＣからトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１に至る経路の抵抗を低減することができる。このため、半導体装置の性能向上を図ることができる。
また、パワートランジスタを有する半導体装置の性能向上のためには、ゲート抵抗は、できるだけ小さくすることが望ましい。一方、制御電極ＧＥ１への入力抵抗は、最適な抵抗値に調整することが望ましい場合もある。ここで、制御電極ＧＥ１への入力抵抗とは、制御電極ＧＥ１の電位を制御する制御回路（例えば後述の制御回路ＤＲ３）からトランジスタ形成領域ＲＧ１の溝ＴＲ１内の制御電極ＧＥ１に至る経路の抵抗に対応している。
例えば、上記図１３に示される単位トランジスタセルＱ１において、制御電極ＧＥ１とドレイン用半導体領域（ｎ−型エピタキシャル層ＥＰ１）との間に絶縁膜Ｇ１を容量絶縁膜とする寄生容量（容量素子）が形成されるため、この寄生容量と制御電極ＧＥ１への入力抵抗とにより、スナバ回路が形成される。上記図１３に示される単位トランジスタセルＱ１を複数並列に接続することでパワートランジスタが形成されるが、そのパワートランジスタをスイッチング素子として用いる場合などには、前記スナバ回路を最適化することで、スイッチング特性を向上することができる。
本実施の形態では、制御電極用配線Ｍ１Ｃにおける制御電極用配線部Ｍ１Ｃ４の有無により、制御電極ＧＥ１への入力抵抗を調整することができるため、前記スナバ回路を最適化することが可能である。これにより、半導体装置の性能向上を図ることができる。
＜第５変形例について＞
次に、第５変形例について説明する。図６３〜図７２は、本実施の形態の半導体装置ＣＰの第５変形例を示す平面図または断面図である。図６３〜図７２に示される第５変形例の半導体装置ＣＰを、半導体装置ＣＰ５と称することとする。図６３〜図７２のうち、図６３は、上記図１に対応する全体平面図であり、図６４は、上記図２に対応する全体平面図であり、図６５は、上記図３に対応する全体平面図であり、図６６は、上記図４に対応する要部平面図であり、図６７は、上記図５に対応する要部平面図であり、図６８は、上記図６に対応する要部平面図である。但し、図６３および図６４に示される二点鎖線で囲まれた領域ＲＧ３を拡大したものが、図６６〜図６８に対応している。また、図６９は、図６６および図６７のＬ−Ｌ線の断面図にほぼ対応し、図７０は、図６６および図６７のＭ−Ｍ線の断面図にほぼ対応し、図７１は、図６６および図６７のＮ−Ｎ線の断面図にほぼ対応し、図７２は、図６６および図６７のＰ−Ｐ線の断面図にほぼ対応している。
図６３〜図７１の半導体装置ＣＰ５は、上記図５３〜図６２の半導体装置ＣＰ４に、ゲート用配線Ｍ１Ｇのゲート用配線部Ｍ１Ｇ４を追加した場合に対応している。
すなわち、図６３〜図７２の半導体装置ＣＰ５では、ゲート用配線Ｍ１Ｇは、辺Ｈ１に沿って延在するゲート用配線部Ｍ１Ｇ１と、辺Ｈ２に沿って延在するゲート用配線部Ｍ１Ｇ２と、辺Ｈ３に沿って延在するゲート用配線部Ｍ１Ｇ３とを有するだけではなく、更に、ゲート用配線部Ｍ１Ｇ４とゲート用配線部Ｍ１Ｇ５とも有している。制御電極用配線Ｍ１Ｃが、制御電極用配線部Ｍ１Ｃ１，Ｍ１Ｃ２，Ｍ１Ｃ３だけではなく、制御電極用配線部Ｍ１Ｃ４も有している点は、図６３〜図７２の半導体装置ＣＰ５も、上記図５３〜図６２の半導体装置ＣＰ４と同様である。
図６３〜図７２の半導体装置ＣＰ５は、ゲート用配線Ｍ１Ｇがゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５を有し、かつ制御電極用配線Ｍ１Ｃが制御電極用配線部Ｍ１Ｃ４を有していることに伴い、以下の構成を備えている。
図６３〜図７２の半導体装置ＣＰ５では、トランジスタ形成領域ＲＧ１は、互いにＹ方向に離間するように複数領域に分割されており、ここでは、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとに分割され、トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとはＹ方向に離間しているが、この点は上記半導体装置ＣＰ４と同様である。
ソース用配線Ｍ１Ｓは、ゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃと離間している必要があるため、図６３〜図７２の半導体装置ＣＰ５では、ソース用配線Ｍ１Ｓは、ゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５および制御電極用配線部Ｍ１Ｃ４を間に挟んで、２つのソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２に分割され、ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とはＹ方向に離間している。ソース用配線Ｍ１Ｓ１は、トランジスタ形成領域ＲＧ１ａ上に形成され、ソース用配線Ｍ１Ｓ２はトランジスタ形成領域ＲＧ１ｂ上に形成されており、ソース用配線Ｍ１Ｓ１は、トランジスタ形成領域ＲＧ１ａと平面視でほぼ一致し、ソース用配線Ｍ１Ｓ２は、トランジスタ形成領域ＲＧ１ｂと平面視でほぼ一致しているが、この点は上記半導体装置ＣＰ４と同様である。
図６３〜図７２の半導体装置ＣＰ５では、ゲート用配線部Ｍ１Ｇ４と制御電極用配線部Ｍ１Ｃ４とゲート用配線部Ｍ１Ｇ５とは、それぞれ、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間を（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間を）、Ｘ方向に延在している。平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間において（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間において）、Ｘ方向に延在する制御電極用配線部Ｍ１Ｃ４は、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４とＸ方向に延在するゲート用配線部Ｍ１Ｇ５とでＹ方向に挟まれている。すなわち、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域を（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間の領域を）、制御電極用配線部Ｍ１Ｃ４とその制御電極用配線部Ｍ１Ｃ４を間に挟むゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５とが、Ｘ方向に延在している。つまり、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間において（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間において）、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４とＸ方向に延在するゲート用配線部Ｍ１Ｇ５とがＹ方向に離間して配置されている。そして、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４とＸ方向に延在するゲート用配線部Ｍ１Ｇ５との間に、Ｘ方向に延在する制御電極用配線部Ｍ１Ｃ４が配置されている。
ゲート用配線部Ｍ１Ｇ４の一方の端部（辺Ｈ２側の端部）は、ゲート用配線部Ｍ１Ｇ２と一体的に連結され、ゲート用配線部Ｍ１Ｇ５の一方の端部（辺Ｈ２側の端部）は、ゲート用配線部Ｍ１Ｇ２と一体的に連結されている。このため、ゲート用配線部Ｍ１Ｇ１とゲート用配線部Ｍ１Ｇ２とゲート用配線部Ｍ１Ｇ３とゲート用配線部Ｍ１Ｇ４とゲート用配線部Ｍ１Ｇ５とは、一体的に形成されて連結されている。また、制御電極用配線部Ｍ１Ｃ４の一方の端部（辺Ｈ４側の端部）は、制御電極用配線部Ｍ１Ｃ２と一体的に連結されている。このため、制御電極用配線部Ｍ１Ｃ１と制御電極用配線部Ｍ１Ｃ２と制御電極用配線部Ｍ１Ｃ３と制御電極用配線部Ｍ１Ｃ４とは一体的に形成されて連結されている。ソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２とは、それぞれ、平面視においてゲート用配線Ｍ１Ｇおよび制御電極用配線Ｍ１Ｃで囲まれている。
絶縁膜ＰＡにおいて、ソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２のそれぞれに対して開口部ＯＰが設けられ、ソース用配線Ｍ１Ｓ１に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ１によって、ソース用のパッドＰＤＳ１が形成され、ソース用配線Ｍ１Ｓ２に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ２によって、ソース用のパッドＰＤＳ２が形成されている。この点は、上記半導体装置ＣＰ３と同様である。
トランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間の領域には、Ｙ方向に延在する溝ＴＲ２（ＴＲ２ｃ）が、Ｘ方向に複数並んでおり、この点は上記半導体装置ＣＰ４と同様である。溝ＴＲ２ｃは、トランジスタ形成領域ＲＧ１ａに形成された溝ＴＲ１と、トランジスタ形成領域ＲＧ１ｂに形成された溝ＴＲ１とに繋がっている。
このため、図６３〜図７２の半導体装置ＣＰ５では、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５および制御電極用配線部Ｍ１Ｃ４の下には、ゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５および制御電極用配線部Ｍ１Ｃ４と交差するようにＹ方向に延在する溝ＴＲ２（ＴＲ２ｃ）が、Ｘ方向に複数並んだ状態になっている。
図６３〜図７２の半導体装置ＣＰ５では、Ｙ方向にそれぞれ延在しかつＸ方向に並ぶ複数の溝ＴＲ２ｃのそれぞれは、積層領域ＴＲ３と単層領域ＴＲ４との両方を有している。なお、図６６において、符号ＴＲ４を付した点線で囲まれた領域内の溝ＴＲ２（ＴＲ２ｃ）は、単層領域ＴＲ４となっており、それ以外の領域の溝ＴＲ２（ＴＲ２ｃ）は、積層領域ＴＲ３となっている。
図６３〜図７２の半導体装置ＣＰ５では、Ｘ方向に並ぶ複数の溝ＴＲ２ｃのそれぞれにおいて、制御電極用配線部Ｍ１Ｃ４の直下の領域（すなわち平面視で制御電極用配線部Ｍ１Ｃ４と重なる領域）は単層領域ＴＲ４となっており、ゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５の直下の領域（すなわち平面視でゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５と重なる領域）は積層領域ＴＲ３となっている。そして、制御電極用配線部Ｍ１Ｃ４がＹ方向に延在する溝ＴＲ２（ＴＲ２ｃ）と平面視で重なる領域に、コンタクトホールＣＴ３が形成され、ゲート用配線部Ｍ１Ｇ４がＹ方向に延在する溝ＴＲ２（ＴＲ２ｃ）と平面視で重なる領域と、ゲート用配線部Ｍ１Ｇ５がＹ方向に延在する溝ＴＲ２（ＴＲ２ｃ）と平面視で重なる領域とに、ゲート用コンタクトホールＣＴ２が形成されている。つまり、Ｘ方向に並ぶ複数の溝ＴＲ２ｃのそれぞれに対して、その溝ＴＲ２ｃが制御電極用配線部Ｍ１Ｃ４と平面視で重なる領域に、コンタクトホールＣＴ３を設け、その溝ＴＲ２ｃがゲート用配線部Ｍ１Ｇ４に平面視で重なる領域とゲート用配線部Ｍ１Ｇ５に平面視で重なる領域とに、ゲート用コンタクトホールＣＴ２を設けている。
これにより、Ｘ方向に並ぶ複数の溝ＴＲ２ｃのそれぞれにおいて、コンタクトホールＣＴ３を通じて制御電極用配線部Ｍ１Ｃ４を制御電極ＧＥ１に接続し、溝ＴＲ２ｃ内の制御電極ＧＥ１を介して、制御電極用配線部Ｍ１Ｃ４をトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１に電気的に接続することができる。また、Ｘ方向に並ぶ複数の溝ＴＲ２ｃのそれぞれにおいて、ゲート用コンタクトホールＣＴ２を通じてゲート用配線部Ｍ１Ｇ４を溝ＴＲ２ｃ内のゲート電極ＧＥ２に接続し、溝ＴＲ２ｃ内のゲート電極ＧＥ２を介して、ゲート用配線部Ｍ１Ｇ４をトランジスタ形成領域ＲＧ１ａの溝ＴＲ１内のゲート電極ＧＥ２に電気的に接続することができる。また、Ｘ方向に並ぶ複数の溝ＴＲ２ｃのそれぞれにおいて、ゲート用コンタクトホールＣＴ２を通じてゲート用配線部Ｍ１Ｇ５を溝ＴＲ２ｃ内のゲート電極ＧＥ２に接続し、溝ＴＲ２ｃ内のゲート電極ＧＥ２を介して、ゲート用配線部Ｍ１Ｇ５をトランジスタ形成領域ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２に電気的に接続することができる。
図６３〜図７２の半導体装置ＣＰ５の他の構成は、上記図５３〜図６２の半導体装置ＣＰ４や上記図４９〜図５２の半導体装置ＣＰ３と基本的には同じであるので、ここではその説明は省略する。
図６３〜図７２の半導体装置ＣＰ５の場合は、上記図１〜図１３の半導体装置ＣＰで得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、図６３〜図７２の半導体装置ＣＰ５では、ゲート用配線Ｍ１Ｇがゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５を更に有することにより、ゲート抵抗を低減することができる。このため、ゲート抵抗をできるだけ低減するという観点では、より有利である。また、制御電極用配線Ｍ１Ｃが制御電極用配線部Ｍ１Ｃ４を更に有することにより、制御電極用パッドＰＤＣからトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１に至る経路の抵抗を低減することができる。このため、半導体装置の性能向上を図ることができる。
また、上記図５３〜図６２の半導体装置ＣＰ４の場合は、溝ＴＲ２ｃの導通経路としての機能は、次のようになっている。すなわち、上記図６２の溝ＴＲ２ｃのように積層領域ＴＲ３だけで構成された溝ＴＲ２ｃは、ゲート用配線部Ｍ１Ｇ４とトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路としては機能できるが、制御電極用配線部Ｍ１Ｃ４とトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１との間の導通経路としては機能できない。また、上記図６１の溝ＴＲ２ｃのように積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃは、制御電極用配線部Ｍ１Ｃとトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１との間の導通経路として機能でき、かつ、ゲート用配線部Ｍ１Ｇ４とトランジスタ形成領域ＲＧ１ａの溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路としては機能できる。しかしながら、上記図６１の溝ＴＲ２ｃは、ゲート用配線部Ｍ１Ｇ４とトランジスタ形成領域ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路としては機能できない。
それに対して、図６３〜図７２の半導体装置ＣＰ５の場合は、溝ＴＲ２ｃの導通経路としての機能は、次のようになっている。すなわち、各溝ＴＲ２ｃは、制御電極用配線部Ｍ１Ｃ４とトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１との間の導通経路、ゲート用配線部Ｍ１Ｇ４とトランジスタ形成領域ＲＧ１ａの溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路、及びゲート用配線部Ｍ１Ｇ５とトランジスタ形成領域ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２との間の導通経路として、機能できる。
このため、ゲート用配線Ｍ１Ｇとトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２との間の抵抗をより低減する観点や、制御電極用配線Ｍ１Ｃとトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂの溝ＴＲ１内の制御電極ＧＥ１との間の抵抗をより低減する観点では、図５３〜図６２の半導体装置ＣＰ４よりも、図６３〜図７２の半導体装置ＣＰ５の方が有利である。
一方、図５３〜図６２の半導体装置ＣＰ４は、ゲート用配線部Ｍ１Ｇ５が無い分、半導体装置の小型化（小面積化）を図ることができる。また、トランジスタ形成領域（ＲＧ１）の有効面積を大きくすることができるため、パワートランジスタのオン抵抗をより低減することができる。
また、第３〜第５変形例では、トランジスタ形成領域ＲＧ１をＹ方向に離間する２つのトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂに分割する場合（従って、ソース用配線Ｍ１ＳをＹ方向に離間する２つのソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２に分割する場合）について説明した。他の形態として、第３〜第５変形例において、トランジスタ形成領域ＲＧ１を（従ってソース用配線Ｍ１Ｓを）、互いにＹ方向に離間する３つ以上の領域に分割することもできる。その場合、分割されたトランジスタ形成領域の数と、分割されたソース用配線の数とは同じであり、分割された個々のトランジスタ形成領域上に、そのトランジスタ形成領域とほぼ同じ平面寸法のソース用配線が配置されることになる。その場合、第３変形例では、分割されたトランジスタ形成領域の間を（従って分割されたソース用配線の間を）、ゲート用配線部Ｍ１Ｇ４に相当するものがＸ方向に延在することになる。また、第４変形例では、分割されたトランジスタ形成領域の間を（従って分割されたソース用配線の間を）、ゲート用配線部Ｍ１Ｇ４および制御電極用配線部Ｍ１Ｃ４に相当するものがＸ方向に延在することになる。また、第５変形例では、分割されたトランジスタ形成領域の間を（従って分割されたソース用配線の間を）、ゲート用配線部Ｍ１Ｇ４，Ｍ１Ｇ５および制御電極用配線部Ｍ１Ｃ４に相当するものがＸ方向に延在することになる。
＜第６変形例について＞
次に、第６変形例について説明する。図７３〜図８０は、本実施の形態の半導体装置ＣＰの第６変形例を示す平面図または断面図である。図７３〜図８０に示される第６変形例の半導体装置ＣＰを、半導体装置ＣＰ６と称することとする。図７３〜図８０のうち、図７３は、上記図１に対応する全体平面図であり、図７４は、上記図２に対応する全体平面図であり、図７５および図７７は、上記図４に対応する要部平面図であり、図７６および図７８は、上記図６に対応する要部平面図である。但し、図７３および図７４に示される二点鎖線で囲まれた領域ＲＧ４を拡大したものが、図７５および図７６に対応し、図７３および図７４に示される二点鎖線で囲まれた領域ＲＧ５を拡大したものが、図７７および図７８に対応している。また、図７９は、図７５のＱ−Ｑ線の断面図にほぼ対応し、図８０は、図７７のＲ−Ｒ線の断面図にほぼ対応している。
図７３〜図８０の半導体装置ＣＰ６では、トランジスタ形成領域ＲＧ１は、互いにＹ方向に離間するように複数領域に分割されており、ここでは、４つのトランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂ，ＲＧ１ｃ，ＲＧ１ｄに分割されている。辺Ｈ１側から辺Ｈ３側に向かってＹ方向に、トランジスタ形成領域ＲＧ１ａ，ＲＧ１ｂ，ＲＧ１ｃ，ＲＧ１ｄが順に並んでいる。これに対応して、ソース用配線Ｍ１Ｓは、互いにＹ方向に離間するように４つのソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２，Ｍ１Ｓ３，Ｍ１Ｓ４に分割されている。ソース用配線Ｍ１Ｓ１はトランジスタ形成領域ＲＧ１ａと平面視でほぼ一致し、ソース用配線Ｍ１Ｓ２はトランジスタ形成領域ＲＧ１ｂと平面視でほぼ一致し、ソース用配線Ｍ１Ｓ３はトランジスタ形成領域ＲＧ１ｃと平面視でほぼ一致し、ソース用配線Ｍ１Ｓ４はトランジスタ形成領域ＲＧ１ｄと平面視でほぼ一致している。
ゲート用配線Ｍ１Ｇは、辺Ｈ１に沿ってＸ方向に延在するゲート用配線部Ｍ１Ｇ１と、辺Ｈ２に沿ってＹ方向に延在するゲート用配線部Ｍ１Ｇ２と、辺Ｈ３に沿って延在するＸ方向にゲート用配線部Ｍ１Ｇ３と、ゲート用配線部Ｍ１Ｇ４とを一体的に有している。ゲート用配線部Ｍ１Ｇ４は、平面視でトランジスタ形成領域ＲＧ１ｂとトランジスタ形成領域ＲＧ１ｃとの間を（従ってソース用配線Ｍ１Ｓ２とソース用配線Ｍ１Ｓ３との間を）、Ｘ方向に延在している。ゲート用配線部Ｍ１Ｇ４の一方の端部（Ｈ２側の端部）は、ゲート用配線部Ｍ１Ｇ２に一体的に連結されている。
制御電極用配線Ｍ１Ｃは、制御電極用配線部Ｍ１Ｃ６と、制御電極用配線部Ｍ１Ｃ７と、辺Ｈ４に沿ってＹ方向に延在する制御電極用配線部Ｍ１Ｃ５とを、一体的に有している。制御電極用配線部Ｍ１Ｃ６は、平面視でトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間を（従ってソース用配線Ｍ１Ｓ１とソース用配線Ｍ１Ｓ２との間を）、Ｘ方向に延在している。制御電極用配線部Ｍ１Ｃ７は、平面視でトランジスタ形成領域ＲＧ１ｃとトランジスタ形成領域ＲＧ１ｄとの間を（従ってソース用配線Ｍ１Ｓ３とソース用配線Ｍ１Ｓ４との間を）、Ｘ方向に延在している。制御電極用配線部Ｍ１Ｃ６の一方の端部（Ｈ４側の端部）と制御電極用配線部Ｍ１Ｃ７の一方の端部（Ｈ４側の端部）とは、制御電極用配線部Ｍ１Ｃ５に一体的に連結されている。
絶縁膜ＰＡにおいて、ソース用配線Ｍ１Ｓ１，Ｍ１Ｓ２，Ｍ１Ｓ３，Ｍ１Ｓ４のそれぞれに対して開口部ＯＰが設けられている。ソース用配線Ｍ１Ｓ１に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ１によって、ソース用のパッドＰＤＳ１が形成され、ソース用配線Ｍ１Ｓ２に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ２によって、ソース用のパッドＰＤＳ２が形成されている。また、ソース用配線Ｍ１Ｓ３に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ３によって、ソース用のパッドＰＤＳ３が形成され、ソース用配線Ｍ１Ｓ４に対して設けられた開口部ＯＰから露出するソース用配線Ｍ１Ｓ４によって、ソース用のパッドＰＤＳ４が形成されている。
ゲート用配線Ｍ１Ｇと溝ＴＲ２内のゲート電極ＧＥ２との接続関係については、図７３〜図８０の半導体装置ＣＰ６も、上記変形例３と基本的には同じである。すなわち、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ１の下には（すなわちトランジスタ形成領域ＲＧ１ａと辺Ｈ１との間には）、Ｙ方向にそれぞれ延在しかつＸ方向に並んだ複数の溝ＴＲ２ａがゲート用配線部Ｍ１Ｇ１と交差するように配置され、それらの溝ＴＲ２ａ内のゲート電極ＧＥ２にゲート用配線部Ｍ１Ｇ１がコンタクトホールＣＴ２を通じて電気的に接続されている。また、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ３の下には（すなわちトランジスタ形成領域ＲＧ１ｄと辺Ｈ３との間には）、Ｙ方向にそれぞれ延在しかつＸ方向に並んだ複数の溝ＴＲ２ａがゲート用配線部Ｍ１Ｇ３と交差するように配置され、それらの溝ＴＲ２ａ内のゲート電極ＧＥ２にゲート用配線部Ｍ１Ｇ３がコンタクトホールＣＴ２を通じて電気的に接続されている。また、Ｘ方向に延在するゲート用配線部Ｍ１Ｇ４の下には（すなわちトランジスタ形成領域ＲＧ１ｂとトランジスタ形成領域ＲＧ１ｃとの間には）、Ｙ方向にそれぞれ延在しかつＸ方向に並んだ複数の溝ＴＲ２ｃがゲート用配線部Ｍ１Ｇ４と交差するように配置され、それらの溝ＴＲ２ｃ内のゲート電極ＧＥ２にゲート用配線部Ｍ１Ｇ４がコンタクトホールＣＴ２を通じて電気的に接続されている。
なお、図７３〜図８０の半導体装置ＣＰ６の場合は、ゲート用配線部Ｍ１Ｇ１，Ｍ１Ｇ３，Ｍ１Ｇ４は、制御電極用配線Ｍ１Ｃとは隣り合っていないため、ゲート用配線部Ｍ１Ｇ１，Ｍ１Ｇ３の下に配置された溝ＴＲ２ａと、ゲート用配線部Ｍ１Ｇ４の下に配置された溝ＴＲ２ｃとは、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成することができる。
一方、制御電極用配線Ｍ１Ｃと溝ＴＲ２内の制御電極ＧＥ１との接続関係については、上記変形例３とは相違し、次のようになっている。Ｘ方向に延在する制御電極用配線部Ｍ１Ｃ６の下には（すなわちトランジスタ形成領域ＲＧ１ａとトランジスタ形成領域ＲＧ１ｂとの間には）、Ｙ方向にそれぞれ延在しかつＸ方向に並んだ複数の溝ＴＲ２ｃが制御電極用配線部Ｍ１Ｃ６と交差するように配置され、それらの溝ＴＲ２ｃ内の制御電極ＧＥ１に制御電極用配線部Ｍ１Ｃ６がコンタクトホールＣＴ３を通じて電気的に接続されている。Ｘ方向に延在する制御電極用配線部Ｍ１Ｃ７の下には（すなわちトランジスタ形成領域ＲＧ１ｃとトランジスタ形成領域ＲＧ１ｄとの間には）、Ｙ方向にそれぞれ延在しかつＸ方向に並んだ複数の溝ＴＲ２ｃが制御電極用配線部Ｍ１Ｃ７と交差するように配置され、それらの溝ＴＲ２ｃ内の制御電極ＧＥ１に制御電極用配線部Ｍ１Ｃ７がコンタクトホールＣＴ３を通じて電気的に接続されている。
なお、制御電極用配線部Ｍ１Ｃ６の下に配置されてＸ方向に並ぶ複数の溝ＴＲ２ｃは、積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃと、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ｃとが混在している。図７５において、符号ＴＲ４を付した点線で囲まれた領域内の溝ＴＲ２（ＴＲ２ｃ）は、単層領域ＴＲ４となっており、それ以外の領域の溝ＴＲ２（ＴＲ２ｃ）は、積層領域ＴＲ３となっている。同様に、制御電極用配線部Ｍ１Ｃ７の下に配置されてＸ方向に並ぶ複数の溝ＴＲ２ｃも、積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃと、単層領域ＴＲ４を有さずに積層領域ＴＲ３だけで構成された溝ＴＲ２ｃとが混在している。
そして、制御電極用配線部Ｍ１Ｃ６の下に配置されてＸ方向に並ぶ複数の溝ＴＲ２ｃのうち、積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃのそれぞれに対して、その溝ＴＲ２ｃが制御電極用配線部Ｍ１Ｃ６と平面視で重なる領域に、コンタクトホールＣＴ３を形成している。同様に、制御電極用配線部Ｍ１Ｃ７の下に配置されてＸ方向に並ぶ複数の溝ＴＲ２ｃのうち、積層領域ＴＲ３と単層領域ＴＲ４との両方を有している溝ＴＲ２ｃのそれぞれに対して、その溝ＴＲ２ｃが制御電極用配線部Ｍ１Ｃ７と平面視で重なる領域に、コンタクトホールＣＴ３を形成している。コンタクトホールＣＴ３は、単層領域ＴＲ４の溝ＴＲ２ｃ上に形成されている。一方、制御電極用配線部Ｍ１Ｃ６の下に配置されてＸ方向に並ぶ複数の溝ＴＲ２ｃのうち、単層領域ＴＲ４を有さない溝ＴＲ２ｃ内のゲート電極ＧＥ２を介して、トランジスタ形成領域ＲＧ１ａの溝ＴＲ１内のゲート電極ＧＥ２と、トランジスタ形成領域ＲＧ１ｂの溝ＴＲ１内のゲート電極ＧＥ２とが一体的に繋がって電気的に接続されている。また、制御電極用配線部Ｍ１Ｃ７の下に配置されてＸ方向に並ぶ複数の溝ＴＲ２ｃのうち、単層領域ＴＲ４を有さない溝ＴＲ２ｃ内のゲート電極ＧＥ２を介して、トランジスタ形成領域ＲＧ１ｃの溝ＴＲ１内のゲート電極ＧＥ２と、トランジスタ形成領域ＲＧ１ｄの溝ＴＲ１内のゲート電極ＧＥ２とが一体的に繋がって電気的に接続されている。
図７３〜図８０の半導体装置ＣＰ６の他の構成は、上記図４９〜図５２の半導体装置ＣＰ３と基本的には同じであるので、ここではその説明は省略する。
図７３〜図８０の半導体装置ＣＰ６の場合は、上記図１〜図１３の半導体装置ＣＰで得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、図７３〜図８０の半導体装置ＣＰ６では、ゲート用配線Ｍ１Ｇがゲート用配線部Ｍ１Ｇ４を更に有することにより、ゲート抵抗を低減することができる。
また、図７３〜図８０の半導体装置ＣＰ６では、溝ＴＲ２内の制御電極ＧＥ１と接続する制御電極用配線部Ｍ１Ｃ６，Ｍ１Ｃ７を、ゲート用配線Ｍ１Ｇと隣り合わないように設けている。このため、溝ＴＲ２内の制御電極ＧＥ１に接続する制御電極用配線部（Ｍ１Ｃ６，Ｍ１Ｃ７）の本数と、溝ＴＲ２内のゲート電極ＧＥ２に接続するゲート用配線部（Ｍ１Ｇ１，Ｍ１Ｇ３，Ｍ１Ｇ４）の本数とを、異ならせることもできる。すなわち、溝ＴＲ２内のゲート電極ＧＥ２に接続するゲート用配線部（Ｍ１Ｇ１，Ｍ１Ｇ３，Ｍ１Ｇ４）の本数に制約されずに、溝ＴＲ２内の制御電極ＧＥ１に接続する制御電極用配線部（Ｍ１Ｃ６，Ｍ１Ｃ７）の本数を設定することができる。これにより、制御電極ＧＥ１への入力抵抗を所望の抵抗値に調整しやすくなる。
＜第７変形例について＞
次に、第７変形例について説明する。図８１〜図８３は、本実施の形態の半導体装置ＣＰの第７変形例を示す平面図である。図８１〜図８３に示される第７変形例の半導体装置ＣＰを、半導体装置ＣＰ７と称することとする。図８１〜図８３は、いずれも、上記図２に対応する全体平面図である。
上記半導体装置ＣＰ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６を示す全体平面図（図１〜図３、図４２、図４８〜図５１、図５３〜図５５、図６３〜図６５、図７３、図７４）では、Ｘ方向が長辺方向（半導体装置の平面形状を構成する矩形の長辺方向）でＹ方向が短辺方向（半導体装置の平面形状を構成する矩形の短辺方向）である場合を図示していた。この場合、辺Ｈ１，Ｈ３が辺Ｈ２，Ｈ４よりも長くなる。
他の形態として、上記半導体装置ＣＰ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６において、Ｘ方向を短辺方向（半導体装置の平面形状を構成する矩形の短辺方向）としＹ方向を長辺方向（半導体装置の平面形状を構成する矩形の長辺方向）とすることもでき、この場合、辺Ｈ２，Ｈ４が辺Ｈ１，Ｈ３よりも長くなる。このように、Ｘ方向を短辺方向としＹ方向を長辺方向とした場合が、第７変形例に対応している。
例えば、図８１の半導体装置ＣＰ７は、Ｘ方向を短辺方向としＹ方向を長辺方向とした場合に、上記第４変形例を適用したレイアウトの一例に対応している。また、図８２の半導体装置ＣＰ７は、Ｘ方向を短辺方向としＹ方向を長辺方向とした場合に、上記第５変形例を適用したレイアウトの一例に対応している。また、図８３の半導体装置ＣＰ７は、Ｘ方向を短辺方向としＹ方向を長辺方向とした場合に、上記第６変形例を適用したレイアウトの一例に対応している。
図８１〜図８３のいずれの場合も、Ｘ方向に延在する部分のゲート用配線Ｍ１Ｇは、その下でＹ方向に延在する溝ＴＲ２内のゲート電極ＧＥ２と接続され、Ｘ方向に延在する部分の制御電極用配線Ｍ１Ｃは、その下でＹ方向に延在する溝ＴＲ２内の制御電極ＧＥ１と接続されている。この点は、Ｘ方向が長辺方向の場合も、Ｘ方向が短辺方向の場合も、共通である。
Ｘ方向が長辺方向の場合は、ゲート抵抗をより低減することができ、また、制御電極ＧＥ１の入力抵抗をより低減することができる。
一方、Ｘ方向が短辺方向の場合は、トランジスタ形成領域（ＲＧ１）の有効面積を大きくすることができるため、パワートランジスタのオン抵抗をより低減することができる。
（実施の形態２）
本実施の形態２では、上記実施の形態１の半導体装置（半導体チップ）を用いた半導体装置または電子装置の例について説明する。
図８４は、上記実施の形態１の半導体装置（半導体チップ）を用いた電子装置の一例を示す回路図であり、ここでは、上記実施の形態１の半導体装置（半導体チップ）を用いて非絶縁型ＤＣ−ＤＣコンバータを構成した場合の回路図が示されている。
図８４に示される非絶縁型ＤＣ−ＤＣコンバータは、例えば、デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路などに用いることができる。
図８４に示される非絶縁型ＤＣ−ＤＣコンバータは、２つのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＱＨ，ＱＬと、制御回路ＣＣと、コンデンサ（出力コンデンサ）Ｃ１と、コイル（インダクタ）Ｌ１とを有している。なお、図８４中の符号のＶＩＮは入力電源（入力電源電位）、ＧＮＤは基準電位（例えばグランド電位で０Ｖ）、Ｖｏｕｔは出力電圧を示している。以下では、パワーＭＯＳＦＥＴを、パワーＭＯＳトランジスタと称することとする。
制御回路ＣＣは、パワーＭＯＳトランジスタＱＨ，ＱＬの動作を制御する回路を含んでおり、パワーＭＯＳトランジスタＱＨを駆動または制御するためのドライバ回路（駆動回路）ＤＲ１と、パワーＭＯＳトランジスタＱＬを駆動または制御するためのドライバ回路（駆動回路）ＤＲ２とを有している。ドライバ回路ＤＲ１は、パワーＭＯＳトランジスタＱＨのゲート端子（上記ゲート電極ＧＥ２に対応）の電位を制御し、パワーＭＯＳトランジスタＱＨの動作を制御する回路である。ドライバ回路ＤＲ２は、パワーＭＯＳトランジスタＱＬのゲート端子（上記ゲート電極ＧＥ２に対応）の電位を制御し、パワーＭＯＳトランジスタＱＬの動作を制御する回路である。制御回路ＣＣは、更に、パワーＭＯＳトランジスタＱＨ，ＱＬの上記制御電極ＧＥ１の電位を制御する回路である制御回路ＤＲ３も有している。
パワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとは、入力電圧供給用の端子ＴＥ１と、基準電位供給用の端子ＴＥ２との間に直列に接続されている。すなわち、パワーＭＯＳトランジスタＱＨは、そのソース・ドレイン経路が、入力電圧供給用の端子ＴＥ１と出力ノード（出力端子）ＮＤとの間に直列に接続され、パワーＭＯＳトランジスタＱＬは、そのソース・ドレイン経路が出力ノードＮＤと基準電位供給用の端子ＴＥ２との間に直列に接続されている。具体的には、パワーＭＯＳトランジスタＱＨのドレインは、入力電圧供給用の端子ＴＥ１に接続され、パワーＭＯＳトランジスタＱＨのソースは、出力ノードＮＤに接続され、パワーＭＯＳトランジスタＱＬのドレインは、出力ノードＮＤに接続され、パワーＭＯＳトランジスタＱＬのソースは、基準電位供給用の端子ＴＥ２に接続されている。
なお、入力電圧供給用の端子ＴＥ１には、入力用電源の高電位側の電位（入力電源電位）ＶＩＮ、例えば１２Ｖ、が供給され、基準電位供給用の端子ＴＥ２には、入力電圧供給用の端子ＴＥ１に供給される入力電圧（電位ＶＩＮ）よりも低い基準電位、例えばグランド電位（接地電位、０Ｖ）、が供給される。従って、入力電源（ＶＩＮ）とそれよりも低い基準電位（ＧＮＤ）との間にパワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとが直列に接続された状態になっている。
パワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとの間の出力ノードＮＤは、コイル（インダクタ）Ｌ１を介して、負荷ＬＯＤに接続されている。すなわち、出力ノードＮＤと基準電位ＧＮＤとの間に、コイルＬ１と負荷ＬＯＤとが直列に接続されており、また、負荷ＬＯＤと並列にコンデンサＣ１が接続されている。コイルＬ１は、出力ノードＮＤと負荷ＬＯＤとの間に介在している。負荷ＬＯＤとしては、例えばハードディスクドライブ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
パワーＭＯＳトランジスタＱＨは、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。すなわち、パワーＭＯＳトランジスタＱＨは、スイッチング用のトランジスタ（スイッチング素子）である。コイルＬ１は、非絶縁型ＤＣ−ＤＣコンバータの出力（すなわち負荷ＬＯＤの入力）に電力を供給する素子である。
一方、パワーＭＯＳトランジスタＱＬは、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、トランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳトランジスタＱＬは、整流用（同期整流用）のトランジスタであり、ここでは非絶縁型ＤＣ−ＤＣコンバータの整流用のトランジスタである。
なお、上記ハイサイド用のパワーＭＯＳトランジスタＱＨは、ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴ（ハイサイド用のＭＯＳＦＥＴ）とみなすことができる。また、上記ロウサイド用のパワーＭＯＳトランジスタＱＬは、ＤＣ−ＤＣコンバータのロウサイドＭＯＳＦＥＴ（ロウサイド用のＭＯＳＦＥＴ）とみなすことができる。
このような非絶縁型ＤＣ−ＤＣコンバータでは、パワーＭＯＳトランジスタＱＨ，ＱＬで同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳトランジスタＱＨがオンの時、端子ＴＥ１からパワーＭＯＳトランジスタＱＨを通じて出力ノードＮＤに電流Ｉ１が流れる。一方、ハイサイド用のパワーＭＯＳトランジスタＱＨがオフの時、コイルＬ１の逆起電圧により電流Ｉ２が流れ、この電流Ｉ２が流れている時にロウサイド用のパワーＭＯＳトランジスタＱＬをオンすることで、電圧降下を少なくすることができる。
図１に示されるＤＣ−ＤＣコンバータの動作について以下に簡単に説明する。
パワーＭＯＳトランジスタＱＨのゲート電極ＧＥ２および制御電極ＧＥ１とパワーＭＯＳトランジスタＱＬのゲート電極ＧＥ２および制御電極ＧＥ１とは、制御回路ＣＣに接続されており、制御回路ＣＣによって、パワーＭＯＳトランジスタＱＨのオン／オフ、および、パワーＭＯＳトランジスタＱＬのオン／オフが制御される。具体的には、制御回路ＣＣは、パワーＭＯＳトランジスタＱＨをオンする際には、パワーＭＯＳトランジスタＱＬをオフし、パワーＭＯＳトランジスタＱＨをオフする際には、パワーＭＯＳトランジスタＱＬをオンするように制御する。
ここで、例えば、パワーＭＯＳトランジスタＱＨがオンし、パワーＭＯＳトランジスタＱＬがオフしている場合、入力用の端子ＴＥ１からパワーＭＯＳトランジスタＱＨおよびコイルＬ１を経由して負荷ＬＯＤに電流が流れる。その後、パワーＭＯＳトランジスタＱＨがオフしかつパワーＭＯＳトランジスタＱＬがオンすると、まず、パワーＭＯＳトランジスタＱＨがオフすることから、入力用の端子ＴＥ１からパワーＭＯＳトランジスタＱＨおよびコイルＬ１を経由して負荷ＬＯＤに流れる電流が遮断される。すなわち、コイルＬ１に流れる電流が遮断される。ところが、コイルＬ１においては、電流が減少（遮断）すると、コイルＬ１を流れる電流を維持しようとする（すなわち誘導起電力が発生して誘導電流が流れようとする）。このとき、パワーＭＯＳトランジスタＱＬがオンしていることから、今度は、基準電位ＧＮＤに接続された端子ＴＥ２からパワーＭＯＳトランジスタＱＬおよびコイルＬ１を経由して負荷ＬＯＤに電流が流れる。その後、再び、パワーＭＯＳトランジスタＱＨをオンし、パワーＭＯＳトランジスタＱＬをオフする。このような動作を繰り返すことにより、図８４に示すＤＣ−ＤＣコンバータでは、入力用の端子ＴＥ１に入力電源電位ＶＩＮを入力すると、負荷ＬＯＤの両端に入力電源電位ＶＩＮよりも低い出力電圧Ｖｏｕｔが出力されることになる。
図８５〜図８７は、上記実施の形態１の半導体装置（半導体チップ）をパッケージ化した半導体装置（半導体パッケージ）ＰＫＧの一例を模式的に示す平面透視図（図８５および図８６）および断面図（図８７）である。図８５は、半導体装置ＰＫＧを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図８５では、封止部ＭＲの外周位置を点線で示してある。また、図８６は、図８５から金属板ＭＰ１，ＭＰ２およびワイヤＷＡを除いた図に対応している。また、図８５のＳ−Ｓ線の断面図が、図８７にほぼ対応している。
図８５〜図８７に示されるように、半導体装置ＰＫＧは、ダイパッド（チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３と、ダイパッドＤＰ１，ＤＰ２，ＤＰ３上に搭載された半導体チップＣＰ１１，ＣＰ１２，ＣＰ１３と、金属板（導体板）ＭＰ１，ＭＰ２と、複数のワイヤＷＡと、複数のリードＬＤと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。
半導体装置ＰＫＧは、上記図８４の非絶縁型ＤＣ−ＤＣコンバータに用いられる半導体装置である。半導体チップＣＰ１１は、ハイサイドスイッチ用の上記パワーＭＯＳトランジスタＱＨが形成された半導体チップであり、半導体チップＣＰ１２は、ロウサイドスイッチ用の上記パワーＭＯＳトランジスタＱＬが形成された半導体チップであり、半導体チップＣＰ１３は、上記制御回路ＣＣが形成された半導体チップである。
半導体チップＣＰ１１と半導体チップＣＰ１２とは、それぞれ、上記実施の形態１の半導体装置ＣＰ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７のいずれかに対応するものである。
半導体チップＣＰ１１内の上記トランジスタ形成領域ＲＧ１に形成された複数の上記単位トランジスタセルＱ１が並列に接続されることで、ハイサイドスイッチ用のパワーＭＯＳトランジスタＱＨが形成される。また、半導体チップＣＰ１２内の上記トランジスタ形成領域ＲＧ１に形成された複数の上記単位トランジスタセルＱ１が並列に接続されることで、ロウサイドスイッチ用のパワーＭＯＳトランジスタＱＬが形成される。
このため、半導体チップＣＰ１１のゲート用パッドＰＤＧは、半導体チップＣＰ１１内に形成されたハイサイドスイッチ用のパワーＭＯＳトランジスタＱＨの上記ゲート電極ＧＥ２に電気的に接続されている。また、半導体チップＣＰ１１のソース用パッドＰＤＳは、半導体チップＣＰ１１内に形成されたハイサイドスイッチ用のパワーＭＯＳトランジスタＱＨのソース（ｎ＋型半導体領域ＮＲ）に電気的に接続されている。また、半導体チップＣＰ１１の制御電極用パッドＰＤＣは、半導体チップＣＰ１１内に形成されたハイサイドスイッチ用のパワーＭＯＳトランジスタＱＨの上記制御電極ＧＥ１に電気的に接続されている。また、半導体チップＣＰ１１の裏面電極ＢＥは、半導体チップＣＰ１１内に形成されたハイサイドスイッチ用のパワーＭＯＳトランジスタＱＨのドレインに電気的に接続されている。
また、半導体チップＣＰ１２のゲート用パッドＰＤＧは、半導体チップＣＰ１２内に形成されたロウサイドスイッチ用のパワーＭＯＳトランジスタＱＬの上記ゲート電極ＧＥ２に電気的に接続されている。また、半導体チップＣＰ１２のソース用パッドＰＤＳは、半導体チップＣＰ１２内に形成されたロウサイドスイッチ用のパワーＭＯＳトランジスタＱＬのソース（ｎ＋型半導体領域ＮＲ）に電気的に接続されている。また、半導体チップＣＰ１２の制御電極用パッドＰＤＣは、半導体チップＣＰ１２内に形成されたロウサイドスイッチ用のパワーＭＯＳトランジスタＱＬの上記制御電極ＧＥ１に電気的に接続されている。また、半導体チップＣＰ１２の裏面電極ＢＥは、半導体チップＣＰ１２内に形成されたロウサイドスイッチ用のパワーＭＯＳトランジスタＱＬのドレインに電気的に接続されている。半導体チップＣＰ１３のパッドＰＤ３は、半導体チップＣＰ１３内に形成された回路(例えば制御回路ＣＣ)に電気的に接続されている。
封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。
封止部ＭＲは、一方の主面である上面ＭＲａと、上面ＭＲａの反対側の主面である裏面ＭＲｂと、上面ＭＲａおよび裏面ＭＲｂに交差する側面（４つの側面）と、を有している。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角を落したり、あるいはこの矩形（平面矩形）の角に丸みを帯びさせることもできる。
複数のリードＬＤは、封止部ＭＲの平面矩形の四辺に配置されている。各リードＬＤの一部は、封止部ＭＲの平面矩形の四辺から外方に向かって突出しており、封止部ＭＲの裏面ＭＲｂでは、各リードＬＤの下面が露出されている。また、封止部ＭＲの裏面ＭＲｂでは、例えば平面形状が略矩形状のダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面（裏面）も露出されている。
半導体装置ＰＫＧが有する複数のリードＬＤには、ダイパッドＤＰ１に一体的に連結された複数のリードＬＤと、ダイパッドＤＰ２に一体的に連結された複数のリードＬＤと、ダイパッドＤＰ３に一体的に連結された複数のリードＬＤと、連結部を介して一体的に連結された複数のリードＬＤと、孤立した複数のリードＬＤとがある。
ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよび連結部ＬＤＲは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよび連結部ＬＤＲが同じ金属材料で形成されていれば、同じリードフレームを用いて半導体装置ＰＫＧを製造できるので、半導体装置ＰＫＧの製造が容易になる。
ダイパッドＤＰ１の上面上には、半導体チップＣＰ１１が、パッドＰＤＳ，ＰＤＧ，ＰＤＣが形成された側の主面のある表面が上に向き、かつ、裏面電極ＢＥが形成された側の主面である裏面をダイパッドＤＰ１に向けた状態で、搭載されている。すなわち、半導体チップＣＰ１１は、導電性の接着層(図示せず)を介してダイパッドＤＰ１上にフェイスアップボンディングされている。半導体チップＣＰ１１の裏面全面に裏面電極ＢＥが形成されており、この裏面電極ＢＥは、導電性の接着層（図示せず）を介してダイパッドＤＰ１に接合され電気的に接続されている。このため、半導体チップＣＰ１１の裏面電極ＢＥは、ダイパッドＤＰ１およびダイパッドＤＰ１に一体的に連結されたリードＬＤに電気的に接続されている。
ダイパッドＤＰ２の上面上には、半導体チップＣＰ１２が、パッドＰＤＳ，パッドＰＤＧ，ＰＤＣが形成された側の主面のある表面が上に向き、かつ、裏面電極ＢＥが形成された側の主面である裏面をダイパッドＤＰ２に向けた状態で、搭載されている。すなわち、半導体チップＣＰ１２は、導電性の接着層(図示せず)を介してダイパッドＤＰ２上にフェイスアップボンディングされている。半導体チップＣＰ１２の裏面全面に裏面電極ＢＥが形成されており、この裏面電極ＢＥは、導電性の接着層（図示せず）を介してダイパッドＤＰ２に接合され電気的に接続されている。このため、半導体チップＣＰ１２の裏面電極ＢＥは、ダイパッドＤＰ２およびダイパッドＤＰ２に一体的に連結されたリードＬＤに電気的に接続されている。
ダイパッドＤＰ３の上面上には、半導体チップＣＰ１３が、パッドＰＤ３が形成された側の主面のある表面が上に向き、かつ、裏面をダイパッドＤＰ３に向けた状態で、搭載されている。すなわち、半導体チップＣＰ１３は、接着層(図示せず)を介してダイパッドＤＰ３上にフェイスアップボンディングされている。なお、半導体チップＣＰ１３の裏面には裏面電極は形成されていないため、半導体チップＣＰ１３をダイパッドＤＰ３に接合する接着層は、導電性であっても、絶縁性であっても良い。一方、半導体チップＣＰ１１，ＣＰ１２の各裏面には裏面電極ＢＥが形成されているため、半導体チップＣＰ１１をダイパッドＤＰ１に接合する接着層と半導体チップＣＰ１２をダイパッドＤＰ２に接合する接着層とは、導電性を有することが必要である。
半導体チップＣＰ１１のゲート用パッドＰＤＧと制御電極用パッドＰＤＣとソース用パッドＰＤＳ５とは、それぞれ、ワイヤＷＡを介して半導体チップＣＰ１３のパッドＰＤ３と電気的に接続されている。また、半導体チップＣＰ１１のソース用パッドＰＤＳ６は、ワイヤＷＡを介してリードＬＤと電気的に接続されている。また、半導体チップＣＰ１２のゲート用パッドＰＤＧと制御電極用パッドＰＤＣとは、それぞれ、ワイヤＷＡを介して半導体チップＣＰ１３のパッドＰＤ３と電気的に接続されている。ワイヤＷＡは、例えば金（Ａｕ）線などの金属線（金属細線）によって形成されている。
半導体チップＣＰ１１のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）は、金属板ＭＰ１を介して、ダイパッドＤＰ２と電気的に接続されている。具体的には、金属板ＭＰ１は、一方の端部（端辺）側が半導体チップＣＰ１１のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）に接続され、他方の端部（端辺）側がダイパッドＤＰ２の上面に接続されている。これにより、半導体チップＣＰ１１のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）とダイパッドＤＰ２とが、金属板ＭＰ１を介して電気的に接続されている。このため、半導体チップＣＰ１１のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）は、金属板ＭＰ１およびダイパッドＤＰ２を介して、半導体チップＣＰ１２の裏面電極ＢＥ(ドレイン用の裏面電極)に電気的に接続されていることになる。また、半導体チップＣＰ１１のソース用パッドＰＤＳ１，ＰＤＳ２は、どちらも金属板ＭＰ１に接続されるため、半導体チップＣＰ１１のソース用パッドＰＤＳ１とソース用パッドＰＤＳ２とは、金属板ＭＰ１を介して電気的に接続される。
半導体チップＣＰ１２のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２，ＰＤＳ３）は、金属板ＭＰ２を介して、連結部ＬＤＲと電気的に接続されている。具体的には、金属板ＭＰ２は、一方の端部（端辺）側が半導体チップＣＰ１２のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２，ＰＤＳ３）に接続され、他方の端部（端辺）側が連結部ＬＤＲの上面に接続されている。これにより、半導体チップＣＰ１２のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２，ＰＤＳ３）が、連結部ＬＤＲおよび連結部ＬＤＲに一体的に連結された複数のリードＬＤと、金属板ＭＰ２を介して電気的に接続されている。また、半導体チップＣＰ１２のソース用パッドＰＤＳ１，ＰＤＳ２，ＰＤＳ３は、いずれも金属板ＭＰ２に接続されるため、半導体チップＣＰ１２のソース用パッドＰＤＳ１とソース用パッドＰＤＳ２とソース用パッドＰＤＳ３とは、金属板ＭＰ２を介して電気的に接続される。
半導体チップＣＰ１３が有する複数のパッドＰＤ３のうち、半導体チップＣＰ１１，ＣＰ１２のいずれのパッドとも接続されていないパッドＰＤ３は、ワイヤＷＡを介してリードＬＤ（主として孤立したリードＬＤ）と電気的に接続されている。
金属板ＭＰ１，ＭＰ２としては、例えば、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金からなるアルミニウムリボン（アルミニウム帯）を用いることができる。この場合、金属板ＭＰ１，ＭＰ２を構成するアルミニウムリボンは、導電性の接着材を用いずに、半導体チップＣＰ１１のソース用のパッドＰＤＳと連結部ＬＤＲの上面とにそれぞれ圧着などによって直接的に接続（接合）することができる。
金属板ＭＰ１，ＭＰ２としてはアルミニウムリボンを用いる場合は、ワイヤボンディングの要領で、アルミニウムリボンの接続を行うことができる。例えば、長いアルミニウムの帯の一端を、半導体チップＣＰ１１のソース用のパッドＰＤＳとダイパッドＤＰ２のいずれか一方に圧着などによって接合してから、そのアルミニウムの帯を、半導体チップＣＰ１１のソース用のパッドＰＤＳとダイパッドＤＰ２の他方に圧着などによって接合し、そのアルミニウムの帯を切断する。これにより、切断されたアルミニウムの帯からなるアルミニウムリボンによって、半導体チップＣＰ１１のソース用のパッドＰＤＳとダイパッドＤＰ２とを電気的に接続することができる。金属板ＭＰ２についても、同様である。
また、金属板ＭＰ１，ＭＰ２として、銅（Ｃｕ）または銅（Ｃｕ）合金からなる銅クリップを用いることもできる。この場合、金属板ＭＰ１を構成する銅クリップは、半導体チップＣＰ１１のソース用のパッドＰＤＳに導電性の接合材を介して接続され、また、ダイパッドＤＰ２の上面に導電性の接合材を介して接続される。また、金属板ＭＰ２を構成する銅クリップは、半導体チップＣＰ１２のソース用のパッドＰＤＳに導電性の接合材を介して接続され、また、連結部ＬＤＲの上面に導電性の接合材を介して接続される。この場合に使用する導電性の接合材は、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材を用いることもできる。金属板ＭＰ１，ＭＰ２として銅クリップを用いる場合は、予め加工された銅クリップを、導電性の接合材を介して半導体チップＣＰ１１，ＣＰ１２のソース用のパッドＰＤＳやダイパッドＤＰ２、連結部ＬＤＲに接続することができる。
図８８および図８９は、半導体装置ＰＫＧの変形例を示す平面透視図(図８８)および断面図（図８９）である。図８８は、上記図８５に相当するものであり、半導体装置ＰＫＧ１を上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図８８のＴ−Ｔ線の断面図が、図８９にほぼ対応している。なお、図８８および図８９に示される変形例の半導体装置ＰＫＧを、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称することとする。
図８８および図８９に示されるように、半導体装置ＰＫＧ１は、ダイパッド（チップ搭載部）ＤＰ４と、ダイパッドＤＰ４上に搭載された半導体チップＣＰ１４と、金属板（導体板）ＭＰ３と、複数のワイヤＷＡと、複数のリードＬＤと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。
半導体チップＣＰ１４は、上記半導体チップＣＰ１１または半導体チップＣＰ１２に対応するものである。このため、半導体チップＣＰ１４が上記半導体チップＣＰ１１に対応する場合は、半導体チップＣＰ１４は、ハイサイドスイッチ用の上記パワーＭＯＳトランジスタＱＨが形成された半導体チップであり、半導体チップＣＰ１４が上記半導体チップＣＰ１２に対応する場合は、半導体チップＣＰ１４は、ロウサイドスイッチ用の上記パワーＭＯＳトランジスタＱＬが形成された半導体チップである。
複数のリードＬＤは、封止部ＭＲの平面矩形の二辺に配置されている。各リードＬＤの一部は、封止部ＭＲの平面矩形の二辺から外方に向かって突出しており、封止部ＭＲの裏面ＭＲｂでは、各リードＬＤの下面が露出されている。また、封止部ＭＲの裏面ＭＲｂでは、例えば平面略矩形状のダイパッドＤＰ４の下面（裏面）も露出されている。
半導体装置ＰＫＧ１が有する複数のリードＬＤのうち、リードＬＤ２とリードＬＤ３とは、それらリードＬＤ２，ＬＤ３と一体的に形成された連結部ＬＤＲを介して一体的に連結されている。半導体装置ＰＫＧ１が有する複数のリードＬＤのうち、リードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８は、ダイパッドＤＰ４と一体的に連結されている。半導体装置ＰＫＧ１が有する複数のリードＬＤのうち、リードＬＤ１とリードＬＤ４とは、他のリードＬＤとは導体を介して連結されておらず、封止部ＭＲを介して離間されている孤立したリードＬＤである。ダイパッドＤＰ４に連結されたリードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８は、この順序で、封止部ＭＲの平面矩形の同じ辺に配列され、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４は、この順序で、封止部ＭＲの平面矩形の他の同じ辺に配列されている。封止部ＭＲにおいて、リードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８が配置された側の辺と、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４が配置された側の辺とは、互いに対向する辺である。
ダイパッドＤＰ４の上面上には、半導体チップＣＰ１４が、パッドＰＤＳ，ＰＤＧ，ＰＤＣが形成された側の主面のある表面が上に向き、かつ、裏面電極ＢＥが形成された側の主面である裏面をダイパッドＤＰ４に向けた状態で、搭載されている。すなわち、半導体チップＣＰ１４は、導電性の接着層(図示せず)を介してダイパッドＤＰ４上にフェイスアップボンディングされている。半導体チップＣＰ１４の裏面全面に裏面電極ＢＥが形成されており、この裏面電極ＢＥは、導電性の接着層（図示せず）を介してダイパッドＤＰ４に接合され電気的に接続されている。このため、半導体チップＣＰ１４の裏面電極ＢＥは、ダイパッドＤＰ４およびダイパッドＤＰ４に一体的に連結されたリードＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８に電気的に接続されている。
半導体チップＣＰ１４のゲート用パッドＰＤＧと、リードＬＤ４とは、ワイヤＷＡを介して電気的に接続され、半導体チップＣＰ１４の制御電極用パッドＰＤＣと、リードＬＤ１とは、他のワイヤＷＡを介して電気的に接続されている。
半導体チップＣＰ１４のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）は、金属板ＭＰ３を介して、連結部ＬＤＲと電気的に接続されている。具体的には、金属板ＭＰ３は、一方の端部（端辺）側が半導体チップＣＰ１４のソース用のパッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）に接続され、他方の端部（端辺）側が連結部ＬＤＲの上面に接続され、それによって、半導体チップＣＰ１４のソース用のパッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）と連結部ＬＤＲとが金属板ＭＰ３を介して電気的に接続されている。このため、半導体チップＣＰ１４のソース用パッドＰＤＳ（ＰＤＳ１，ＰＤＳ２）は、金属板ＭＰ３よび連結部ＬＤＲを介して、リードＬＤ２，ＬＤ３に電気的に接続されていることになる。また、半導体チップＣＰ１４のソース用パッドＰＤＳ１，ＰＤＳ２は、どちらも金属板ＭＰ３に接続されるため、半導体チップＣＰ１４のソース用パッドＰＤＳ１とソース用パッドＰＤＳ２とは、金属板ＭＰ３を介して電気的に接続される。
他の形態として、半導体チップＣＰ１４のソース用パッドＰＤＳと連結部ＬＤＲまたはリードＬＤとを、ワイヤＷＡ（好ましくは複数のワイヤＷＡ）を介して電気的に接続することもできる。しかしながら、図８８および図８９のように、半導体チップＣＰ１４のソース用のパッドＰＤＳと連結部ＬＤＲとを電気的に接続するのに金属板ＭＰ３を用いれば、抵抗低減を図ることができる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。これについては、上記図８５〜図８７の半導体装置ＰＫＧについても同様である。
金属板ＭＰ３としては、上記図８５〜図８７の半導体装置ＰＫＧで用いた金属板ＭＰ１または金属板ＭＰ２と同様の金属板を用いることができる。
図９０は、半導体装置ＰＫＧに用いられた上記半導体チップＣＰ１１の配線レイアウトの一例を示す平面図であり、上記図２に対応する全体平面図が示されている。図９１は、半導体装置ＰＫＧに用いられた上記半導体チップＣＰ１２の配線レイアウトの一例を示す平面図であり、上記図２に対応する全体平面図が示されている。
半導体チップＣＰ１１と半導体チップＣＰ１２とは、それぞれ、上記実施の形態１の半導体装置ＣＰ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７のいずれかまたは組み合わせを適用した半導体チップである。図９０および図９１には、一例として、上記第４変形例の半導体装置ＣＰ４（図５３〜図６２）を半導体チップＣＰ１１，ＣＰ１２に適用した場合の配線レイアウトの例が示されている。
半導体チップＣＰ１１のゲート用パッドＰＤＧと制御電極用パッドＰＤＣとは、それぞれ、ワイヤＷＡを介して半導体チップＣＰ１３のパッドＰＤ３と電気的に接続される。このため、半導体チップＣＰ１１においては、図８５、図８６および図９０に示されるように、半導体チップＣＰ１１の外周を構成する４つの辺（Ｈ１，Ｈ２，Ｈ３，Ｈ４）のうち、半導体チップＣＰ１３に対向する側の辺（ここでは辺Ｈ４）に、ゲート用パッドＰＤＧと制御電極用パッドＰＤＣとを配置することが好ましい。これにより、半導体チップＣＰ１１に対してワイヤボンディングを行いやすくなる。
また、半導体チップＣＰ１２のゲート用パッドＰＤＧと制御電極用パッドＰＤＣとは、それぞれ、ワイヤＷＡを介して半導体チップＣＰ１３のパッドＰＤ３と電気的に接続される。このため、半導体チップＣＰ１２においては、図８５、図８６および図９１に示されるように、半導体チップＣＰ１２の外周を構成する４つの辺（Ｈ１，Ｈ２，Ｈ３，Ｈ４）のうち、半導体チップＣＰ１３に対向する側の辺（ここでは辺Ｈ３）に、ゲート用パッドＰＤＧと制御電極用パッドＰＤＣとを配置することが好ましい。これにより、半導体チップＣＰ１２に対してワイヤボンディングを行いやすくなる。また、半導体チップＣＰ１２において、図８５、図８６および図９１に示されるように、半導体チップＣＰ１３に対向する側の辺（ここでは辺Ｈ３）の端部に、すなわち、半導体チップＣＰ１２の主面の角部（ここでは辺Ｈ３と辺Ｈ４とが交差する角部）付近に、ゲート用パッドＰＤＧと制御電極用パッドＰＤＣとを配置すれば、トランジスタ形成領域（ＲＧ１）の有効面積を確保しやすくなる。
また、半導体チップＣＰ１４は、上記実施の形態１の半導体装置ＣＰ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７のいずれかまたは組み合わせを適用した半導体チップである。一例として、上記第４変形例の半導体装置ＣＰ４（図５３〜図６２）を半導体チップＣＰ１４として用いることができる。
図８８に示されるように、半導体チップＣＰ１４のゲート用パッドＰＤＧは、ワイヤＷＡを介してリードＬＤ４と電気的に接続され、半導体チップＣＰ１４の制御電極用パッドＰＤＣは、ワイヤＷＡを介してリードＬＤ１と電気的に接続される。このため、半導体チップＣＰ１４においては、図８８および上記図５４に示されるように、半導体チップＣＰ１４の外周を構成する４つの辺（Ｈ１，Ｈ２，Ｈ３，Ｈ４）のうち、リードＬＤ１、ＬＤ４に対向する側の辺（ここでは辺Ｈ４）に、ゲート用パッドＰＤＧと制御電極用パッドＰＤＣとを配置することが好ましい。また、半導体チップＣＰ１４のリードＬＤ１，ＬＤ４に対向する側の辺（ここでは辺Ｈ４）において、リードＬＤ１に近い側の端部（角部）近傍に制御電極用パッドＰＤＣを配置し、リードＬＤ４に近い側の端部（角部）近傍にゲート用パッドＰＤＧを配置することが好ましい。これにより、半導体チップＣＰ１４に対してワイヤボンディングを行いやすくなる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＥ 裏面電極
Ｃ１ コンデンサ
ＣＣ 制御回路
ＣＤ１，ＣＤ２ 導電膜
ＣＰ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ，ＣＰ５，ＣＰ６，ＣＰ７ 半導体装置
ＣＰ１１，ＣＰ１２，ＣＰ１３，ＣＰ１４ 半導体チップ
ＣＴ１，ＣＴ２，ＣＴ３ コンタクトホール
ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４ ダイパッド
ＤＲ１，ＤＲ２ ドライバ回路
ＤＲ３ 制御回路
ＥＰ エピタキシャル層
ＥＰ１ ｎ−型エピタキシャル層
Ｇ１，Ｇ１ａ，Ｇ２，Ｇ２ａ，Ｇ３ 絶縁膜
ＧＥ１ 制御電極
ＧＥ２ ゲート電極
Ｈ１，Ｈ２，Ｈ３，Ｈ４ 辺
Ｉ１，Ｉ２ 電流
ＩＬ 絶縁膜
Ｌ１ コイル
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８ リード
ＬＤＲ 連結部
ＬＯＤ 負荷
Ｍ１ 配線
Ｍ１Ｃ 制御電極用配線
Ｍ１Ｃ１，Ｍ１Ｃ２，Ｍ１Ｃ３，Ｍ１Ｃ４ 制御電極用配線部
Ｍ１Ｃ５，Ｍ１Ｃ６，Ｍ１Ｃ７ 制御電極用配線部
Ｍ１Ｇ ゲート用配線
Ｍ１Ｇ１，Ｍ１Ｇ２，Ｍ１Ｇ３，Ｍ１Ｇ４，Ｍ１Ｇ５ ゲート用配線部
Ｍ１Ｓ，Ｍ１Ｓ１，Ｍ１Ｓ２，Ｍ１Ｓ３，Ｍ１Ｓ４ ソース用配線
ＭＰ１，ＭＰ２，ＭＰ３ 金属板
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 裏面
ＮＤ 出力ノード
ＮＲ ｎ＋型半導体領域（ｎ＋型ソース領域）
ＯＰ 開口部
ＰＡ 絶縁膜
ＰＤ３ パッド
ＰＤＣ 制御電極用パッド
ＰＤＧ ゲート用パッド
ＰＤＳ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４ ソース用パッド
ＰＤＳ５，ＰＤＳ６ ソース用パッド
ＰＫＧ，ＰＫＧ１ 半導体装置（半導体パッケージ）
ＰＲ ｐ型半導体領域
ＰＲ２ ｎ＋型半導体領域
Ｑ１ 単位トランジスタセル
ＱＨ，ＱＬ パワーＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）
ＲＧ１，ＲＧ１ａ，ＲＧ１ｂ，ＲＧ１ｃ，ＲＧ１ｄ トランジスタ形成領域
ＲＧ２，ＲＧ３，ＲＧ４，ＲＧ５ 領域
ＲＰ１ フォトレジストパターン
ＳＢ 基板本体
ＳＲ シールリング
ＳＵＢ 半導体基板
ＴＥ１，ＴＥ２ 端子
ＴＲ１，ＴＲ１ａ，ＴＲ１ｂ，ＴＲ２，ＴＲ２ａ，ＴＲ２ｂ，ＴＲ２ｃ 溝
ＴＲ３ 積層領域
ＴＲ４ 単層領域
Ｖｏｕｔ 出力電圧
Ｗ１，Ｗ２ 幅
ＷＡ ワイヤ

Claims (21)

  1. 半導体基板の主面のトランジスタ形成領域に、パワートランジスタを構成するトレンチゲート型電界効果トランジスタを有する半導体装置であって、
    前記半導体基板の前記トランジスタ形成領域に形成された第１溝と、
    前記トランジスタ形成領域の周囲の前記半導体基板に形成され、前記第１溝に繋がっている第２溝と、
    前記第１溝内の下部に形成された第１電極と、
    前記第１溝内の上部に形成された、前記トレンチゲート型電界効果トランジスタ用のゲート電極と、
    前記第１溝の側壁および底面と前記第１電極との間に形成された第１絶縁膜と、
    前記第１溝の側壁と前記ゲート電極との間に形成された第２絶縁膜と、
    前記第１電極と前記ゲート電極との間に形成された第３絶縁膜と、
    前記半導体基板における前記第１溝に隣接する領域に形成された、第１導電型のソース用半導体領域、前記ソース用半導体領域の下に位置する前記第１導電型とは反対の第２導電型のチャネル形成用半導体領域、および、前記チャネル形成用半導体領域の下に位置する前記第１導電型のドレイン用半導体領域と、
    前記半導体基板の前記主面上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、前記ソース用半導体領域と電気的に接続されたソース用配線と、
    前記層間絶縁膜上に形成され、前記ゲート電極と電気的に接続されたゲート用配線と、
    前記層間絶縁膜上に形成され、前記第１電極と電気的に接続された第１配線と、
    前記第２溝と前記ゲート用配線とが平面視で重なる領域の前記層間絶縁膜に形成されたゲート用コンタクトホールと、
    前記第２溝と前記第１配線とが平面視で重なる領域の前記層間絶縁膜に形成された第１コンタクトホールと、
    前記層間絶縁膜に形成されたソース用コンタクトホールと、
    を有し、
    前記第１配線は、導体を通じて前記ソース用配線と繋がっておらず、かつ、導体を通じて前記ゲート用配線と繋がっておらず、
    前記第２溝は、内部に前記第１電極と前記ゲート電極とが埋め込まれている第１領域と、内部に前記第１電極が埋め込まれているが前記ゲート電極は埋め込まれていない第２領域とを有し、
    前記第１領域の前記第２溝内の下部には、前記第１絶縁膜を介して前記第１電極が形成され、前記第１領域の前記第２溝内の上部には、前記第２絶縁膜を介して前記ゲート電極が形成され、前記第１領域の前記第２溝内の前記第１電極と前記ゲート電極との間には前記第３絶縁膜が形成され、
    前記第２領域の前記第２溝内には、前記第１絶縁膜を介して前記第１電極が形成され、
    前記ゲート用配線は、前記トランジスタ形成領域の周囲の前記層間絶縁膜上に形成され、
    前記ゲート用コンタクトホールは、前記第１領域の前記第２溝の上方に形成され、前記ゲート用配線は、前記ゲート用コンタクトホールから露出する前記ゲート電極に電気的に接続され、
    前記第１配線は、前記トランジスタ形成領域の周囲の前記層間絶縁膜上に形成され、
    前記第１コンタクトホールは、前記第２領域の前記第２溝の上方に形成され、前記第１配線は、前記第１コンタクトホールから露出する前記第１電極に電気的に接続され、
    前記ソース用配線は、前記トランジスタ形成領域の前記層間絶縁膜上に形成され、
    前記ソース用配線は、前記層間絶縁膜に形成された前記ソース用コンタクトホールを通じて、前記ソース用半導体領域と電気的に接続され、
    前記ソース用配線は、互いに第２方向に離間するように複数領域に分割されており、
    前記ゲート用配線は、分割された前記ソース用配線の間を、前記第２方向に交差する第１方向に延在する第３ゲート用配線部を有し、
    前記第１方向に延在する前記第３ゲート用配線部の下には、前記第２方向に延在する前記第２溝が、前記第１方向に複数並んでおり、
    前記第３ゲート用配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域に、前記ゲート用コンタクトホールが形成され、
    前記第１配線は、分割された前記ソース用配線の間に配置され、前記第３ゲート用配線部と前記第２方向に隣り合うように前記第１方向に延在する第３配線部を有し、
    前記第３配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域に、前記第１コンタクトホールが形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１方向に延在する前記第３ゲート用配線部および前記第３配線部の下に配置され、前記第２方向にそれぞれ延在しかつ前記第１方向に並んだ複数の前記第２溝は、前記第１領域と前記第２領域とを有する前記第２溝と、前記第１領域を有するが前記第２領域を有さない前記第２溝とが混在している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１溝内の前記ゲート電極の側面は、前記第２絶縁膜を介して、前記ソース用半導体領域および前記チャネル形成用半導体領域に対向し、
    前記第１溝内の前記第１電極の側面および底面は、前記第１絶縁膜を介して、前記ドレイン用半導体領域に対向している、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記層間絶縁膜上に、前記ソース用配線、前記ゲート用配線および前記第１配線を覆うように形成された第４絶縁膜を更に有し、
    前記ソース用配線の一部が前記第４絶縁膜のソース用開口部から露出されることにより、ソース用パッドが形成され、
    前記ゲート用配線の一部が前記第４絶縁膜のゲート用開口部から露出されることにより、ゲート用パッドが形成され、
    前記第１配線の一部が前記第４絶縁膜の第１開口部から露出されることにより、第１パッドが形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記半導体基板の前記主面とは反対側の裏面に形成された裏面ドレイン電極を更に有し、
    前記裏面ドレイン電極は、前記ドレイン用半導体領域と電気的に接続されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第２溝に埋め込まれた部分の前記ゲート電極は、前記第１溝に埋め込まれた部分の前記ゲート電極を前記ゲート用配線に接続するための配線部として機能し、
    前記第２溝に埋め込まれた部分の前記第１電極は、前記第１溝に埋め込まれた部分の前記第１電極を前記第１配線に接続するための配線部として機能する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記ゲート用配線は、前記半導体装置の主面の第１の辺に沿って前記第１方向に延在する第１ゲート用配線部を有し、
    前記第１配線は、前記第１の辺に沿って前記第１方向に延在する第１配線部を有し、
    前記第１方向は、前記第１の辺に沿った方向であり、
    前記第１配線部は、平面視で、前記第１ゲート用配線部と前記第１の辺との間に配置されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１の辺に沿って前記第１ゲート用配線部および前記第１配線部が延在する領域では、前記第２方向に延在する前記第２溝が、前記第１方向に複数並んでおり、
    前記第１ゲート用配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域に、前記ゲート用コンタクトホールが形成され、
    前記第１配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域に、前記第１コンタクトホールが形成されている、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記トランジスタ形成領域内では、前記第２方向に延在する前記第１溝が前記第１方向に複数並んでいる、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記ゲート用配線は、前記半導体装置の主面の前記第１の辺に対向する第２の辺に沿って前記第１方向に延在する第２ゲート用配線部を有し、
    前記第１配線は、前記第２の辺に沿って前記第１方向に延在する第２配線部を有し、
    前記第２配線部は、平面視で、前記第２ゲート用配線部と前記第２の辺との間に配置されている、半導体装置。
  11. 半導体基板の主面のトランジスタ形成領域に、パワートランジスタを構成するトレンチゲート型電界効果トランジスタを有する半導体装置であって、
    前記半導体基板の前記トランジスタ形成領域に形成された第１溝と、
    前記トランジスタ形成領域の周囲の前記半導体基板に形成され、前記第１溝に繋がっている第２溝と、
    前記第１溝内の下部に形成された第１電極と、
    前記第１溝内の上部に形成された、前記トレンチゲート型電界効果トランジスタ用のゲート電極と、
    前記第１溝の側壁および底面と前記第１電極との間に形成された第１絶縁膜と、
    前記第１溝の側壁と前記ゲート電極との間に形成された第２絶縁膜と、
    前記第１電極と前記ゲート電極との間に形成された第３絶縁膜と、
    前記半導体基板における前記第１溝に隣接する領域に形成された、第１導電型のソース用半導体領域、前記ソース用半導体領域の下に位置する前記第１導電型とは反対の第２導電型のチャネル形成用半導体領域、および、前記チャネル形成用半導体領域の下に位置する前記第１導電型のドレイン用半導体領域と、
    前記半導体基板の前記主面上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、前記ソース用半導体領域と電気的に接続されたソース用配線と、
    前記層間絶縁膜上に形成され、前記ゲート電極と電気的に接続されたゲート用配線と、
    前記層間絶縁膜上に形成され、前記第１電極と電気的に接続された第１配線と、
    前記第２溝と前記ゲート用配線とが平面視で重なる領域の前記層間絶縁膜に形成されたゲート用コンタクトホールと、
    前記第２溝と前記第１配線とが平面視で重なる領域の前記層間絶縁膜に形成された第１コンタクトホールと、
    前記層間絶縁膜に形成されたソース用コンタクトホールと、
    を有し、
    前記第１配線は、導体を通じて前記ソース用配線と繋がっておらず、かつ、導体を通じて前記ゲート用配線と繋がっておらず、
    前記第２溝は、内部に前記第１電極と前記ゲート電極とが埋め込まれている第１領域と、内部に前記第１電極が埋め込まれているが前記ゲート電極は埋め込まれていない第２領域とを有し、
    前記第１領域の前記第２溝内の下部には、前記第１絶縁膜を介して前記第１電極が形成され、前記第１領域の前記第２溝内の上部には、前記第２絶縁膜を介して前記ゲート電極が形成され、前記第１領域の前記第２溝内の前記第１電極と前記ゲート電極との間には前記第３絶縁膜が形成され、
    前記第２領域の前記第２溝内には、前記第１絶縁膜を介して前記第１電極が形成され、
    前記ゲート用配線は、前記トランジスタ形成領域の周囲の前記層間絶縁膜上に形成され、
    前記ゲート用コンタクトホールは、前記第１領域の前記第２溝の上方に形成され、前記ゲート用配線は、前記ゲート用コンタクトホールから露出する前記ゲート電極に電気的に接続され、
    前記第１配線は、前記トランジスタ形成領域の周囲の前記層間絶縁膜上に形成され、
    前記第１コンタクトホールは、前記第２領域の前記第２溝の上方に形成され、前記第１配線は、前記第１コンタクトホールから露出する前記第１電極に電気的に接続され、
    前記ソース用配線は、前記トランジスタ形成領域の前記層間絶縁膜上に形成され、
    前記ソース用配線は、前記層間絶縁膜に形成された前記ソース用コンタクトホールを通じて、前記ソース用半導体領域と電気的に接続され、
    前記ソース用配線は、互いに第２方向に離間するように複数領域に分割されており、
    前記第１配線は、分割された前記ソース用配線の間を、前記第２方向に交差する第１方向に延在する第４配線部を有し、
    前記ゲート用配線は、分割された前記ソース用配線の間に配置され、前記第４配線部を挟むように前記第１方向にそれぞれ延在する第４ゲート用配線部および第５ゲート用配線部を有している、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１方向に延在する前記第４ゲート用配線部、前記第４配線部および前記第５ゲート用配線部の下には、前記第２方向に延在する前記第２溝が、前記第１方向に複数並んでおり、
    前記第４配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域に、前記第１コンタクトホールが形成され、
    前記第４ゲート用配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域と、前記第５ゲート用配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域とに、前記ゲート用コンタクトホールが形成されている、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１方向に延在する前記第４ゲート用配線部、前記第４配線部および前記第５ゲート用配線部の下に配置され、前記第２方向にそれぞれ延在しかつ前記第１方向に並んだ複数の前記第２溝のそれぞれは、前記第１領域と前記第２領域とを有している、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第１溝内の前記ゲート電極の側面は、前記第２絶縁膜を介して、前記ソース用半導体領域および前記チャネル形成用半導体領域に対向し、
    前記第１溝内の前記第１電極の側面および底面は、前記第１絶縁膜を介して、前記ドレイン用半導体領域に対向している、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記層間絶縁膜上に、前記ソース用配線、前記ゲート用配線および前記第１配線を覆うように形成された第４絶縁膜を更に有し、
    前記ソース用配線の一部が前記第４絶縁膜のソース用開口部から露出されることにより、ソース用パッドが形成され、
    前記ゲート用配線の一部が前記第４絶縁膜のゲート用開口部から露出されることにより、ゲート用パッドが形成され、
    前記第１配線の一部が前記第４絶縁膜の第１開口部から露出されることにより、第１パッドが形成されている、半導体装置。
  16. 請求項１１記載の半導体装置において、
    前記半導体基板の前記主面とは反対側の裏面に形成された裏面ドレイン電極を更に有し、
    前記裏面ドレイン電極は、前記ドレイン用半導体領域と電気的に接続されている、半導体装置。
  17. 請求項１１記載の半導体装置において、
    前記第２溝に埋め込まれた部分の前記ゲート電極は、前記第１溝に埋め込まれた部分の前記ゲート電極を前記ゲート用配線に接続するための配線部として機能し、
    前記第２溝に埋め込まれた部分の前記第１電極は、前記第１溝に埋め込まれた部分の前記第１電極を前記第１配線に接続するための配線部として機能する、半導体装置。
  18. 請求項１１記載の半導体装置において、
    前記ゲート用配線は、前記半導体装置の主面の第１の辺に沿って前記第１方向に延在する第１ゲート用配線部を有し、
    前記第１配線は、前記第１の辺に沿って前記第１方向に延在する第１配線部を有し、
    前記第１方向は、前記第１の辺に沿った方向であり、
    前記第１配線部は、平面視で、前記第１ゲート用配線部と前記第１の辺との間に配置されている、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記第１の辺に沿って前記第１ゲート用配線部および前記第１配線部が延在する領域では、前記第２方向に延在する前記第２溝が、前記第１方向に複数並んでおり、
    前記第１ゲート用配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域に、前記ゲート用コンタクトホールが形成され、
    前記第１配線部が前記第２方向に延在する前記第２溝と平面視で重なる領域に、前記第１コンタクトホールが形成されている、半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記トランジスタ形成領域内では、前記第２方向に延在する前記第１溝が前記第１方向に複数並んでいる、半導体装置。
  21. 請求項２０記載の半導体装置において、
    前記ゲート用配線は、前記半導体装置の主面の前記第１の辺に対向する第２の辺に沿って前記第１方向に延在する第２ゲート用配線部を有し、
    前記第１配線は、前記第２の辺に沿って前記第１方向に延在する第２配線部を有し、
    前記第２配線部は、平面視で、前記第２ゲート用配線部と前記第２の辺との間に配置されている、半導体装置。
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