CN104969356B - 半导体器件 - Google Patents

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宇野友彰
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    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

在形成于半导体衬底(SUB)中的槽(TR1)内的下部形成有控制电极(GE1)，在槽(TR1)内的上部形成有栅极电极(GE2)。在槽(TR1)的侧壁及底面与控制电极(GE1)之间形成有绝缘膜(G1)，在槽(TR1)的侧壁与栅极电极(GE2)之间形成有绝缘膜(G2)，在控制电极(GE1)与栅极电极(GE2)之间形成有绝缘膜(G3)。在与槽(TR1)邻接的区域中有源极用的n+型半导体区域(NR)、沟道形成用的p型半导体区域(PR)和漏极用的半导体区域。连接于控制电极(GE1)的布线不与连接于栅极电极(GE2)的布线相连，且不会与连接于源极用的n+型半导体区域(NR)的布线相连。

Description

半导体器件
技术领域
本发明涉及半导体器件，能够合适地用于例如具有沟槽栅型功率晶体管的半导体器件。
背景技术
沟槽栅型的功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)是在半导体衬底的厚度方向上形成有沟道的纵型结构的功率晶体管，在沿着相对于半导体衬底的主面交叉的方向挖掘的槽内隔着栅极绝缘层设有栅极电极，在半导体衬底的主面的表层部设有源极区域，在半导体衬底的与主面相反侧的背面侧设有漏极区域。
在美国专利第5998833号说明书(专利文献1)，日本特开昭63-296282号公报(专利文献2)及日本特开2006-202931号公报(专利文献3)中公开了关于沟槽栅型的功率MOSFET的技术。
现有技术文献
专利文献
专利文献1：美国专利第5998833号说明书
专利文献2：日本特开昭63-296282号公报
专利文献3：日本特开2006-202931号公报
发明内容
期望在具有沟槽栅型的功率晶体管的半导体器件中也能够尽可能地提高性能。
其他课题及新的特征能够从本说明书的记载及附图得以明确。
根据一实施方式，半导体器件是在半导体衬底的主面的晶体管形成区域具有构成功率晶体管的沟槽栅型场效应晶体管的半导体器件。而且，半导体器件具有：在半导体衬底的晶体管形成区域内形成的第一槽；在第一槽内的下部形成的第一电极；以及在第一槽内的上部形成的、沟槽栅型场效应晶体管用的栅极电极。此外，半导体器件具有：在第一槽的侧壁及底面与第一电极之间形成的第一绝缘膜；在第一槽的侧壁与栅极电极之间形成的第二绝缘膜；以及在第一电极与栅极电极之间形成的第三绝缘膜。此外，半导体器件具有：在半导体衬底中的邻接于第一槽的区域内形成的源极用半导体区域；位于源极用半导体区域之下的沟道形成用半导体区域；以及位于沟道形成用半导体区域之下的漏极用半导体区域。第一电极并不通过导体而与栅极电极相连，且不通过导体与源极用半导体区域相连。
根据一实施方式，能够提高半导体器件的性能。
附图说明
图1是一实施方式的半导体器件的整体俯视图。
图2是一实施方式的半导体器件的整体俯视图。
图3是一实施方式的半导体器件的整体俯视图。
图4是一实施方式的半导体器件的主要部分俯视图。
图5是一实施方式的半导体器件的主要部分俯视图。
图6是一实施方式的半导体器件的主要部分俯视图。
图7是一实施方式的半导体器件的主要部分剖面图。
图8是一实施方式的半导体器件的主要部分剖面图。
图9是一实施方式的半导体器件的主要部分剖面图。
图10是一实施方式的半导体器件的主要部分剖面图。
图11是一实施方式的半导体器件的主要部分剖面图。
图12是一实施方式的半导体器件的主要部分剖面图。
图13是一实施方式的半导体器件的主要部分剖面图。
图14是一实施方式的半导体器件的制造工序中的主要部分剖面图。
图15是与图14同样的半导体器件的制造工序中的主要部分剖面图。
图16是与图14接续的半导体器件的制造工序中的主要部分剖面图。
图17是与图16同样的半导体器件的制造工序中的主要部分剖面图。
图18是与图16接续的半导体器件的制造工序中的主要部分剖面图。
图19是与图18相同的半导体器件的制造工序中的主要部分剖面图。
图20是与图18接续的半导体器件的制造工序中的主要部分剖面图。
图21是与图20相同的半导体器件的制造工序中的主要部分剖面图。
图22是与图20接续的半导体器件的制造工序中的主要部分剖面图。
图23是与图22相同的半导体器件的制造工序中的主要部分剖面图。
图24是与图22接续的半导体器件的制造工序中的主要部分剖面图。
图25是与图24相同的半导体器件的制造工序中的主要部分剖面图。
图26是与图24接续的半导体器件的制造工序中的主要部分剖面图。
图27是与图26相同的半导体器件的制造工序中的主要部分剖面图。
图28是与图26接续的半导体器件的制造工序中的主要部分剖面图。
图29是与图28相同的半导体器件的制造工序中的主要部分剖面图。
图30是与图28接续的半导体器件的制造工序中的主要部分剖面图。
图31是与图30相同的半导体器件的制造工序中的主要部分剖面图。
图32是与图30接续的半导体器件的制造工序中的主要部分剖面图。
图33是与图32相同的半导体器件的制造工序中的主要部分剖面图。
图34是与图32接续的半导体器件的制造工序中的主要部分剖面图。
图35是与图34相同的半导体器件的制造工序中的主要部分剖面图。
图36是与图34接续的半导体器件的制造工序中的主要部分剖面图。
图37是与图36相同的半导体器件的制造工序中的主要部分剖面图。
图38是与图36接续的半导体器件的制造工序中的主要部分剖面图。
图39是与图38相同的半导体器件的制造工序中的主要部分剖面图。
图40是表示控制电极的电压与导通电阻的相关关系的图。
图41是表示控制电极的电压与寄生电容的相关关系的图。
图42是第一变形例的半导体器件的整体俯视图。
图43是第一变形例的半导体器件的主要部分俯视图。
图44是第一变形例的半导体器件的主要部分俯视图。
图45是第一变形例的半导体器件的主要部分俯视图。
图46是第一变形例的半导体器件的主要部分剖面图。
图47是第一变形例的半导体器件的主要部分剖面图。
图48是第二变形例的半导体器件的整体俯视图。
图49是第三变形例的半导体器件的整体俯视图。
图50是第三变形例的半导体器件的整体俯视图。
图51是第三变形例的半导体器件的整体俯视图。
图52是第三变形例的半导体器件的主要部分剖面图。
图53是第4变形例的半导体器件的整体俯视图。
图54是第4变形例的半导体器件的整体俯视图。
图55是第4变形例的半导体器件的整体俯视图。
图56是第4变形例的半导体器件的主要部分俯视图。
图57是第4变形例的半导体器件的主要部分俯视图。
图58是第4变形例的半导体器件的主要部分俯视图。
图59是第4变形例的半导体器件的主要部分剖面图。
图60是第4变形例的半导体器件的主要部分剖面图。
图61是第4变形例的半导体器件的主要部分剖面图。
图62是第4变形例的半导体器件的主要部分剖面图。
图63是第5变形例的半导体器件的整体俯视图。
图64是第5变形例的半导体器件的整体俯视图。
图65是第5变形例的半导体器件的整体俯视图。
图66是第5变形例的半导体器件的主要部分俯视图。
图67是第5变形例的半导体器件的主要部分俯视图。
图68是第5变形例的半导体器件的主要部分俯视图。
图69是第5变形例的半导体器件的主要部分剖面图。
图70是第5变形例的半导体器件的主要部分剖面图。
图71是第5变形例的半导体器件的主要部分剖面图。
图72是第5变形例的半导体器件的主要部分剖面图。
图73是第6变形例的半导体器件的整体俯视图。
图74是第6变形例的半导体器件的整体俯视图。
图75是第6变形例的半导体器件的主要部分俯视图。
图76是第6变形例的半导体器件的主要部分俯视图。
图77是第6变形例的半导体器件的主要部分俯视图。
图78是第6变形例的半导体器件的主要部分俯视图。
图79是第6变形例的半导体器件的主要部分剖面图。
图80是第6变形例的半导体器件的主要部分剖面图。
图81是第7变形例的半导体器件的整体俯视图。
图82是第7变形例的半导体器件的整体俯视图。
图83是第7变形例的半导体器件的整体俯视图。
图84是表示使用了一实施方式的半导体器件的电子器件的一例的电路图。
图85是表示对一实施方式的半导体器件进行封装而成的半导体封装件的一例的俯视透视图。
图86是表示对一实施方式的半导体器件进行封装而成的半导体封装件的一例的俯视透视图。
图87是表示对一实施方式的半导体器件进行封装而成的半导体封装件的一例的剖面图。
图88是表示对一实施方式的半导体器件进行封装而成的半导体封装件的变形例的俯视透视图。
图89是表示对一实施方式的半导体器件进行封装而成的半导体封装件的变形例的剖面图。
图90是表示在图85～图87的半导体封装件中所采用的半导体芯片的布线布局的一例的俯视图。
图91是表示在图85～图87的半导体封装件中所采用的半导体芯片的布线布局的一例的俯视图。
具体实施方式
在以下的实施方式中，出于方便的需要，分成多个部分或是实施方式来进行说明，但除了特别明示的情况，这些部分并非互相没有关系，而是具有一方是另一方的一部分或是全部的变形例、详细说明、补充说明等关系。此外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况及在原理上显然限定于特定数量的情况等，并不限定于该特定的数量，既可以是特定的数量以上也可以是以下。再者，在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示的情况及在原理上显然被认为是必要的情况等，当然未必是必要的。同样地，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除了特别明示的情况及在原理上显然被认为并非如此的情况等，包括实质上与该形状等近似或是类似的情况等。这种情况对于上述的数值及范围也是同样的。
以下，根据附图详细地说明实施方式。在用于说明实施方式的所有附图中，对具有相同功能的部件标注相同的附图标记，并略其重复的说明。此外，在以下的实施方式中，除特别有必要时，原则上不重复进行相同或同样的部分的说明。
此外，在实施方式中所使用的附图中，存在即使是剖面图也会为了易于观察附图而省略阴影线的情况。此外，即使是俯视图也存在为了易于观察附图而标有阴影线的情况。
(实施方式1)
＜关于半导体器件的构造＞
参照附图说明本实施方式的半导体器件。图1是本实施方式的半导体器件(半导体芯片)CP的整体俯视图，示出了半导体器件CP的上表面侧的整体俯视图。此外，图2及图3也是本实施方式的半导体器件CP的整体俯视图，但是示出了与图1不同的层。图4～图6是本实施方式的半导体器件CP的主要部分俯视图。图1～图3所示的双点划线所围成的区域RG2的放大图与图4～图6对应，但图4～图6示出了彼此不同的层。图7～图13是本实施方式的半导体器件CP的主要部分剖面图。
另外，虽然图1～图3示出了彼此相同的区域的俯视图，但图1中示出了半导体器件CP的上表面图，图2示出了布线M1(即源极用布线M1S、栅极用布线M1G及控制电极用布线M1C)的平面布局，图3示出了槽TR1、TR2的平面布局。此外，在图1中，用虚线表示晶体管形成区域RG1，在图2中，用虚线表示开口部OP。另外，图2是俯视图，但为了便于理解，在图2中对布线M1(即源极用布线M1S、栅极用布线M1G及控制电极用布线M1C)标记了阴影线。此外，在图3中，用黑线示出了槽TR1、TR2，但是与表示槽TR1的黑线相比，表示槽TR2的黑线粗，这是因为槽TR2的宽度比槽TR1的宽度大。
此外，图4～图6示出了彼此相同的区域的俯视图，但所示出的层是不同的。即，图4中示出了槽TR1、TR2的平面布局，图5中示出了布线M1(即，源极用布线M1S、栅极用布线M1G及控制电极用布线M1C)的平面布局，且用虚线示出了接触孔CT1、CT2、CT3。此外，为了容易理解图4所示的部件与图5所示的部件的平面位置，在图6中示出了将图5重合于图4而成的平面布局。另外，图4～图6虽然是俯视图，但为了容易理解，在图4及图6中，对槽TR1、TR2标记了阴影线，在图5中，对布线M1(即，源极用布线M1S、栅极用布线M1G及控制电极用布线M1C)标记了阴影线。此外，在图4中，用虚线表示晶体管形成区域RG1，在图5及图6中，用虚线表示接触孔CT1、CT2、CT3，在图6中，用双点划线表示布线M1(即，源极用布线M1S、栅极用布线M1G及控制电极用布线M1C)。
此外，图4及图5的A-A线剖面图与图7大致对应，图4及图5的B-B线剖面图与图8大致对应，图4及图5的C-C线剖面图与图9大致对应，图4及图5的D-D线剖面图与图10大致对应。此外，图11是沿栅极用布线M1G的剖面图，示出了横剖栅极用垫片PDG的剖面图。此外，图12是沿控制电极用布线M1C的剖面图，示出了横剖控制电极用垫片PDC的剖面图。此外，图13与图7的局部放大剖面图对应。
此外，俯视图(图1～图6)所示的X方向和Y方向是指与半导体衬底SUB的主面平行的方向，是互相交叉的方向，优选是互相正交的方向。Y方向与形成在晶体管形成区域RG1内的槽TR1(TR1a)的延伸方向对应。
如图1～图13也示出那样，构成半导体器件(半导体芯片)CP的半导体衬底SUB具有：由例如导入了砷(As)的n+型的单晶硅等构成的衬底主体(半导体衬底、半导体晶圆)SB；和形成于衬底主体SB的主面上且由例如n-型的单晶硅构成的外延层(半导体层)EP。因此，半导体衬底SUB是所谓的外延晶圆。外延层EP也可以看作是半导体衬底SUB的一部分。衬底主体SB和外延层EP是相同的导电型(这里是n型)，但衬底主体SB的杂质浓度(n型杂质浓度)比外延层EP的杂质浓度(n型杂质浓度)高，衬底主体SB的电阻率(比电阻)比外延层EP的电阻率(比电阻)低。外延层EP在衬底主体SB的主面上通过外延生长而形成。
在半导体衬底SUB的主面的晶体管形成区域(元件形成区域)RG1形成有构成功率MISFET的沟槽栅型MISFET。这里，晶体管形成区域(元件形成区域)RG1是半导体衬底SUB的主面中形成有构成功率MISFET的沟槽栅型MISFET的平面区域。在半导体衬底SUB的主面的晶体管形成区域RG1中形成有多个单位晶体管单元Q1，通过将形成在晶体管形成区域RG1内的多个单位晶体管单元Q1并联地连接而形成1个功率MISFET。因此，晶体管形成区域RG1也可以被看作是形成有功率MISFET的区域(功率MISFET形成区域)。各单位晶体管单元Q1由沟槽栅型的MISFET(具有沟槽型栅极构造的MISFET)构成。构成各单位晶体管单元Q1的沟槽栅型的MISFET在此处是n沟道型的MISFET。此外，沟槽栅型MISFET是具有沟槽型栅极构造(埋置于在衬底中设置的槽中的栅极电极构造)的MISFET。
衬底主体SB及外延层EP(n-型外延层EP1)具有作为单位晶体管单元Q1的漏极区域的功能。即，衬底主体SB及外延层EP(n-型外延层EP1)作为功率MISFET的漏极区域发挥功能。在半导体衬底SUB的背面(即，衬底主体SB的背面)整个面上形成有漏极电极用的背面电极(背面漏极电极，漏极电极)BE。该背面电极BE例如可以从半导体衬底SUB的背面依次由钛(Ti)层、镍(Ni)层及金(Au)层的层叠膜形成。
另外，在半导体衬底SUB中，将与形成有外延层EP那一侧相反的一侧的主面称为半导体衬底SUB的背面。此外，在衬底主体SB中，将形成有外延层EP那一侧相反的一侧的主面称为衬底主体SB的背面。因此，半导体衬底SUB的背面与衬底主体SB的背面是同一面。
此外，在晶体管形成区域RG1的外延层EP中形成有p型半导体区域(p型半导体层，p型基区)PR，该p型半导体区域PR具有作为单位晶体管单元Q1的沟道形成区域的功能。即，p型半导体区域PR是沟道形成用(沟道形成区域用)的p型半导体区域。
此外，在晶体管形成区域RG1的外延层EP中，在p型半导体区域PR的上部形成有n+型半导体区域(n+型源极区域)NR，该n+型半导体区域NR具有作为单位晶体管单元Q1的源极区域的功能。即，n+型半导体区域NR是源极用(源极区域用)的n型半导体区域。在n+型半导体区域NR之下存在有p型半导体区域PR。
在半导体衬底SUB上形成有从其主面沿半导体衬底SUB的厚度方向延伸的槽(沟槽)TR1、TR2。槽TR1、TR2中，槽TR1作为用于埋置沟槽栅型MISFET的栅极电极(GE2)及控制电极(GE1)的槽发挥功能，槽TR2是为了将沟槽栅型MISFET的栅极电极(GE2)及控制电极(GE1)分别连接于栅极用布线M1G及控制电极用布线M1C而设置的槽。槽TR1在半导体衬底SUB的主面中设于晶体管形成区域RG1且埋置有控制电极GE1及栅极电极GE2，埋置于槽TR1内的栅极电极GE2作为沟槽栅型MISFET的栅极电极发挥功能，埋置于槽TR1内的控制电极GE1能够作为沟槽栅型MISFET的控制电极发挥功能。即，埋置于槽TR1内的栅极电极GE2对p型半导体区域PR中的沟道区域的形成进行控制，控制沟槽栅型MISFET的导通/截止。此外，埋置于槽TR1内的控制电极GE1对漏极用半导体区域(此处为n-型外延层EP1)进行控制，控制漏极用半导体区域的导通电阻和沟槽栅型MISFET的寄生电容。控制电极GE1也可以看作是栅极电极，但控制沟道的导通/截止(即，沟槽栅型MISFET的导通/截止)的是栅极电极GE2。
槽TR2与槽TR1相连，并在半导体衬底SUB的主面中延伸到晶体管形成区域RG1的外部，且埋置有控制电极GE1及栅极电极GE2。因此，埋置于槽TR2内的栅极电极GE2与埋置于槽TR1内的栅极电极GE2一体地形成从而相连，此外，埋置于槽TR2内的控制电极GE1与埋置于槽TR1内的控制电极GE1一体地形成从而相连。但是，埋置于槽TR2内的栅极电极GE2并非作为沟槽栅型MISFET的栅极电极发挥功能，埋置于槽TR2内的控制电极GE1并非作为沟槽栅型MISFET的控制电极发挥功能。槽TR2是为了将栅极用布线M1G的通孔部(栅极用通孔部)连接于槽TR2内的栅极电极GE2、以及为了将控制电极用布线M1C的通孔部(控制电极用通孔部)连接于槽TR2内的控制电极GE1而设置的。
槽TR1的平面布局如下。顺便说明的是，X方向与Y方向是与半导体衬底SUB的主面平行的方向，是互相交叉的方向，优选是互相正交的方向。
如图3及图4所示，在晶体管形成区域RG1中，沿Y方向延伸的槽TR1(TR1a)在X方向上以规定的间隔(间距)排列有多个。此外，在晶体管形成区域RG1中，各自沿Y方向延伸的多个槽TR1(TR1a)的一方的端部(Y方向的一方的端部)彼此通过在X方向上延伸的槽TR1(TR1b)而连结，另一方的端部(Y方向的另一方的端部)彼此通过在X方向上延伸的槽TR1(TR1b)而连结。此处，对沿Y方向延伸且在X方向上以规定的间隔(间距)排列的槽TR1标记附图标记TR1a并将之称为槽TR1a。此外，对将沿Y方向延伸的多个槽TR1a的端部(Y方向的端部)彼此连结起来的、在X方向上延伸的槽TR1标记附图标记TR1b并将之称为槽TR1b。因此，沿Y方向延伸的槽TR1a在X方向上以规定的间隔(间距)排列有多个，并且多个槽TR1a的端部(Y方向的端部)彼此通过沿X方向延伸的槽TR1b而连结。槽TR1a与槽TR1b相连。因此，埋置于槽TR1b内的栅极电极GE2与埋置于槽TR1a内的栅极电极GE2一体地形成从而相连，此外，埋置于槽TR1b内的控制电极GE1与埋置于槽TR1a内的控制电极GE1一体地形成从而相连。另外，埋置于槽TR1a内的栅极电极GE2及控制电极GE1作为沟槽栅型MISFET的栅极电极及控制电极发挥功能，但是埋置于槽TR1b内的栅极电极GE2及控制电极GE1也有不作为沟槽栅型MISFET的栅极电极及控制电极发挥功能的情况。
源极用的接触孔CT1配置于在X方向上相邻的槽TR1a之间，并于在X方向上相邻的槽TR1a之间沿Y方向延伸。
槽TR2形成于与晶体管形成区域RG1邻接的区域(在Y方向上邻接的区域)，与沿X方向延伸的槽TR1b连结且沿Y方向延伸的槽TR2(TR2a)在X方向上以规定的间隔(间距)排列有多个。此外，各自沿Y方向延伸的多个槽TR2(TR2a)的一方的端部(Y方向的一方的端部)与沿X方向延伸的槽TR1b连结，另一方的端部(Y方向的一方的端部)与沿X方向延伸的槽TR2(TR2b)连结。此处，对沿Y方向延伸且在X方向上以规定的间隔(间距)排列的槽TR2标记附图标记TR2a并将之称为槽TR2a。此外，对将沿Y方向延伸的多个槽TR2a的端部(与连结于槽TR1b这一侧的端部相反的一侧的端部)彼此连结的、沿X方向延伸的槽TR2标记附图标记TR2b并将之称为槽TR2b。因此，沿Y方向延伸的槽TR2a在X方向上以规定的间隔(间距)排列有多个，并且多个槽TR2a的一方的端部(Y方向的端部)与沿X方向延伸的槽TR1b连结，并且多个槽TR2a的另一方的端部(Y方向的端部)彼此通过沿X方向延伸的槽TR2b而连结。各槽TR2a从连结于槽TR1b的位置起朝向晶体管形成区域RG1的外部沿着Y方向延伸。槽TR2a与槽TR2b相连。因此，埋置于槽TR2b内的栅极电极GE2与埋置于槽TR2a内的栅极电极GE2一体地形成从而相连，此外，埋置于槽TR2b内的控制电极GE1与埋置于槽TR2a内的控制电极GE1一体地形成从而相连。
在晶体管形成区域RG1中，槽TR1形成为从n+型半导体区域NR的上表面起贯穿(穿过)n+型半导体区域NR及p型半导体区域PR，并终止于p型半导体区域PR的下层的外延层EP(即，n-型外延层EP1)。此处，将外延层EP中的、比p型半导体区域PR位于下层且维持n-型状态的区域称为n-型外延层EP1。在p型半导体区域PR之下存在有n-型外延层EP1。外延层EP中的n-型外延层EP1具有作为单位晶体管单元Q1的漏极区域的功能。
即，在外延层EP中，与槽TR1邻接地形成有p型半导体区域PR，此外，在外延层EP中，与槽TR1邻接地在p型半导体区域PR之上形成有n+型半导体区域NR，p型半导体区域PR之下为n-型的外延层EP(即n-型外延层EP1)。因此，在相邻的槽TR1之间的外延层EP的表层形成有n+型半导体区域NR，在该n+型半导体区域NR之下形成有p型半导体区域PR，在该p型半导体区域PR之下形成有n-型的外延层EP(即，n-型外延层EP1)。
因此，各槽TR1形成为从半导体衬底SUB的主面(即，外延层EP的主面)起贯穿源极用的半导体区域(此处为n+型半导体区域NR)和沟道用的半导体区域(此处为p型半导体区域PR)，并终止于漏极用的半导体区域(此处为n-型外延层EP1)中。因此，槽TR1的底面比n+型半导体区域NR的底面(即，n+型半导体区域NR与p型半导体区域PR的边界面)深且比p型半导体区域PR的底面深，但并未到达衬底主体SB，而是位于n-型外延层EP1的途中(深度方向的途中)。
另外，“深度”或者“深度位置”对应于距离半导体衬底SUB的主面(即外延层EP的主面)的距离(与半导体衬底SUB的主面垂直的方向上的距离)。而且，将离半导体衬底SUB的主面(即外延层EP的主面)近的一侧作为浅侧，将离半导体衬底SUB的主面(即外延层EP的主面)远的一侧(换言之，离半导体衬底SUB的背面近的一侧)作为深侧。
在槽TR1的内部的下方，隔着栅极绝缘膜用的绝缘膜(绝缘层，栅极绝缘膜)G1而形成有控制电极GE1，在槽TR1的内部的上方，隔着栅极绝缘膜用的绝缘膜(绝缘层，栅极绝缘膜)G2而形成有栅极电极GE2(参照图7及图13)。在槽TR1内，绝缘膜G2夹置在槽TR1的侧壁与栅极电极GE2之间，绝缘膜G1夹置在槽TR1的侧壁及底面与控制电极GE1之间。优选绝缘膜G1比绝缘膜G2厚。此外，在槽TR1内，在控制电极GE1上方有栅极电极GE2存在，在栅极电极GE2的下方有控制电极GE1存在，但是控制电极GE1与栅极电极GE2并不互相接触，在控制电极GE1与栅极电极GE2之间夹置有绝缘膜(绝缘层)G3。绝缘膜G1、绝缘膜G2和绝缘膜G3都由例如氧化硅构成。绝缘膜G1、绝缘膜G2和绝缘膜G3既可以是各自独立的膜，也可以是一体的膜。控制电极GE1和栅极电极GE2都由导电体构成，例如由低电阻的多晶硅(掺杂多晶硅)构成。
因此，在晶体管形成区域RG1中，成为在槽TR1内隔着绝缘膜G1及绝缘膜G2而埋置有控制电极GE1与隔着绝缘膜G3而设在控制电极GE1上方的栅极电极GE2的层叠构造的状态。
由于在控制电极GE1与栅极电极GE2之间夹置有绝缘膜G3，所以控制电极GE1与栅极电极GE2并不短路，而是彼此绝缘。因此，对控制电极GE1与栅极电极GE2能够彼此独立地控制，对控制电极GE1与栅极电极GE2既能够施加相同的电位也能够施加不同的电位。
形成于槽TR1内的栅极电极GE2的上表面的深度位置比源极用的n+型半导体区域NR的底面(即，n+型半导体区域NR与p型半导体区域PR的边界面)浅。即，形成于槽TR1内的栅极电极GE2的上表面处于比n+型半导体区域NR的底面高的位置。因此，当沿半导体衬底SUB的厚度方向观察时，形成于槽TR1内的栅极电极GE2与源极用的n+型半导体区域NR部分重叠。此外，形成于槽TR1内的栅极电极GE2的底面的深度位置或者与p型半导体区域PR的底面相同，或者比p型半导体区域PR的底面深，从而位于漏极用的半导体区域(此处为n-型外延层EP1)的厚度的途中。此外，形成于槽TR1内的控制电极GE1的上表面的深度位置和底面的深度位置均位于漏极用的半导体区域(此处为n-型外延层EP1)的厚度的途中。因此，当沿半导体衬底SUB的厚度方向观察时，形成于槽TR1内的控制电极GE1与漏极用的半导体区域(此处为n-型外延层EP1)重叠，但是源极用的n+型半导体区域NR与沟道用的p型半导体区域PR不重叠。
因此，槽TR1内的栅极电极GE2的侧面隔着绝缘膜G2而与n+型半导体区域NR及p型半导体区域PR相对。具体地说，槽TR1内的栅极电极GE2的侧面的上部隔着绝缘膜G2而与n+型半导体区域NR相对，槽TR1内的栅极电极GE2的侧面的中间部隔着绝缘膜G2而与p型半导体区域PR相对，槽TR1内的栅极电极GE2的侧面的下部隔着绝缘膜G2而与漏极用半导体区域(此处为n-型外延层EP1)相对。另一方面，槽TR1内的控制电极GE1的侧面及底面并不是与n+型半导体区域NR及p型半导体区域PR相对，而是隔着绝缘膜G1而与漏极用半导体区域(此处为n-型外延层EP1)相对。
形成于槽TR1内的栅极电极GE2作为单位晶体管单元Q1的栅极电极发挥功能，形成于槽TR1内的栅极电极GE2与槽TR1的侧壁之间的绝缘膜G2作为单位晶体管单元Q1的栅极绝缘膜发挥功能。因此，形成于槽TR1内的栅极电极GE2与槽TR1的侧壁之间的绝缘膜G2可以看作是栅极电极GE2的栅极绝缘膜。沟道形成在隔着绝缘膜G2而与栅极电极GE2的侧面相对的p型半导体区域PR中。即，单位晶体管单元Q1的沟道电流能够沿着槽TR1的侧壁(侧面)而在半导体衬底SUB的厚度方向上流动。此外，形成于槽TR1内的控制电极GE1与槽TR1的侧壁之间的绝缘膜G1也可以被看作是控制电极GE1的栅极绝缘膜。
槽TR2与槽TR1相连，并能够以与槽TR1相同的工序形成。优选槽TR2的宽度W2比槽TR1的宽度W1大(即，W2＞W1)。尤其优选沿Y方向延伸的槽TR2a的宽度(X方向上的宽度)W2比沿Y方向延伸的槽TR1a的宽度(X方向上的宽度)W1大(即，W2＞W1)。由此，能够减小槽TR1(TR1a)的宽度W1，且增大槽TR2(TR2a)的宽度W2。通过减小槽TR1(TR1a)的宽度W1，能够使可形成在晶体管形成区域RG1中的单位晶体管单元Q1的数量增加，能够降低功率MISFET的导通电阻。此外，通过减小槽TR1(TR1a)的宽度W1，由于若导通电阻相同，则能够缩小晶体管形成区域RG1的面积，所以能够谋求半导体器件的小型化(小面积化)。此外，通过增大槽TR2(TR2a)的宽度W2，容易在槽TR2内的栅极电极GE2上连接栅极用布线M1G的通孔部(栅极用通孔部)，此外，容易在槽TR2内的控制电极GE1上连接控制电极用布线M1C的通孔部(控制电极用通孔部)。
此外，槽TR2的底面的深度位置与槽TR1的底面的深度位置可以大致相同，但在槽TR2的宽度(W2)与槽TR1的宽度(W1)不同的情况等下，槽TR2的底面的深度位置与槽TR1的底面的深度位置能够不同。例如，在槽TR2的宽度(W2)比槽TR1的宽度(W1)大的情况下，槽TR2的底面的深度位置能够比槽TR1的底面的深度位置深。
在外延层EP中，在与槽TR1(尤其是槽TR1a)邻接的位置形成有源极用的n型半导体区域(此处为n+型半导体区域NR)，但在与槽TR2邻接的位置并不形成源极用的n型半导体区域(此处为n+型半导体区域NR)。这是因为，埋置于槽TR1(尤其是槽TR1a)内的栅极电极GE2及控制电极GE1作为沟槽栅型MISFET的栅极电极及控制电极发挥功能，而埋置于槽TR2内的栅极电极GE2及控制电极GE1并不作为沟槽栅型MISFET的栅极电极及控制电极发挥功能。但是，在外延层EP中，也可以在与槽TR2邻接的区域形成p型半导体区域PR。
槽TR2具有：与槽TR1同样地埋置有控制电极GE1与栅极电极GE2的区域(TR3)；和并不埋置栅极电极GE2但埋置控制电极GE1的区域(TR4)(参照图8～图10)。此处，对槽TR2中的、与槽TR1同样地埋置有控制电极GE1和栅极电极GE2的区域标记附图标记TR3并将之称为层叠区域TR3，对不埋置栅极电极GE2但埋置控制电极GE1的区域标记附图标记TR4并将之称为单层区域TR4。在图4中，标记了附图标记TR4的用虚线围成的区域内的槽TR2为单层区域TR4，槽TR2中的单层区域TR4以外的区域为层叠区域TR3。图8的剖面图所示的槽TR2是层叠区域TR3的槽TR2，图9的剖面图所示的槽TR2是单层区域TR4的槽TR2。另外，沿Y方向延伸的各槽TR2a如图10所示，具有层叠区域TR3和单层区域TR4。
在层叠区域TR3中，埋置于槽TR2内部的构造与埋置于槽TR1内部的构造基本上相同。即，在层叠区域TR3中，在槽TR2内部的下方，隔着绝缘膜G1而形成有控制电极GE1，在槽TR2内部的上方，隔着绝缘膜G2而形成有栅极电极GE2。在层叠区域TR3的槽TR2内，绝缘膜G2夹置在槽TR2的侧壁与栅极电极GE2之间，绝缘膜G1夹置在槽TR2的侧壁及底面与控制电极GE1之间。此外，在层叠区域TR3的槽TR2内，在控制电极GE1的上方有栅极电极GE2存在，在栅极电极GE2的下方有控制电极GE1存在，但是控制电极GE1与栅极电极GE2彼此不相接触，在控制电极GE1与栅极电极GE2之间夹置有绝缘膜G3。因此，在层叠区域TR3的槽TR2内，成为隔着绝缘膜G1及绝缘膜G2而埋置有控制电极GE1与隔着绝缘膜G3而设在控制电极GE1上方的栅极电极GE2的层叠构造的状态。
在单层区域TR4中，埋置于槽TR2内部的构造与埋置于槽TR1内部的构造是不同的。即，在单层区域TR4中，在槽TR2的内部，隔着绝缘膜G1而形成有控制电极GE1，且不形成栅极电极GE2及绝缘膜G2(参照图9及图10)。在单层区域TR4的槽TR2内，绝缘膜G1夹置在槽TR2的侧壁及底面与控制电极GE1之间。因此，在单层区域TR4的槽TR2内，成为隔着绝缘膜G1而埋置控制电极GE1的状态。单层区域TR4的槽TR2内的控制电极GE1与层叠区域TR3的槽TR2内的控制电极GE1一体地形成从而相连。因此，单层区域TR4的槽TR2内的控制电极GE1、层叠区域TR3的槽TR2内的控制电极GE1和槽TR1内的控制电极GE1一体地形成，从而彼此相连。此外，层叠区域TR3的槽TR2内的栅极电极GE2与槽TR1内的栅极电极GE2一体地形成，从而彼此相连。
在半导体衬底SUB的主面(即，外延层EP的主面)上，以覆盖控制电极GE1及栅极电极GE2的方式形成有绝缘膜IL。绝缘膜IL是层间绝缘膜，例如由氧化硅膜构成。
在绝缘膜IL上形成有接触孔(开口部、孔、贯穿孔、连接孔)CT1、CT2、CT3。其中，接触孔CT1是源极引出用的接触孔(即，源极用的接触孔)，接触孔CT2是栅极电极GE2引出用的接触孔(即，栅极用的接触孔)，接触孔CT3是控制电极GE1引出用的接触孔(即，控制电极用的接触孔)。
在绝缘膜IL上形成有由导电膜(导电体)构成的布线M1。布线M1包括源极用布线M1S、栅极用布线M1G、以及控制电极用布线M1C。
源极用布线M1S、栅极用布线M1G、以及控制电极用布线M1C彼此分离，并不相连。即，控制电极用布线M1C并不通过导体与源极用布线M1S相连，且也不通过导体与栅极用布线M1G相连。此外，栅极用布线M1G并不通过导体与源极用布线M1S相连，且也不通过导体与控制电极用布线M1C相连。此外，源极用布线M1S并不通过导体与栅极用布线M1G相连，且也不通过导体与控制电极用布线M1C相连。
源极用布线M1S形成在绝缘膜IL上，并且源极用布线M1S的一部分埋置于源极用的接触孔CT1内。将源极用布线M1S中的、埋置于源极用的接触孔CT1内的部分称为“源极用布线M1S的通孔部”或“源极用通孔部”。
栅极用布线M1G形成在绝缘膜IL上，并且栅极用布线M1G的一部分埋置于栅极用的接触孔CT2内。将栅极用布线M1G中的、埋置于栅极用的接触孔CT2内的部分称为“栅极用布线M1G的通孔部”或“栅极用通孔部”。
控制电极用布线M1C形成在绝缘膜IL上，并且控制电极用布线M1C的一部分埋置于控制电极用的接触孔CT3内。将控制电极用布线M1C中的、埋置于控制电极用的接触孔CT3内的部分称为“控制电极用布线M1C的通孔部”或“控制电极用通孔部”。
此处，关于源极用通孔部与源极用布线M1S一体地形成、栅极用通孔部与栅极用布线M1G一体地形成、控制电极用通孔部与控制电极用布线M1C一体地形成的情况进行了说明。作为其他方式，也可以将源极用通孔部(埋置于接触孔CT1内的导电部)相对于源极用布线M1S另外地(以其他工序)形成，将栅极用通孔部(埋置于接触孔CT2内的导电部)相对于栅极用布线M1G另外地(以其他工序)形成，将控制电极用通孔部(埋置于接触孔CT3内的导电部)相对于控制电极用布线M1C另外地(以其他工序)形成。
源极用布线M1S形成在整个晶体管形成区域RG1。源极用的接触孔CT1形成在晶体管形成区域RG1中的、俯视观察时的槽TR1(TR1a)之间的外延层EP的上方，并贯穿绝缘膜IL及n+型半导体区域NR，接触孔CT1的底部到达p型半导体区域PR。因此，埋置于源极用的接触孔CT1内的源极用通孔部也贯穿绝缘膜IL及n+型半导体区域NR，源极用通孔部的底部到达p型半导体区域PR。
由于源极用通孔部的下部侧面与n+型半导体区域NR相接触，所以，源极用通孔部与n+型半导体区域NR相接触，从而与n+型半导体区域NR电连接。此外，由于源极用通孔部的底面与p型半导体区域PR相接触，所以，源极用通孔部与p型半导体区域PR相接触，从而与p型半导体区域PR电连接。
另外，源极用通孔部还可以与p型半导体区域PR直接接触，可以是，在与源极用通孔部的底面相接触的位置设置杂质浓度比p型半导体区域PR高的p+型半导体区域PR2，经由该p+型半导体区域PR2使源极用通孔部与p型半导体区域PR电连接。图7中示出了在源极用通孔部与p型半导体区域PR之间夹置有该p+型半导体区域PR2，并经由该p+型半导体区域PR2使源极用通孔部与p型半导体区域PR电连接的情况。通过设置p+型半导体区域PR2能够降低源极用通孔部的接触电阻。在省略形成p+型半导体区域PR2的情况下，源极用通孔部的底面与p型半导体区域PR接触。
因此，源极用布线M1S的通孔部、即源极用通孔部与n+型半导体区域NR及p型半导体区域PR双方电连接。因此，源极用布线M1S与n+型半导体区域NR及p型半导体区域PR双方电连接。即，源极用的n+型半导体区域NR及其下方的p型半导体区域PR经由源极用通孔部而与源极用布线M1S电连接。源极用的接触孔CT1在晶体管形成区域RG1中形成于在X方向上相邻的槽TR1a之间，且以沿Y方向延伸的方式形成。因此，源极用的接触孔CT1在晶体管形成区域RG1中形成有多个，经由埋置于这些多个接触孔CT1中的源极用通孔部，设于晶体管形成区域RG1中的多个单位晶体管单元Q1的源极区域(n+型半导体区域NR)及沟道用的p型半导体区域(PR)电连接于共用的源极用布线M1S。
在俯视观察时，栅极用布线M1G不是形成在晶体管形成区域RG1内，而是形成在晶体管形成区域RG1的周围。而且，在俯视观察时，栅极用布线M1G与槽TR2重叠，具体地说，沿X方向延伸的部分的栅极用布线M1G在俯视观察时与沿Y方向延伸的槽TR2a重叠，在栅极用布线M1G与槽TR2(TR2a)的重叠区域中配置有栅极用的接触孔CT2。配置有栅极用的接触孔CT2的区域中的槽TR2为层叠区域TR3，并埋置有控制电极GE1和栅极电极GE2。
因此，栅极用的接触孔CT2在晶体管形成区域RG1的周围形成于层叠区域TR3的槽TR2的上方(在俯视观察时与层叠区域TR3的槽TR2重叠的位置)，并贯穿绝缘膜IL，且接触孔CT2的底部到达层叠区域TR3的槽TR2内的栅极电极GE2。因此，埋置于栅极用的接触孔CT2内的栅极用通孔部也贯穿绝缘膜IL，且栅极用通孔部的底部到达层叠区域TR3的槽TR2内的栅极电极GE2。由于栅极用通孔部的底面与层叠区域TR3的槽TR2内的栅极电极GE2相接触，所以，栅极用通孔部与层叠区域TR3的槽TR2内的栅极电极GE2相接触，从而与该栅极电极GE2电连接。层叠区域TR3的槽TR2内的栅极电极GE2与晶体管形成区域RG1的槽TR1内的栅极电极GE2一体地形成。因此，栅极用布线M1G经由埋置于栅极用的接触孔CT2内的栅极用通孔部而与层叠区域TR3的槽TR2内的栅极电极GE2连接，并通过槽TR2内的栅极电极GE2而与槽TR1内的栅极电极GE2电连接。
在俯视观察时，控制电极用布线M1C不是形成在晶体管形成区域RG1内，而是形成在晶体管形成区域RG1的周围。而且，控制电极用布线M1C在俯视观察时与槽TR2重叠，具体地说，沿X方向延伸的部分的控制电极用布线M1C与沿Y方向延伸的槽TR2a在俯视观察时重叠，在控制电极用布线M1C与槽TR2(TR2a)的重叠区域中配置有控制电极用的接触孔CT3。配置有栅极用的接触孔CT3的区域中的槽TR2为单层区域TR4，并埋置有控制电极GE1(未埋置栅极电极GE2)。
因此，控制电极用的接触孔CT3在晶体管形成区域RG1的周围形成在单层区域TR4的槽TR2的上方(在俯视观察时与单层区域TR4的槽TR2重叠的位置)，并贯穿绝缘膜IL，接触孔CT3的底部到达单层区域TR4的槽TR2内的控制电极GE1。因此，埋置于控制电极用的接触孔CT3内的控制电极用通孔部也贯穿绝缘膜IL，控制电极用通孔部的底部到达单层区域TR4的槽TR2内的控制电极GE1。由于控制电极用通孔部的底面与单层区域TR4的槽TR2内的控制电极GE1相接触，所以，控制电极用通孔部与单层区域TR4的槽TR2内的控制电极GE1相接触，从而与该控制电极GE1电连接。单层区域TR4的槽TR2内的控制电极GE1与晶体管形成区域RG1的槽TR1内的控制电极GE1一体地形成。因此，控制电极用布线M1C经由控制电极用通孔部而连接于单层区域TR4的槽TR2内的控制电极GE1，并通过槽TR2内的控制电极GE1而与槽TR1内的控制电极GE1电连接。
布线M1(栅极用布线M1G、控制电极用布线M1C及源极用布线M1S)由用于保护表面的绝缘膜PA覆盖。即，在绝缘膜IL上，以覆盖布线M1(栅极用布线M1G、控制电极用布线M1C及源极用布线M1S)的方式形成有绝缘膜PA。该绝缘膜PA是半导体器件最上层的膜(绝缘膜)。
如图1等所示，在绝缘膜PA中形成有多个开口部OP，布线M1的一部分从各开口部OP露出。从开口部OP露出的布线M1为焊接垫片(垫片电极)。
即，通过从形成于绝缘膜PA中的开口部OP(开口部OP中的用于形成源极用的焊接垫片的开口部OP)露出的源极用布线M1S而形成源极用的焊接垫片(源极用垫片PDS)。此外，通过从形成于绝缘膜PA中的开口部OP(开口部OP中的用于形成栅极用的焊接垫片的开口部OP)露出的栅极用布线M1G而形成栅极用的焊接垫片(栅极用垫片PDG)。此外，通过从形成于绝缘膜PA中的开口部OP(开口部OP中的用于形成控制电极用的焊接垫片的开口部OP)露出的控制电极用布线M1C形成控制电极用的焊接垫片(控制电极用垫片PDC)。
在这样构成的半导体器件中，形成于晶体管形成区域RG1中的沟槽栅型MISFET的动作电流在漏极用的外延层EP(即，n-型外延层EP1)和源极用的n+型半导体区域NR之间沿着栅极电极GE2的侧面(即，槽TR1的侧面)在半导体衬底SUB的厚度方向上流动。即，沟道沿着半导体衬底SUB的厚度方向形成。p型半导体区域PR中的、隔着绝缘膜G2而与栅极电极GE2邻接的区域，即在n+型半导体区域NR和n-型外延层EP1之间沿着槽TR1的区域为沟道形成区域(沟道层)。
因此，形成于晶体管形成区域RG1中的沟槽栅型MISFET也是纵型的MISFET(纵型的场效应晶体管)。此处，纵型的MISFET对应于源极-漏极间的电流在半导体衬底(SUB)的厚度方向(与半导体衬底的主面大致垂直的方向)上流动的MISFET。
为了使电流流过沟槽栅型MISFET，从栅极用垫片PDG经由栅极用布线M1G对栅极电极GE2施加Vth(沟道的反转电压、阈值电压)以上的电压。由此，在源极用垫片PDS与背面电极BE之间，电流能够经由源极用布线M1S、源极区域(n+型半导体区域NR)、沟道层、外延层EP(漏极区域)及衬底主体SB流动。即，由于在栅极电极GE2与源极用布线M1S之间以使栅极电极GE2变成高电位的方式施加规定电压，所以在隔着绝缘膜G2而与栅极电极GE2相对的p型半导体区域PR中形成有沟道，电流通过该沟道在漏极区域(外延层EP及衬底主体SB)和源极区域(n+型半导体区域NR)之间流动。
此外，能够从控制电极用垫片PDC经由控制电极用布线M1C对控制电极GE1施加所希望的电压。源极用布线M1S、栅极用布线M1G及控制电极用布线M1C彼此分离，控制电极用布线M1C与源极用布线M1S和栅极用布线M1G的任一方都不通过导体相连。因此，控制电极GE1的电位能够与源极区域(n+型半导体区域NR)及栅极电极GE2独立地控制。因此，控制电极GE1的电位可以与源极区域(n+型半导体区域NR)为同电位，也可以与栅极电极GE2为同电位，或者也可以与源极区域(n+型半导体区域NR)及栅极电极GE2这两者都是不同电位。
＜关于半导体器件的制造工序＞
下面参照图14～图39对本实施方式的半导体器件的制造工序的一例进行说明。图14～图39是本实施方式的半导体器件的制造工序中的主要部分剖面图。在图14～图39中，图14、图16、图18、图20、图22、图24、图26、图28、图30、图32、图34、图36及图38示出了与上述图7相当的剖面图(相当于图4的A-A线的位置处的剖面图)。此外，在图14～图39中，图15、图17、图19、图21、图23、图25、图27、图29、图31、图33、图35、图37及图39示出了与上述图10大致相当的剖面图(相当于图4的D-D线的位置处的剖面图)。另外，此处是对本实施方式的半导体器件的制造工序的一个优选例子进行说明，但并不限于此，可以进行各种变更。
为了制造半导体器件，首先，如图14及图15所示，准备半导体衬底SUB，该半导体衬底SUB具有例如由n+型的单晶硅等构成的衬底主体(半导体衬底，半导体晶圆)SB、和形成于衬底主体SB的主面上的由n-型的单晶硅构成的外延层(半导体层)EP。半导体衬底SUB是所谓的外延晶圆。半导体衬底SUB能够通过例如在衬底主体SB的主面上外延生长外延层EP而形成。衬底主体SB是低电阻衬底，其电阻率(比电阻)例如为1～10mΩcm左右。外延层EP是半导体层，外延层EP的杂质浓度(n型杂质浓度)比衬底主体SB的杂质浓度(n型杂质浓度)低，外延层EP的电阻率比衬底主体SB的电阻率高。
接着，如图16及图17所示，在半导体衬底SUB的主面形成槽(沟槽)TR1、TR2。槽TR1是用于埋置栅极电极GE2及控制电极GE1来形成沟槽栅型MISFET的槽(沟槽)，槽TR2是用于引出栅极电极GE2和控制电极GE1的槽(沟槽、接触用的槽)。即，槽TR2兼作为将栅极电极GE2从正上方(槽TR2的正上方)引出而连接于布线(栅极用布线M1G)的槽、和将控制电极GE1从正上方(槽TR2的正上方)引出而连接于布线(控制电极用布线M1C)的槽。槽TR2与槽TR1相连。
具体地，槽TR1、TR2例如能够如下所述形成。
首先，在半导体衬底SUB上(主面整个面上)形成硬掩模用的绝缘膜(未图示)。该硬掩模用的绝缘膜由例如氮化硅膜、氧化硅膜、或这些膜的层叠膜构成，能够通过例如CVD(Chemical Vapor Deposition：化学气相沉积)法而形成。接着，在硬掩模用的绝缘膜上利用光刻(photolithography)技术形成光致抗蚀剂图案(未图示)，然后将该光致抗蚀剂图案用作蚀刻掩模来蚀刻硬掩模用的绝缘膜(例如干法蚀刻)从而形成图案。然后除去光致抗蚀剂图案。由此，已形成图案的硬掩模用的绝缘膜为在槽TR1、TR2的预定形成区域具有开口部的状态。然后，将已形成图案的硬掩模用的绝缘膜用作蚀刻掩模(硬掩模)来蚀刻(例如干法蚀刻)外延层EP，从而在外延层EP上形成槽TR1、TR2。然后，通过蚀刻(例如湿法蚀刻)等将硬掩模用的绝缘膜除去。这样就能够如图16及图17所示形成槽TR1、TR2。
此外，作为其他方式，也可以将在半导体衬底SUB上利用光刻技术形成的光致抗蚀剂图案用作蚀刻掩模来蚀刻(例如干法蚀刻)外延层EP，由此形成槽TR1、TR2。
槽TR1和槽TR2通过相同的工序(相同的蚀刻工序)形成。因此，槽TR1的深度与槽TR2的深度也可以大致相同，但在槽TR1的宽度与槽TR2的宽度不同的情况下等，槽TR1的深度与槽TR2的深度也能够不同。例如，在槽TR2的宽度比槽TR1的宽度大的情况下，槽TR2的深度能够比槽TR1的深度深。
槽TR1、TR2的深度是比在后形成的p型半导体区域PR的底面(接合面)深且比外延层EP的底面(即外延层EP与衬底主体SB的界面)浅的尺寸。即，槽TR1、TR2不贯穿外延层EP，在槽TR1、TR2的下方残存有外延层EP。
槽TR2的宽度可以与槽TR1的宽度大致相同，但若比槽TR1的宽度大则更优选。此处，槽TR2的宽度对应于与半导体衬底SUB的主面(因此，外延层EP的主面)平行且与槽TR2的延伸方向垂直的方向上的宽度(尺寸)。此外，槽TR1的宽度对应于与半导体衬底SUB的主面(因此，外延层EP的主面)平行且与槽TR1的延伸方向垂直的方向上的宽度(尺寸)。
若槽TR1的宽度过大，则不利于半导体器件的小型化(小面积化)，此外，若槽TR2的宽度过小，则难以在槽TR2上形成接触孔。因此，从一边在一定程度上抑制槽TR1的宽度一边确保能够形成接触孔的槽TR2的宽度的观点来看，更优选槽TR2的宽度比槽TR1的宽度大。
接着，如图18及图19所示，例如利用热氧化法等而在包括槽TR1、TR2的内表面(侧壁及底面)在内的半导体衬底SUB的主面上形成氧化硅膜等构成的绝缘膜G1a。在该阶段，绝缘膜G1a形成于槽TR1、TR2的内表面(侧壁及底面)和外延层EP的露出的上表面。
接着，在半导体衬底SUB的主面(主面整个面)上、即绝缘膜G1a上以埋置于槽TR1、TR2内的方式形成导电膜CD1。导电膜CD1是控制电极GE1形成用的导电膜。导电膜CD1由例如低电阻的多晶硅膜(掺杂多晶硅膜)构成，能够利用CVD法等形成。构成导电膜CD1的多晶硅膜被导入杂质(优选n型杂质)。
接着，通过对导电膜CD1进行蚀刻(回蚀刻)，而如图20及图21所示将槽TR1、TR2的外部的导电膜CD1除去，并在槽TR1、TR2内残留导电膜CD1。在该阶段，残留于槽TR1、TR2内的导电膜CD1的上表面处于与半导体衬底SUB的主面大致相同高度的位置。
接着，如图22及图23所示，在半导体衬底SUB上利用光刻技术形成光致抗蚀剂图案RP1。光致抗蚀剂图案RP1以覆盖成为单层区域TR4的部分的槽TR2的方式形成。即，在上述图4中标记了附图标记TR4的用虚线围成的区域被光致抗蚀剂图案RP1所覆盖。因此，形成光致抗蚀剂图案RP1后，成为单层区域TR4的部分的槽TR2被光致抗蚀剂图案RP1覆盖，但成为单层区域TR4的部分以外的槽TR2(因此，成为层叠区域TR3的部分的槽TR2)及槽TR1全体并不被光致抗蚀剂图案RP1覆盖。
接着，在形成有光致抗蚀剂图案RP1的状态下对导电膜CD1进行蚀刻(回蚀刻)。此时，在光致抗蚀剂图案RP1没有覆盖的区域，槽TR1、TR2内的导电膜CD1被蚀刻(回蚀刻)，但是槽TR1、TR2内的导电膜CD1并非在整个厚度上被除去，而是以使得导电膜CD1残留到槽TR1、TR2的深度途中的方式进行导电膜CD1的蚀刻(回蚀刻)。另一方面，在光致抗蚀剂图案RP1所覆盖的区域，槽TR2内的导电膜CD1不被蚀刻而保持原样地残留。图22及图23示出了该阶段。通过残留在槽TR1、TR2内的导电膜CD1形成控制电极GE1。即，残留在槽TR1、TR2内的导电膜CD1为控制电极GE1。由于槽TR1与槽TR2相连，所以槽TR1内的控制电极GE1与槽TR2内的控制电极GE1一体地形成从而相连。然后除去光致抗蚀剂图案RP1。
接着，如图24及图25所示，将露出的绝缘膜G1a通过蚀刻而除去。此时，未被控制电极GE1覆盖而是露出的部分的绝缘膜G1a被蚀刻而除去，但在槽TR1、TR2内，夹置在控制电极GE1与槽TR1、TR2的内表面(侧壁及底面)之间的部分的绝缘膜G1a不被除去而残留，成为上述绝缘膜G1。由此，成为在槽TR1、TR2内隔着绝缘膜G1埋置有控制电极GE1的状态。其中，在槽TR2中的成为单层区域TR4的部分，控制电极GE1的上表面处于与外延层EP的上表面大致相同高度的位置，而在槽TR1和成为单层区域TR4的部分以外的槽TR2中，控制电极GE1的上表面位于槽TR1、TR2的深度的途中。
接着，如图26及图27所示，利用例如热氧化法等在包括槽TR1、TR2的侧壁及控制电极GE1的表面(露出表面)在内的半导体衬底SUB的主面上形成由氧化硅膜等构成的绝缘膜G2a。在该阶段，绝缘膜G2a形成于不被控制电极GE1覆盖的部分的槽TR1、TR2的侧壁、控制电极GE1的表面(露出表面)、以及外延层EP的露出的上表面。绝缘膜G2a还可以通过CVD法形成。
绝缘膜G2a若形成得比绝缘膜G1薄则更优选，由此，能够提高沟槽栅型MISFET的电流驱动能力，能够降低由沟槽栅型MISFET构成的功率MISFET的导通电阻。
接着，如图28及图29所示，在半导体衬底SUB的主面(主面整个面)上、即绝缘膜G2a上，以埋置于槽TR1、TR2内的方式形成导电膜CD2。导电膜CD2是栅极电极GE2形成用的导电膜。导电膜CD2由例如低电阻的多晶硅膜(掺杂多晶硅膜)构成，可以利用CVD法等形成。构成导电膜CD2的多晶硅膜被导入杂质(优选为n型杂质)。
接着，通过对导电膜CD2进行蚀刻(回蚀刻)，而如图30及图31所示，将槽TR1、TR2外部的导电膜CD2除去，并在槽TR1、TR2内残留导电膜CD2。通过残留在槽TR1、TR2内的导电膜CD2而形成栅极电极GE2。即，残留在槽TR1、TR2内的导电膜CD2为栅极电极GE2。由于槽TR1与槽TR2相连，所以槽TR1内的栅极电极GE2与槽TR2内的栅极电极GE2一体地形成从而相连。在槽TR1、TR2内，夹置在栅极电极GE2与槽TR1、TR2的侧壁之间的部分的绝缘膜G2a为上述绝缘膜G2，夹置在栅极电极GE2与控制电极GE1之间的部分的绝缘膜G2a为上述绝缘膜G3。
另外，在成为单层区域TR4的部分的槽TR2中，由于在槽TR2的大致整个深度范围内埋置有控制电极GE1，所以在槽TR2内不埋置导电膜CD2，因此不埋置栅极电极GE2。另一方面，在整个槽TR1和成为单层区域TR4的部分以外的槽TR2中，将控制电极GE1埋置到槽TR1、TR2的深度的途中，因此在槽TR1、TR2内还埋置有栅极电极GE2。此外，也有通过导电膜CD2的回蚀刻工序将外延层EP的上表面的绝缘膜G2a(槽TR1、TR2的内部以外的绝缘膜G2a)除去的情况。
接着，如图32及图33所示，通过对半导体衬底SUB的主面离子注入p型的杂质(例如硼(B))等而形成p型半导体区域PR。p型半导体区域PR形成在外延层EP上，但是以在p型半导体区域PR的下方残留有n-型的外延层EP(即，n-型外延层EP1)的方式形成在外延层EP的上部。此外，在该阶段，p型半导体区域PR从外延层EP的上表面在规定的深度范围形成。
通过对半导体衬底SUB的主面离子注入n型的杂质(例如砷(As))而形成n+型半导体区域NR。此时，露出形成n+型半导体区域NR的预定区域，并利用光刻技术形成覆盖上述预定区域以外的区域的光致抗蚀剂图案(未图示)，然后将该光致抗蚀剂图案用作掩模(离子注入阻止掩模)，并对半导体衬底SUB进行离子注入。由此，n+型半导体区域NR能够形成在与槽TR1邻接的位置，但是不形成在与槽TR2邻接的位置。n+型半导体区域NR从外延层EP的上表面在规定的深度范围形成，但是形成得比p型半导体区域PR浅。因此，n+型半导体区域NR形成在p型半导体区域PR的上部。
此外，此处对先形成p型半导体区域PR、后形成n+型半导体区域NR的情况进行了说明，但作为其他方式，也可以先形成n+型半导体区域NR后形成p型半导体区域PR。
接着，根据需要进行用于使所导入的杂质活性化的热处理、即活性化退火。
接着，如图34及图35所示，在半导体衬底SUB的主面上，以覆盖栅极电极GE2及控制电极GE1的方式形成绝缘膜IL来作为层间绝缘膜。绝缘膜IL例如由氧化硅膜构成。在该阶段，绝缘膜IL形成在半导体衬底SUB的主面整个面上。
接着，在绝缘膜IL上形成接触孔(开口部、孔、贯穿孔、连接孔)CT1、CT2、CT3。
接触孔CT1、CT2、CT3例如可以如下形成。即，利用光刻法在绝缘膜IL上形成光致抗蚀剂图案(未图示)，然后将该光致抗蚀剂图案作为蚀刻掩模对绝缘膜IL进行蚀刻(例如干法蚀刻)，从而在绝缘膜IL上形成接触孔CT1、CT2、CT3。接触孔CT1形成在与槽TR1邻接的n+型半导体区域NR上，接触孔CT2形成在埋置于层叠区域TR3的槽TR2内的栅极电极GE2上，接触孔CT3形成在埋置于单层区域TR4的槽TR2内的控制电极GE1上。然后，通过对接触孔CT1的底部的n+型半导体区域NR进行蚀刻而使得接触孔CT1贯穿n+型半导体区域NR并到达p型半导体区域PR。由此，接触孔CT1成为贯穿绝缘膜IL及n+型半导体区域NR并在p型半导体区域PR终止的状态。然后，对在接触孔CT1的底部露出的p型半导体区域PR离子注入p型杂质，由此形成p+型半导体区域PR2。另外，由于向栅极电极GE2和控制电极GE1以高浓度导入有n型杂质，所以，即使在用于形成p+型半导体区域PR2的离子注入时，对从接触孔CT2、CT3露出的栅极电极GE2和控制电极GE1离子注入了p型杂质，但在栅极电极GE2和控制电极GE1上不形成p型半导体区域，从而维持n型的导电性。
接着，如图36及图37所示，在绝缘膜IL上形成布线M1。布线M1例如能够如下形成。首先，在半导体衬底SUB的主面上、即绝缘膜IL上，以埋置于接触孔CT1、CT2、CT3内的方式形成布线M1形成用的导电膜。然后，利用光刻技术及干法蚀刻技术在该布线M1形成用的导电膜(例如以铝膜或铝合金膜为主体的金属膜)上形成图案，由此能够形成已形成图案的导电膜构成布线M1。
线M1包括源极用布线M1S、栅极用布线M1G以及控制电极用布线M1C。在接触孔CT1内埋置有与源极用布线M1S一体地形成的源极用通孔部，经由埋置于接触孔CT1内的源极用通孔部而将p型半导体区域PR及n+型半导体区域NR与源极用布线M1S电连接。此外，在接触孔CT2内埋置有与栅极用布线M1G一体地形成的栅极用通孔部，经由埋置于接触孔CT2内的栅极用通孔部而将栅极电极GE2与栅极用布线M1G电连接。此外，在接触孔CT3内埋置有与控制电极用布线M1C一体地形成的控制电极用通孔部，经由埋置于接触孔CT3内的控制电极用通孔部而将控制电极GE1与控制电极用布线M1C电连接。
接着，如图38及图39所示，在半导体衬底SUB的主面(主面整个面)上、即绝缘膜IL上，以覆盖布线M1的方式形成绝缘膜PA。绝缘膜PA由例如聚酰亚胺类的树脂构成，是为了保护表面而形成的。
接着，如图7～图13所示，通过利用例如光刻技术及蚀刻技术，在上述绝缘膜PA上形成使得布线M1的一部露出那样的开口部OP，由此形成焊接垫片(垫片电极)。通过从绝缘膜PA的开口部OP露出的源极用布线M1S形成源极用垫片(源极用的焊接垫片)PDS。此外，通过从绝缘膜PA的开口部OP露出的栅极用布线M1G形成栅极用垫片(栅极用的焊接垫片)PDG，通过从绝缘膜PA的开口部OP露出的控制电极用布线M1C形成控制电极用垫片(控制电极用的焊接垫片)PDC。
此外，也有在从开口部OP露出的布线M1的表面(即，焊接垫片的表面)上通过电镀法进一步形成金属层(未图示)的情况。该金属层例如由从下方开始依次形成的铜(Cu)膜、镍(Ni)膜以及金(Au)膜的层叠膜、或是从下方开始依次形成的钛(Ti)膜、镍(Ni)膜以及金(Au)膜的层叠膜等构成。通过形成该金属层而能够抑制或是防止基底的铝(布线M1)的表面氧化。
接着，对半导体衬底SUB的背面(形成外延层EP这一侧的相反侧的半导体衬底SUB的主面，即形成外延层EP这一侧的相反侧的衬底主体SB的背面)进行磨削或研磨，使半导体衬底SUB的厚度变薄。然后，在半导体衬底SUB的整个背面(衬底主体SB的背面)上通过蒸镀法等覆盖金属层，由此形成背面电极(背面漏极电极、漏极电极)BE。
背面电极BE能够与沟槽栅型MISFET的漏极电连接，并作为漏极电极(漏极用背面电极)发挥功能。衬底主体SB及外延层EP(n-型外延层EP1)具有作为纵型的MISFET的漏极区域的功能，所述纵型的MISFET具有沟槽型栅极构造。背面电极BE例如能够由从半导体衬底SUB的背面起依次为钛(Ti)层、镍(Ni)层及金(Au)层的层叠膜形成。
然后，将半导体衬底SUB通过切片等进行分割(分离、切断)，从而从半导体衬底SUB获得各个半导体芯片(半导体器件)。这样能够制造出本实施方式的半导体器件(半导体芯片)CP。
＜关于主要的特征和效果＞
本实施方式的半导体器件CP是在半导体衬底SUB的主面的晶体管形成区域RG1中具有构成功率晶体管的沟槽栅型场效应晶体管的半导体器件。
半导体器件CP具有：在半导体衬底SUB的晶体管形成区域RG1中形成的槽TR1(第一槽)；在槽TR1内的下部形成的控制电极GE1(第一电极)；和在槽TR1内的上部形成的栅极电极GE2。栅极电极GE2是沟槽栅型场效应晶体管用的栅极电极。而且，半导体器件CP具有：形成在槽TR1的侧壁及底面与控制电极GE1之间的绝缘膜G1(第一绝缘膜)；形成在槽TR1的侧壁与栅极电极GE2之间的绝缘膜G2(第二绝缘膜)；以及形成在控制电极GE1与栅极电极GE2之间的绝缘膜G3(第三绝缘膜)。而且，半导体器件CP具有：在半导体衬底SUB中的与槽TR1邻接的区域形成的n+型半导体区域NR(源极用半导体区域)；位于n+型半导体区域NR的下方的p型半导体区域PR(沟道形成用半导体区域)；以及位于p型半导体区域PR的下方的漏极用半导体区域(n-型外延层EP1)。n+型半导体区域NR是源极用半导体区域，p型半导体区域PR是沟道形成用半导体区域，n-型外延层EP1作为漏极用半导体区域发挥功能。此外，半导体器件CP具有：在半导体衬底SUB的主面上形成的绝缘膜IL；形成在绝缘膜IL上且与n+型半导体区域NR电连接的源极用布线M1S；形成在绝缘膜IL上且与栅极电极GE2电连接的栅极用布线M1G；以及形成在绝缘膜IL上且与控制电极GE1电连接的控制电极用布线M1C(第一布线)。绝缘膜IL是层间绝缘膜。
本实施方式的主要的特征之一是，控制电极用布线M1C不通过导体与源极用布线M1S相连，且不通过导体与栅极用布线M1G相连。即，控制电极用布线M1C不通过导体与源极用布线M1S和栅极用布线M1G的任一方相连。
控制电极用布线M1C不通过导体与源极用布线M1S和栅极用布线M1G的任一方相连，这意味着控制电极GE1不通过导体与栅极电极GE2和n+型半导体区域NR(源极用半导体区域)的任一方相连。因此，在本实施方式中，控制电极GE1不通过导体来与栅极电极GE2相连，且不通过导体与n+型半导体区域NR(源极用半导体区域)相连。另外，“A通过导体而与B相连”或者”A与B通过导体而相连”对应于在A和B之间形成有用导体连接的导电路径，“A不通过导体与B相连”或者“A和B不通过导体相连”对应于在A和B之间没有形成用导体连接的导电路径。
在本实施方式中，由于控制电极用布线M1C不通过导体与源极用布线M1S和栅极用布线M1G的任一方相连，所以控制电极GE1的电位(电压)能够与n+型半导体区域NR(源极用半导体区域)及栅极电极GE2独立地控制。即，能够与通过源极用布线M1S向n+型半导体区域NR(源极用半导体区域)供给(施加)的电位(电压)及通过栅极用布线M1G向栅极电极GE2供给(施加)的电位(电压)独立地，通过控制电极用布线M1C将所希望的电位(电压)供给(施加)至控制电极GE1。
图40是表示控制电极GE1的电压与导通电阻的相关关系的图，图41是表示控制电极GE1的电压与寄生电容的相关关系的图。图40及图41各图的横轴对应于控制电极GE1的电压(施加电压)，图40的图的纵轴对应于沟槽栅型场效应晶体管的导通电阻，图41的图的纵轴对应于沟槽栅型场效应晶体管的寄生电容。另外，图40及图41各图示出了下述情况下使控制电极GE1的电位变化时的图，即，对源极施加接地电位(0V)，对漏极施加正电位(例如12V)，并将源极的电位与漏极的电位之间的正电位(例如5V)施加于栅极电极GE2的情况。
如图40的图也示出那样，若使控制电极GE1的电压(电位)在正侧增大，即，在使控制电极GE1的施加电压为正电位的同时增大其正电位的绝对值，则沟槽栅型场效应晶体管的导通电阻变小。这是因为，由于漏极用半导体区域(n-型外延层EP1)是n型的，所以若使控制电极GE1的电压(电位)在正侧增大，则在隔着绝缘膜G1而与控制电极GE1相对的部分的漏极用半导体区域(n-型外延层EP1)中蓄积有负电荷(即电子)，从而漏极用半导体区域(n-型外延层EP1)的导通电阻下降。但是，若使控制电极GE1的电压(电位)在负侧增大，即，在使控制电极GE1的施加电压为负电位的同时使其负电位的绝对值增大，则沟槽栅型场效应晶体管的导通电阻变大。即，控制电极GE1的电压(电位)与沟槽栅型场效应晶体管的导通电阻具有负相关的关系。
另一方面，如在图41的图中也示出那样，若使控制电极GE1的电压(电位)在负侧增大，则沟槽栅型场效应晶体管的寄生电容变小。这是因为，由于漏极用半导体区域(n-型外延层EP1)是正电位的，所以，若使控制电极GE1的电压(电位)在负侧增大，则漏极用半导体区域(n-型外延层EP1)与控制电极GE1之间的电位差会变大，空乏层会扩大，因此栅极电极GE2与漏极用半导体区域(n-型外延层EP1)之间的寄生电容变小。此外，若使控制电极GE1的电压(电位)在负侧增大，则漏极用半导体区域(n-型外延层EP1)与控制电极GE1之间的电位差变大，空乏层会扩大，因此源极用半导体区域(n+型半导体区域NR)与漏极用半导体区域(n-型外延层EP1)之间的寄生电容变小。但是，若使控制电极GE1的电压(电位)在正侧增大，则空乏层变窄，因此栅极电极GE2与漏极用半导体区域(n-型外延层EP1)之间的寄生电容变大，而且源极用半导体区域(n+型半导体区域NR)与漏极用半导体区域(n-型外延层EP1)之间的寄生电容变大。因此，若控制电极GE1的电压(电位)在正侧增大，则沟槽栅型场效应晶体管的寄生电容变大。即，控制电极GE1的电压(电位)与沟槽栅型场效应晶体管的寄生电容具有正相关的关系。
此处，考虑与本实施方式不同的、不设置控制电极用布线M1C及控制电极用垫片PDC而是将控制电极GE1连接于栅极用布线M1G的情况，将该情况称为第一比较例。在该第一比较例的情况下，由于控制电极GE1与栅极电极GE2连接于共用的栅极用布线M1G，所以，通过栅极用布线M1G将相同的电位(电压)供给到控制电极GE1和栅极电极GE2。即，在第一比较例的情况下，是控制电极GE1与栅极电极GE2必然为同电位的构造。
此外，考虑与本实施方式不同的、不设置控制电极用布线M1C及控制电极用垫片PDC而是将控制电极GE1连接于源极用布线M1S的情况，将该情况称为第二比较例。在该第二比较例的情况下，由于控制电极GE1和n+型半导体区域NR(源极用半导体区域)连接于共用的源极用布线M1S，所以，通过源极用布线M1S将相同的电位(电压)供给至控制电极GE1和n+型半导体区域NR(源极用半导体区域)。即，在第二比较例的情况下，是控制电极GE1与n+型半导体区域NR(源极用半导体区域)必然为同电位的构造。
在第一比较例的情况下，也必然对控制电极GE1供给与栅极电极GE2相同的电位。因此，当向栅极电极GE2施加正电位(例如5V)而使沟槽栅型场效应晶体管处于导通状态时，也对控制电极GE1供给与栅极电极GE2相同的正电位(5V)，从而控制电极GE1以使漏极用半导体区域(n-型外延层EP1)的导通电阻下降的方式发挥作用，因此能够降低沟槽栅型场效应晶体管的导通电阻。但是，当关注寄生电容时，对控制电极GE1供给与栅极电极GE2相同的正电位(例如5V)会导致沟槽栅型场效应晶体管的寄生电容增大。即，在第一比较例的情况下，虽然能够降低沟槽栅型场效应晶体管的导通电阻，但是会导致沟槽栅型场效应晶体管的寄生电容的增大。
另一方面，在是第二比较例的情况下，必然也对控制电极GE1供给与源极用半导体区域(n+型半导体区域NR)相同的电位。因此，控制电极GE1的电位根据应当供给至源极用半导体区域(n+型半导体区域NR)的电位而自动地确定。因此，在对栅极电极GE2施加正电位(例如5V)而使沟槽栅型场效应晶体管为导通状态时，难以使控制电极GE1的电位在正侧增大从而降低导通电阻。
而在本实施方式中，由于控制电极用布线M1C不通过导体与源极用布线M1S和栅极用布线M1G的任一方相连，所以控制电极GE1的电位能够与源极用半导体区域(n+型半导体区域NR)的电位及栅极电极GE2的电位独立地控制。即，在本实施方式中，能够不被限制于通过源极用布线M1S供给到源极用半导体区域(n+型半导体区域NR)的电位、或是通过栅极用布线M1G供给到栅极电极GE2的电位，能够通过控制电极用布线M1C向控制电极GE1供给(施加)所希望的电位。因此，在本实施方式中，控制电极GE1的电位既能够与栅极电极GE2的电位相同，也能够是与栅极电极GE2的电位不同的电位，还能够与源极用半导体区域(n+型半导体区域NR)的电位相同，也能够是与源极用半导体区域(n+型半导体区域NR)的电位不同的电位。即，能够不被限制于供给到源极用半导体区域(n+型半导体区域NR)的电位或供给到栅极电极GE2的电位，从而能够对控制电极GE1供给(施加)与控制电极GE1相应的电位。
因此，当例如在要使导通电阻尽可能地降低的状况下使具有功率晶体管的半导体器件动作时，使控制电极GE1的电位为正电位，其正电位比较大。由此，由于能够降低漏极用半导体区域(n-型外延层EP1)的导通电阻，所以能够降低导通电阻，从而能够降低因导通电阻引起的损失。此外，当在高频动作时等，在要尽可能地降低寄生电容的状况下使具有功率晶体管的半导体器件动作时，使控制电极GE1的电位为小的正电位或是0V，或者是负电位。由此，由于能够降低沟槽栅型场效应晶体管的寄生电容，所以能够降低寄生电容所引起的损失。
此外，本实施方式的半导体器件所内置的功率晶体管例如能够用作开关元件。在将功率晶体管用作开关元件的情况下，希望尽可能地降低损失(功率损失)以谋求高效率化，损失包括开关损失和导通损失。开关损失依赖于寄生电容，导通损失依赖于导通电阻，降低寄生电容对降低开关损失有效，降低导通电阻对降低导通损失有效。此外，开关损失和导通损失在全体损失(功率损失)中所占的各比例根据动作状况而不同。例如，对轻负载时与重负载时进行比较，轻负载时开关损失在全体损失(功率损失)中所占的比例比重负载时大，且轻负载时导通损失在全体损失(功率损失)中所占的比例比重负载时大。
因此，能够根据导通损失的贡献度大的使用状况和开关损失的贡献度大的使用状况来改变控制电极GE1的电位，能够使得与开关损失的贡献度大的使用状况相比，导通损失的贡献度大的使用状况下的控制电极GE1的电位向正侧移位。由此，在导通损失的贡献度大的使用状况下能够降低导通电阻从而减低导通损失，由此能够降低整体的损失，另一方面，在开关损失的贡献度大的使用状况下能够降低寄生电容，由此能够降低整体的损失。由此，在导通损失的贡献度大的使用状况和开关损失的贡献度大的使用状况下，均能够减低整体上的损失，从而能够谋求高效率化。
这样，在本实施方式中，由于控制电极用布线M1C不通过导体与源极用布线M1S和栅极用布线M1G中的任一方相连，所以控制电极GE1的电位能够与源极用半导体区域(n+型半导体区域NR)及栅极电极GE2独立地控制。因此，由于能够根据由沟槽栅型场效应晶体管构成的功率晶体管的动作状况来对控制电极GE1的电位进行控制，所以能够提高具有由沟槽栅型场效应晶体管构成的功率晶体管的半导体器件的性能。
此外，在本实施方式中，在半导体衬底SUB中的与槽TR1邻接区域存在有源极用半导体区域(n+型半导体区域NR)、位于n+型半导体区域NR的下方的沟道形成用半导体区域(p型半导体区域PR)、以及位于沟道形成用半导体区域(p型半导体区域PR)的下方的漏极用半导体区域(n-型外延层EP1)。优选槽TR1内的栅极电极GE2的侧面隔着绝缘膜G2而与源极用半导体区域(n+型半导体区域NR)及沟道形成用半导体区域(p型半导体区域PR)相对，由此，通过向栅极电极GE2施加电压而能够可靠地控制沟槽栅型场效应晶体管的导通/截止。此外，优选槽TR1内的控制电极GE1的侧面及底面隔着绝缘膜G1而与漏极用半导体区域(n-型外延层EP1)相对。由此，通过向控制电极GE1施加电压而能够可靠地控制漏极用半导体区域，能够可靠地控制沟槽栅型场效应晶体管的导通电阻和寄生电容。
此外，在本实施方式中，由于具有与栅极电极GE2电连接的栅极用布线M1G和与控制电极GE1电连接的控制电极用布线M1C，所以需要将栅极用布线M1G电连接于栅极电极GE2，将控制电极用布线M1C电连接于控制电极GE1。因此，设置与槽TR1相连的槽TR2，并利用该槽TR2将栅极用布线M1G连接于槽TR2内的栅极电极GE2，从而将控制电极用布线M1C连结于槽TR2内的控制电极GE1。
即，本实施方式的半导体器件形成于晶体管形成区域RG1周围的半导体衬底SUB上，并具有与槽TR1(第一槽)相连的槽TR2(第二槽)。而且，本实施方式的半导体器件具有：在槽TR2与栅极用布线M1G在俯视观察时重叠的区域的绝缘膜IL(层间绝缘膜)上形成的栅极用接触孔CT2；以及在槽TR2与控制电极用布线M1C(第一布线)在俯视观察时重叠的区域的绝缘膜IL(层间绝缘膜)上形成的接触孔CT3(第一接触孔)。槽TR2具有：在内部埋置有控制电极GE1与栅极电极GE2的层叠区域TR3(第一区域)；以及在内部埋置有控制电极GE1但不埋置栅极电极GE2的单层区域TR4(第二区域)。在层叠区域TR3的槽TR2内的下部，隔着绝缘膜G1形成有控制电极GE1；在层叠区域TR3的槽TR2内的上部，隔着绝缘膜G2形成有栅极电极GE2；在层叠区域TR3的槽TR2内的控制电极GE1与栅极电极GE2之间形成有绝缘膜G3。在单层区域TR4的槽TR2内，隔着绝缘膜G1形成有控制电极GE1。栅极用接触孔CT2形成在层叠区域TR3的槽TR2的上方，栅极用布线M1G与从栅极用接触孔CT2露出的栅极电极GE2电连接，接触孔CT3形成在单层区域TR4的槽TR2的上方，控制电极用布线M1C与从接触孔CT3露出的控制电极GE1电连接。
这样，在本实施方式中，在半导体衬底SUB中设有槽TR2，该槽TR2具有：在内部埋置有控制电极GE1与栅极电极GE2的层叠区域TR3；和在内部埋置有控制电极GE1但不埋置栅极电极GE2的单层区域TR4。由此，能够将栅极用布线M1G通过栅极用接触孔CT2而连接于层叠区域TR3的槽TR2内的栅极电极GE2，此外，能够将控制电极用布线M1C通过接触孔CT3而连接于单层区域TR4的槽TR2内的控制电极GE1。因此，能够容易且可靠地将栅极用布线M1G连接于栅极电极GE2，此外能够容易且可靠地将控制电极用布线M1C连接于控制电极GE1。
此外，在本实施方式中，源极用布线M1S形成于晶体管形成区域RG1的绝缘膜IL上，栅极用布线M1G形成于晶体管形成区域RG1周围的绝缘膜IL上，控制电极用布线M1C形成于晶体管形成区域RG1周围的绝缘膜IL上。此外，源极用布线M1S通过形成于绝缘膜IL上的源极用接触孔CT1而与设于晶体管形成区域RG1中的源极用半导体区域(n+型半导体区域NR)电连接。由此，能够容易且可靠地将设于晶体管形成区域RG1中的源极用半导体区域(n+型半导体区域NR)连接于源极用布线M1S，而且能够增大源极用布线M1S的面积。因此，由于能够降低源极电阻，所以能够降低沟槽栅型场效应晶体管的导通电阻。
此外，在本实施方式中，在绝缘膜IL上具有以覆盖源极用布线M1S、栅极用布线M1G及控制电极用布线M1C的方式形成的绝缘膜PA。而且，由于源极用布线M1S的一部分从绝缘膜PA的开口部OP(源极用开口部)露出，所以形成有源极用垫片PDS。此外，由于栅极用布线M1G的一部分从绝缘膜PA的开口部OP(栅极用开口部)露出，所以形成有栅极用垫片PDG。此外，由于控制电极用布线M1C的一部分从绝缘膜PA的开口部OP(第一开口部)露出，所以形成有控制电极用垫片PDC(第一垫片)。由此，能够从源极用垫片PDS经由源极用布线M1S向设于晶体管形成区域RG1中的源极用半导体区域(n+型半导体区域NR)供给所希望的源极电位。此外，能够从栅极用垫片PDG经由栅极用布线M1G及槽TR2内的栅极电极GE2向槽TR1内的栅极电极GE2供给所希望的栅极电位。此外，能够从控制电极用垫片PDC经由控制电极用布线M1C及槽TR2内的控制电极GE1向槽TR1内的控制电极GE1供给所希望的电位。
此外，在本实施方式中，具有形成于半导体衬底SUB的背面的背面电极BE(背面漏极电极)，背面电极BE与漏极用半导体区域(n-型外延层EP1)电连接。由此，能够从背面电极BE向漏极用半导体区域(n-型外延层EP1)供给所希望的漏极电位。
此外，在本实施方式中，埋置于槽TR2中的部分的栅极电极GE2作为用于将埋置于槽TR1中的部分的栅极电极GE2连接于栅极用布线M1G的布线部(栅极布线部)而发挥功能，埋置于槽TR2中的部分的控制电极GE1作为用于将埋置于槽TR1中的部分的控制电极GE1连接于控制电极用布线M1C的布线部而发挥功能。由此，能够使槽TR1内的栅极电极GE2作为沟槽栅型场效应晶体管的栅极电极发挥功能，并且能够经由槽TR2内的栅极电极GE2而与栅极用布线M1G电连接。此外，能够使槽TR1内的控制电极GE1作为沟槽栅型场效应晶体管的控制电极发挥功能，并且能够经由槽TR2内的控制电极GE1而与控制电极用布线M1C电连接。
＜关于布线的布局＞
下面，对本实施方式的半导体器件CP中的布线M1(源极用布线M1S、栅极用布线M1G及控制电极用布线M1C)的平面布局进行进一步说明。
如上述图1～图3所示，半导体器件(半导体芯片)CP的平面形状为四边形，优选为长方形(也包含正方形)。将构成半导体器件CP的四边形(长方形)的平面形状的4个边称为边H1、H2、H3、H4。边H1与边H3彼此相对，边H2与边H4彼此相对(进一步限定的话则为，边H1与边H3彼此平行，边H2与边H4彼此平行)。此外，边H1与边H2、H4交叉(进一步限定的话则为正交)，边H2与边H1、H3交叉(进一步限定的话则为正交)，边H3与边H2、H4交叉(进一步限定的话则为正交)，边H4与边H1、H3交叉(进一步限定的话则为正交)。因此，半导体器件CP的主面的四边与边H1、H2、H3、H4对应。
此处，边H1和边H3分别为沿X方向的边，边H2和边H4分别为沿Y方向的边。因此，边H1与边H3在Y方向上相对，边H2与边H4在X方向上相对。
如上述图2所示，栅极用布线M1G与控制电极用布线M1C分别沿着晶体管形成区域RG1的外周延伸。晶体管形成区域RG1形成在半导体器件CP的主面中的、除外周区域外的大致所有区域。因此，栅极用布线M1G与控制电极用布线M1C分别沿着半导体器件CP的外周延伸。在构成半导体器件CP的外周的4个边H1、H2、H3、H4中，栅极用布线M1G沿着边H1、H2、H3延伸，控制电极用布线M1C沿着边H1、H4、H3延伸。在边H2侧，有栅极用布线M1G延伸，但没有控制电极用布线M1C延伸；在边H4侧，有控制电极用布线M1C延伸，但没有栅极用布线M1G。在半导体器件CP的主面中，在由边H2和边H3形成的角部附近配置有栅极用垫片PDG，在由边H3和边H4形成的角部附近配置有控制电极用垫片PDC，在半导体器件CP的主面的中央区域配置有源极用垫片PDS。源极用垫片PDS的平面面积比栅极用垫片PDG及控制电极用垫片PDC的平面面积大。
此处，将栅极用布线M1G中的沿着边H1且沿X方向延伸的部分称为栅极用布线部M1G1，将沿着边H2且沿Y方向延伸的部分称为栅极用布线部M1G2，将沿着边H3且沿X方向延伸的部分称为栅极用布线部M1G3。此外，将控制电极用布线M1C中的沿边H1且沿X方向延伸的部分称为控制电极用布线部M1C1，将沿边H4且沿Y方向延伸的部分称为控制电极用布线部M1C2，将沿边H3且沿X方向延伸的部分称为控制电极用布线部M1C3
因此，沿着边H1，栅极用布线部M1G1与控制电极用布线部M1C1并列着沿X方向延伸；沿着边H3，栅极用布线部M1G3与控制电极用布线部M1C3并列着沿X方向延伸；沿着边H2，栅极用布线部M1G2沿着Y方向延伸；沿着边H4，控制电极用布线部M1C2沿着Y方向延伸。栅极用布线部M1G1、栅极用布线部M1G2以及栅极用布线部M1G3一体地形成而连结，此外，控制电极用布线部M1C1、控制电极用布线部M1C2以及控制电极用布线部M1C3一体地形成而连结。
在栅极用布线部M1G1及控制电极用布线部M1C1沿着边H1延伸的区域中，沿Y方向延伸的槽TR2(TR2a)在X方向上排列有多个(参照图2及图4)。因此，成为下述状态，即：在栅极用布线部M1G1及控制电极用布线部M1C1的下方，沿Y方向延伸的槽TR2(TR2a)以与栅极用布线部M1G1及控制电极用布线部M1C1交叉的方式在X方向上并列有多个。而且，在栅极用布线部M1G1与沿Y方向延伸的槽TR2(TR2a)在俯视观察时重叠的区域形成有栅极用接触孔CT2，在控制电极用布线部M1C1与沿Y方向延伸的槽TR2(TR2a)在俯视观察时重叠区域形成有接触孔CT3(参照图4～图6)。因此，在边H1侧的区域中沿Y方向延伸的各槽TR2(TR2a)中，通过栅极用接触孔CT2而将栅极用布线部M1G1连接于槽TR2内的栅极电极GE2，通过接触孔CT3而将控制电极用布线部M1C1连接于槽TR2内的控制电极GE1。由此，能够将栅极用布线部M1G1经由槽TR2内的栅极电极GE2而电连接于晶体管形成区域RG1的槽TR1内的栅极电极GE2，且能够将控制电极用布线部M1C1经由槽TR2内的控制电极GE1电连接于晶体管形成区域RG1的槽TR1内的控制电极GE1。
边H3侧也与边H1侧同样。即，在栅极用布线部M1G3及控制电极用布线部M1C3沿着边H3延伸的区域，沿Y方向延伸的槽TR2(TR2a)在X方向上并列有多个。因此，成为如下状态，即：在栅极用布线部M1G3及控制电极用布线部M1C3的下方，沿Y方向延伸的槽TR2(TR2a)以使得与栅极用布线部M1G3及控制电极用布线部M1C3交叉的方式在X方向上并列有多个。而且，在栅极用布线部M1G3与沿Y方向延伸的槽TR2(TR2a)在俯视观察时重叠的区域中形成有栅极用接触孔CT2；在控制电极用布线部M1C3与沿Y方向延伸的槽TR2(TR2a)在俯视观察时重叠的区域中形成有接触孔CT3。因此，在边H3侧的区域中沿Y方向延伸的各槽TR2(TR2a)中，能够通过栅极用接触孔CT2将栅极用布线部M1G3连接于槽TR2内的栅极电极GE2，能够通过接触孔CT3将控制电极用布线部M1C3连接于槽TR2内的控制电极GE1。由此，能够将栅极用布线部M1G3经由槽TR2内的栅极电极GE2而与晶体管形成区域RG1的槽TR1内的栅极电极GE2电连接，且能够将控制电极用布线部M1C3经由槽TR2内的控制电极GE1而与晶体管形成区域RG1的槽TR1内的控制电极GE1电连接。
在俯视观察时，源极用布线M1S形成于由栅极用布线M1G及控制电极用布线M1C围成的大致整个区域内，晶体管形成区域RG1与形成有源极用布线M1S的区域在俯视观察时大致一致。因此，在俯视观察时中，栅极用布线M1G及控制电极用布线M1C形成在源极用布线M1S的周围，因此，形成在晶体管形成区域RG1的周围。在晶体管形成区域RG1内，沿Y方向延伸的槽TR1(TR1a)在X方向上并列有多个。
在本实施方式中，栅极用布线部M1G1与控制电极用布线部M1C1沿着边H1并列且沿X方向延伸，但是优选控制电极用布线部M1C1配置在俯视观察时的栅极用布线部M1G1与边H1之间(参照图2)。换言之，栅极用布线部M1G1与控制电极用布线部M1C1沿着边H1并列且沿X方向延伸，但优选栅极用布线部M1G1配置在内侧(离晶体管形成区域RG1近的这一侧，即，离边H1远的这一侧)，而控制电极用布线部M1C1配置在外侧(离晶体管形成区域RG1远的这一侧，即离边H1近的这一侧)。关于边H3侧也与边H1侧同样。即，栅极用布线部M1G3与控制电极用布线部M1C3沿着边H3并列且沿X方向延伸，但优选控制电极用布线部M1C3配置在俯视观察时的栅极用布线部M1G3与边H3之间(参照图2)。换言之，栅极用布线部M1G3与控制电极用布线部M1C3沿着边H3并列且沿X方向延伸，但是优选栅极用布线部M1G3配置在内侧(离晶体管形成区域RG1近的这一侧，即离边H3远的这一侧)而控制电极用布线部M1C3配置在外侧(距离晶体管形成区域RG1远的这一侧，即距离边H3近的这一侧)。参照图42～图47说明其理由。
图42～图47是示出本实施方式的半导体器件CP的第一变形例的俯视图或剖面图。将图42～图47所示的第一变形例的半导体器件CP称为半导体器件CP1。在图42～图47中，图42是与上述图2对应的整体俯视图，图43是与上述图4对应的主要部分俯视图，图44是与上述图5对应的主要部分俯视图，图45是与上述图6对应的主要部分俯视图，图46与图44的E-E线的剖面图大致对应，图47与图44的F-F线的剖面图大致对应。图42所示的用双点划线围成的区域RG2的放大图与图43～图45对应。
在图42～图47的半导体器件CP1中，栅极用布线部M1G1和控制电极用布线部M1C1沿着边H1并列且沿X方向延伸，但是控制电极用布线部M1C1配置在内侧(离晶体管形成区域RG1近的一侧，即离边H1远的一侧)，栅极用布线部M1G1配置在外侧(离晶体管形成区域RG1远的一侧，即离边H1近的一侧)。此外，栅极用布线部M1G3和控制电极用布线部M1C3沿着边H3并列且沿X方向延伸，但是控制电极用布线部M1C3配置在内侧(离晶体管形成区域RG1近的一侧，即离边H3远的一侧)，栅极用布线部M1G3配置在外侧(离晶体管形成区域RG1远的一侧，即离边H3近的一侧)。关于晶体管形成区域RG1内的构成以及源极用布线M1S，图42～图47的半导体器件CP1也与上述图1～图13的半导体器件CP是同样的。
与图1～图13的半导体器件CP同样，在图42～图47的半导体器件CP1中也是如下构成：在栅极用布线部M1G1及控制电极用布线部M1C1沿着边H1延伸的区域中，沿Y方向延伸的槽TR2在X方向上并列有多个，此外，在栅极用布线部M1G3及控制电极用布线部M1C3沿着边H3延伸的区域中，沿Y方向延伸的槽TR2在X方向上并列有多个。
上述图1～图13的半导体器件CP中，如从上述图4也可知，沿Y方向分别延伸且在X方向上并列的多个槽TR2(即槽TR2a)分别具有埋置有控制电极GE1与栅极电极GE2的层叠区域TR3、和不埋置栅极电极GE2但埋置控制电极GE1的单层区域TR4。但是，在图42～图47的半导体器件CP1中，沿Y方向分别延伸且在X方向上并列的多个槽TR2(即槽TR2a)需要如下两种槽TR2a混合存在，即：具有层叠区域TR3和单层区域TR4双方的槽TR2a、和不具有单层区域TR4而只由层叠区域TR3构成的槽TR2a。另外，在图43中，标记了附图标记TR4的用虚线围成的区域内的槽TR2为单层区域TR4，其以外的区域的槽TR2是层叠区域TR3。因此，图46的剖面图所示的槽TR2具有层叠区域TR3和单层区域TR4双方，图47的剖面图所示的槽TR2不具有单层区域TR4而只由层叠区域TR3构成。
假定图43所示的多个槽TR2a的全体都如图46的槽TR2那样具有层叠区域TR3和单层区域TR4双方的情况。在该情况下，由于在单层区域TR4的槽TR2内没有形成栅极电极GE2，所以通过栅极用接触孔CT2而与栅极用布线部M1G1连接的槽TR2内的栅极电极GE2并不与晶体管形成区域RG1的槽TR1内的栅极电极GE2一体地相连，而是分离。这会妨碍经由槽TR2内的栅极电极GE2将栅极用布线部M1G1电连接于晶体管形成区域RG1的槽TR1内的栅极电极GE2。
因此，图43所示的多个槽TR2a混合地包括如图46的槽TR2那样地具有层叠区域TR3和单层区域TR4双方的槽TR2a、和如图47的槽TR2那样地不具有单层区域TR4而只由层叠区域TR3构成的槽TR2a。由此，在如图47的槽TR2那样地只由层叠区域TR3构成的槽TR2a中，能够通过栅极用接触孔CT2将栅极用布线M1G(M1G1)连接于栅极电极GE2，并通过槽TR2内的栅极电极GE2将栅极用布线M1G(M1G1)电连接于晶体管形成区域RG1的槽TR1内的栅极电极GE2。此外，在如图46的槽TR2那样具有层叠区域TR3和单层区域TR4双方的槽TR2a中，能够通过接触孔CT3将控制电极用布线M1C(M1C1)连接于控制电极GE1，并经由槽TR2内的控制电极GE1将控制电极用布线M1C(M1C1)电连接于晶体管形成区域RG1的槽TR1内的控制电极GE1。
但是，在图42～图47的半导体器件CP1的情况下，如图47的槽TR2那样不具有单层区域TR4而只由层叠区域TR3构成的槽TR2a能够作为栅极用布线M1G与晶体管形成区域RG1的槽TR1内的栅极电极GE2之间的导通路径来发挥功能，但是不能作为控制电极用布线M1C与槽TR1内的控制电极GE1之间的导通路径发挥功能。此外，在图42～图47的半导体器件CP1的情况下，如图46的槽TR2那样具有层叠区域TR3和单层区域TR4双方的槽TR2a能够作为控制电极用布线M1C与晶体管形成区域RG1的槽TR1内的控制电极GE1之间的导通路径发挥功能，但不能作为栅极用布线M1G与槽TR1内的栅极电极GE2之间的导通路径发挥功能。因此，从降低栅极用布线M1G与晶体管形成区域RG1的槽TR1内的栅极电极GE2之间的电阻的观点、以及降低控制电极用布线M1C与晶体管形成区域RG1的槽TR1内的控制电极GE1之间的电阻的观点来看，是不利的。
与此相对，在上述图1～图13的半导体器件CP中，栅极用布线部M1G1和控制电极用布线部M1C1沿着边H1并列且沿X方向延伸，但是栅极用布线部M1G1配置在内侧(离晶体管形成区域RG1近的一侧)，控制电极用布线部M1C1配置在外侧(离晶体管形成区域RG1远的一侧)。关于边H3侧也与边H1侧一样，栅极用布线部M1G3和控制电极用布线部M1C3沿着边H3并列且沿X方向延伸，但是栅极用布线部M1G3配置在内侧(离晶体管形成区域RG1近的一侧)，控制电极用布线部M1C3配置在外侧(离晶体管形成区域RG1远的一侧)。
由此，即使图4所示的多个槽TR2a的全体都如图10的槽TR2那样具有层叠区域TR3和单层区域TR4双方，通过栅极用接触孔CT2而与栅极用布线M1G(M1G1)连接的槽TR2内的栅极电极GE2也能够与晶体管形成区域RG1的槽TR1内的栅极电极GE2一体地相连。此外，即使图4所示的多个槽TR2a全体如图10的槽TR2那样具有层叠区域TR3和单层区域TR4双方，通过接触孔CT3而与控制电极用布线M1C(M1C1)连接的槽TR2内的控制电极GE1也能够与晶体管形成区域RG1的槽TR1内的控制电极GE1一体地相连。因此，沿Y方向延伸的各槽TR2a具有层叠区域TR3和单层区域TR4双方，在各槽TR2a中，能够通过接触孔CT3将控制电极用布线M1C(M1C1)连接于单层区域TR4的控制电极GE1，且能够通过栅极用接触孔CT2将栅极用布线M1G(M1G1)连接于层叠区域TR3的栅极电极GE2。即，能够将各槽TR2a用于控制电极用布线M1C与晶体管形成区域RG1的槽TR1内的控制电极GE1之间的导通路径、以及栅极用布线M1G与槽TR1内的栅极电极GE2之间的导通路径这双方。因此，从降低栅极用布线M1G(M1G1)与晶体管形成区域RG1的槽TR1内的栅极电极GE2之间的电阻的观点、以及减低控制电极用布线M1C(M1C1)与晶体管形成区域RG1的槽TR1内的控制电极GE1之间的电阻的观点来看，与图42～图47的半导体器件CP1相比，上述图1～图13的半导体器件CP是更有利的。在边H3侧也与边H1侧是同样的。
因此，优选上述图1～图13的半导体器件CP那样，栅极用布线部M1G1和控制电极用布线部M1C1沿着边H1并列且沿X方向延伸，但是栅极用布线部M1G1配置在内侧，控制电极用布线部M1C1配置在外侧。关于边H3侧，也与边H1侧同样，优选栅极用布线部M1G3和控制电极用布线部M1C3沿着边H3并列且沿X方向延伸，但是栅极用布线部M1G3配置在内侧，控制电极用布线部M1C3配置在外侧。由此，能够进一步降低栅极用布线M1G与晶体管形成区域RG1的槽TR1内的栅极电极GE2之间的电阻、以及控制电极用布线M1C与晶体管形成区域RG1的槽TR1内的控制电极GE1之间的电阻。因此能够进一步提高半导体器件的性能。
此外，若用另外的表述来表示该技术思想，则能够如下所述那样来表述。即，栅极用布线M1G及控制电极用布线M1C分别沿着晶体管形成区域RG1的外周延伸，但是在栅极用布线M1G和控制电极用布线M1C沿着晶体管形成区域RG1的外周并列且延伸的区域中，在俯视观察时，栅极用布线M1G配置在控制电极用布线M1C与晶体管形成区域RG1之间。换言之，栅极用布线M1G及控制电极用布线M1C分别沿着晶体管形成区域RG1的外周延伸，但是在栅极用布线M1G和控制电极用布线M1C沿着晶体管形成区域RG1的外周并列且延伸的区域中，在俯视观察时，栅极用布线M1G配置在与控制电极用布线M1C相比的内侧(离晶体管形成区域RG1近的一侧)。
另外，在图2的情况下，栅极用布线M1G和控制电极用布线M1C沿着晶体管形成区域RG1的外周并列且延伸的区域是沿着边H1的区域和沿着边H3的区域。即，在边H1侧，栅极用布线部M1G1和控制电极用布线部M1C1沿着晶体管形成区域RG1的外周并列且延伸，但栅极用布线部M1G1位于内侧，控制电极用布线部M1C1位于外侧。此外，在边H3侧，栅极用布线部M1G3和控制电极用布线部M1C3沿着晶体管形成区域RG1的外周并列且延伸，但栅极用布线部M1G3位于内侧，控制电极用布线部M1C3位于外侧。
接着，关于本实施方式的变形例进行说明。
＜关于第二变形例＞
首先关于第二变形例进行说明。图48是示出本实施方式的半导体器件CP的第二变形例的俯视图，是与上述图2对应的整体俯视图。将图48所示的第二变形例的半导体器件CP称为半导体器件CP2。
图48的半导体器件CP2与上述图1～图13的半导体器件CP的不同之处在于设置了密封圈(guard ring；保护环)SR。除此以外，由于图48的半导体器件CP2也具有与上述图1～图13的半导体器件CP基本上相同的构成，所以此处对作为不同点的密封圈SR进行说明。
在图48的半导体器件CP2中，布线M1不仅具有源极用布线M1S、栅极用布线M1G及控制电极用布线M1C，还具有密封圈SR。密封圈SR是与源极用布线M1S、栅极用布线M1G及控制电极用布线M1C以相同的工序形成在同一层中的。在俯视观察时，密封圈SR形成在半导体器件CP2的外周部且以沿着半导体器件CP2的外周环绕的方式形成。因此，在俯视观察时，晶体管形成区域RG1、源极用布线M1S、栅极用布线M1G及控制电极用布线M1C配置在由密封圈SR围成的区域内。换言之，在俯视观察时，密封圈SR以围绕晶体管形成区域RG1、源极用布线M1S、栅极用布线M1G及控制电极用布线M1C的方式设置。
由于设置了密封圈SR，所以当在制造半导体器件时的切片工序(切断工序)中因切片刀而在切割剖面产生裂纹的情况下，能够通过密封圈SR阻止该裂纹的伸展。此外，能够通过密封圈SR阻止水分从半导体器件的切割剖面(侧面)渗入。因此，通过设置密封圈SR能够提高半导体器件的可靠性。
另外，在上述图42～图47的第一变形例及其后的变形例(第三～第七变形例)中省略了密封圈SR的图示，但是也能够设置密封圈SR。
＜关于第三变形例＞
下面说明第三变形例。图49～图52是示出本实施方式的半导体器件CP的第三变形例的俯视图或剖面图。将图49～图52所示的第三变形例的半导体器件CP称为半导体器件CP3。在图49～图52中，图49是与上述图1对应的整体俯视图，图50是与上述图2对应的整体俯视图，图51是与上述图3对应的整体俯视图。此外，图52示出半导体器件CP3的主要部分剖面图，示出沿栅极用布线部M1G4的剖面(与后述的图59同样的剖面)。
图49～图52的半导体器件CP3对应于在上述图1～图13的半导体器件CP中追加栅极用布线M1G的栅极用布线部M1G4的情况。
即，在图49～图52的半导体器件CP3中，栅极用布线M1G不仅具有沿着边H1延伸的栅极用布线部M1G1、沿着边H2延伸的栅极用布线部M1G2、以及沿着边H3延伸的栅极用布线部M1G3，而且还具有栅极用布线部M1G4。图49～图52的半导体器件CP3随着栅极用布线M1G具有栅极用布线部M1G4而具有以下的构成。
在图49～图52的半导体器件CP3中，晶体管形成区域RG1被分割成彼此沿Y方向分离的多个区域，此处，被分割为晶体管形成区域RG1a和晶体管形成区域RG1b，晶体管形成区域RG1a与晶体管形成区域RG1b沿Y方向分离。晶体管形成区域RG1a，RG1b中的晶体管形成区域RG1a配置在边H1侧，晶体管形成区域RG1b配置在边H3侧。
由于源极用布线M1S需要与栅极用布线M1G及控制电极用布线M1C分离，所以在图49～图52的半导体器件CP3中，源极用布线M1S以其间夹着栅极用布线部M1G4的方式被分割成2个源极用布线M1S1、M1S2，源极用布线M1S1与源极用布线M1S2沿Y方向分离。源极用布线M1S1形成在晶体管形成区域RG1a上，源极用布线M1S2形成在晶体管形成区域RG1b上，源极用布线M1S1在俯视观察时与晶体管形成区域RG1a大致一致，源极用布线M1S2在俯视观察时与晶体管形成区域RG1b大致一致。
在图49～图52的半导体器件CP3中，在俯视观察时，栅极用布线部M1G4在晶体管形成区域RG1a与晶体管形成区域RG1b之间(因此，在源极用布线M1S1与源极用布线M1S2之间)沿X方向延伸。
栅极用布线部M1G4的一方的端部(边H2侧的端部)与栅极用布线部M1G2一体地连结。因此，栅极用布线部M1G1、栅极用布线部M1G2、栅极用布线部M1G3及栅极用布线部M1G4一体地形成而连结。源极用布线M1S1和源极用布线M1S2在俯视观察时分别被栅极用布线M1G及控制电极用布线M1C包围。
在晶体管形成区域RG1a与晶体管形成区域RG1b之间的区域，沿Y方向延伸的槽TR2在X方向上并列有多个。这里，对在晶体管形成区域RG1a和晶体管形成区域RG1b之间的区域中沿Y方向延伸且在X方向上以规定的间隔(间距)排列的槽TR2标记附图标记TR2c并将之称为槽TR2c。该槽TR2c与槽TR2a基本上相同，但是配置在晶体管形成区域RG1a与晶体管形成区域RG1b之间的槽TR2a对应于槽TR2c。形成在晶体管形成区域RG1a与晶体管形成区域RG1b之间的区域中的槽TR2c与形成于晶体管形成区域RG1a中的槽TR1和形成于晶体管形成区域RG1b中的槽TR1相连。
因此，在图49～图52的半导体器件CP3中，成为下述状态：在沿X方向延伸的栅极用布线部M1G4的下方，以与栅极用布线部M1G4交叉的方式沿Y方向延伸的槽TR2(TR2c)在X方向上并列有多个。
在晶体管形成区域RG1a与晶体管形成区域RG1b之间的区域中沿Y方向延伸的槽TR2(TR2c)由形成有控制电极GE1及栅极电极GE2双方的层叠区域TR3构成。而且，在俯视观察时，在栅极用布线部M1G4与沿Y方向延伸的槽TR2(TR2c)重叠的区域中设有栅极用接触孔CT2，并且，通过该栅极用接触孔CT2，栅极用布线部M1G4与槽TR2(TR2c)内的栅极电极GE2连接。因此，栅极用布线部M1G4经由槽TR2(TR2c)内的栅极电极GE2而与晶体管形成区域RG1a，RG1b的槽TR1内的栅极电极GE2电连接。
在绝缘膜PA中，分别相对于源极用布线M1S1，M1S2设置开口部OP。而且，通过从相对于源极用布线M1S1设置的开口部OP露出的源极用布线M1S1形成源极用的垫片PDS1，通过从相对于源极用布线M1S2设置的开口部OP露出的源极用布线M1S2形成源极用的垫片PDS2。因此，在图49～图52的半导体器件CP3中，作为源极用垫片PDS，形成有源极用的垫片PDS1和源极用的垫片PDS2。在俯视观察时，栅极用布线M1G的栅极用布线部M1G4在源极用的垫片PDS1与源极用的垫片PDS2之间沿X方向延伸。
当观察半导体器件CP3单体时，源极用布线M1S1与源极用布线M1S2分离。但是，在将半导体器件CP3封装而成的半导体封装件中，能够对源极用布线M1S1和源极用布线M1S2施加共用的电位(电压)。即，在将半导体器件CP3封装而成的半导体封装件中，源极用布线M1S1和源极用布线M1S2经由导体(导电性的连接部件)而电连接。例如，在是后述的半导体器件PKG的情况下，后述的金属板MP1和金属板MP2的某一方连接于源极用的垫片PDS1和源极用的垫片PDS2双方，因此源极用布线M1S1与源极用布线M1S2经由所连接的该金属板(MP1、MP2)而电连接。此外，在是后述的半导体器件PKG1的情况下，后述的金属板MP3连接于源极用的垫片PDS1和源极用的垫片PDS2双方，因此源极用布线M1S1与源极用布线M1S2经由所连接的该金属板MP3而电连接。该点在以后的变形例(第4～第7变形例)中也是一样。
图49～图52的半导体器件CP3的其他构成与上述图1～图13的半导体器件CP基本上相同，因此此处省略其说明。
在图49～图52的半导体器件CP3的情况下，除了能够获得通过上述图1～图13的半导体器件CP所获得的效果外，还能够获得下述的效果。
即，在图49～图52的半导体器件CP3中，由于栅极用布线M1G还具有栅极用布线部M1G4，所以能够降低栅极电阻。因此，从尽可能地降低栅极电阻的观点来看更为有利。因此能够进一步提高半导体器件的性能。
＜关于第4变形例＞
下面说明第4变形例。图53～图62是示出本实施方式的半导体器件CP的第4变形例的俯视图或剖面图。将图53～图62中所示的第4变形例的半导体器件CP称为半导体器件CP4。在图53～图62中，图53是与上述图1对应的整体俯视图，图54是与上述图2对应的整体俯视图，图55是与上述图3对应的整体俯视图，图56是与上述图4对应的主要部分俯视图，图57是与上述图5对应的主要部分俯视图，图58是与上述图6对应的主要部分俯视图。其中，将图53及图54示出的用双点划线围成的区域RG3放大的图与图56～图58对应。此外，图59大致对应于图56及图57的G-G线的剖面图，图60大致对应于图56及图57的H-H线的剖面图，图61大致对应于图56及图57的J-J线的剖面图，图62大致对应于图56及图57的K-K线的剖面图。
图53～图62的半导体器件CP4与在上述图49～图52的半导体器件CP3中增加控制电极用布线M1C的控制电极用布线部M1C4的情况相对应。
即，在图53～图62的半导体器件CP4中，控制电极用布线M1C不仅具有沿着边H1延伸的控制电极用布线部M1C1、沿着边H4延伸的控制电极用布线部M1C2、以及沿着边H3延伸的控制电极用布线部M1C3，还具有控制电极用布线部M1C4。栅极用布线M1G不仅具有栅极用布线部M1G1、M1G2、M1G3还具有栅极用布线部M1G4，关于这一点，图53～图62的半导体器件CP4也与上述图49～图52的半导体器件CP3一样。
图53～图62的半导体器件CP4的栅极用布线M1G具有栅极用布线部M1G4，且控制电极用布线M1C具有控制电极用布线部M1C4，与此同时还具有以下的构成。
在图53～图62的半导体器件CP4中，晶体管形成区域RG1被分割成彼此沿Y方向分离的多个区域，此处被分割成晶体管形成区域RG1a和晶体管形成区域RG1b，晶体管形成区域RG1a与晶体管形成区域RG1b沿Y方向分离，这一点与上述半导体器件CP3是一样的。
由于源极用布线M1S需要与栅极用布线M1G及控制电极用布线M1C分离，所以在图53～图62的半导体器件CP4中，源极用布线M1S以其间夹着栅极用布线部M1G4及控制电极用布线部M1C4的方式被分割成2个源极用布线M1S1、M1S2，源极用布线M1S1与源极用布线M1S2沿Y方向分离。源极用布线M1S1形成在晶体管形成区域RG1a上，源极用布线M1S2形成在晶体管形成区域RG1b上，源极用布线M1S1在俯视观察时与晶体管形成区域RG1a大致一致，源极用布线M1S2在俯视观察时与晶体管形成区域RG1b大致一致，这一点与上述半导体器件CP3是一样的。
在图53～图62的半导体器件CP4中，在俯视观察时，栅极用布线部M1G4和控制电极用布线部M1C4在晶体管形成区域RG1a与晶体管形成区域RG1b之间(因此，在源极用布线M1S1与源极用布线M1S2之间)沿X方向延伸。即，在俯视观察时，在晶体管形成区域RG1a与晶体管形成区域RG1b之间(因此，在源极用布线M1S1与源极用布线M1S2之间)，沿X方向延伸的栅极用布线部M1G4和沿X方向延伸的控制电极用布线部M1C4在Y方向上相邻。即，在俯视观察时，在晶体管形成区域RG1a与晶体管形成区域RG1b之间的区域中(因此，在源极用布线M1S1与源极用布线M1S2之间的区域中)，栅极用布线部M1G4和控制电极用布线部M1C4并列着沿X方向延伸。
栅极用布线部M1G4的一方的端部(边H2侧的端部)与栅极用布线部M1G2一体地连结，控制电极用布线部M1C4的一方的端部(边H4侧的端部)与控制电极用布线部M1C2一体地连结。因此，栅极用布线部M1G1、栅极用布线部M1G2、栅极用布线部M1G3及栅极用布线部M1G4一体地形成而连结。此外，控制电极用布线部M1C1、控制电极用布线部M1C2、控制电极用布线部M1C3及控制电极用布线部M1C4一体地形成而连结。源极用布线M1S1和源极用布线M1S2在俯视观察时分别被栅极用布线M1G及控制电极用布线M1C包围。
另外，图54示出了在接近源极用布线M1S1的一侧配置有栅极用布线部M1G4且在接近源极用布线M1S2的一侧配置有控制电极用布线部M1C4的情况，但作为其他方式，也可以在接近源极用布线M1S1的一侧配置控制电极用布线部M1C4，在接近源极用布线M1S2的一侧配置栅极用布线部M1G4。
在绝缘膜PA中，分别相对于源极用布线M1S1，M1S2设置开口部OP，通过从相对于源极用布线M1S1设置的开口部OP露出的源极用布线M1S1形成源极用的垫片PDS1，通过从相对于源极用布线M1S2设置的开口部OP露出的源极用布线M1S2形成源极用的垫片PDS2。这一点与上述半导体器件CP3是一样的。
在晶体管形成区域RG1a与晶体管形成区域RG1b之间的区域，沿Y方向延伸的槽TR2(TR2c)在X方向上并列有多个，这一点与上述半导体器件CP3是一样的。槽TR2c与形成于晶体管形成区域RG1a的槽TR1和形成于晶体管形成区域RG1b的槽TR1相连。
因此，在图53～图62的半导体器件CP4中，成为下述状态：在沿X方向延伸的栅极用布线部M1G4及控制电极用布线部M1C4的下方，以与栅极用布线部M1G4及控制电极用布线部M1C4交叉的方式沿Y方向延伸的槽TR2(TR2c)在X方向上并列有多个。
在图53～图62的半导体器件CP4中，沿Y方向分别延伸且在X方向上并列的多个槽TR2c混合地包括：具有层叠区域TR3和单层区域TR4双方的槽TR2c；和不具有单层区域TR4而只由层叠区域TR3构成的槽TR2c。另外，在图56中标记了附图标记TR4的用虚线围成的区域内的槽TR2(TR2c)为单层区域TR4，除此以外的区域的槽TR2(TR2c)为层叠区域TR3。因此，图61的剖面图所示出的槽TR2(TR2c)具有层叠区域TR3和单层区域TR4双方，但图62的剖面图所示出的槽TR2(TR2c)不具有单层区域TR4而只由层叠区域TR3构成。另外，图56示出了具有层叠区域TR3和单层区域TR4双方的槽TR2c(图61的槽TR2c)、以及不具有单层区域TR4而只由层叠区域TR3构成的槽TR2c(图62的槽TR2c)规则地排列、此处为以4根为单位交替排列的情况，但是并不限于以4根单位，可以进行各种变更。
这样，沿Y方向分别延伸且在X方向上并列的多个槽TR2c混合地包括：如图61的槽TR2c那样具有层叠区域TR3和单层区域TR4双方的槽TR2c；和如图62的槽TR2c那样不具有单层区域TR4而只由层叠区域TR3构成的槽TR2c。而且，相对于沿X方向并列的多个槽TR2c中的、如图61的槽TR2c那样具有层叠区域TR3和单层区域TR4双方的各个槽TR2c，在俯视观察时该槽TR2c与控制电极用布线部M1C4重叠的区域中形成接触孔CT3。接触孔CT3形成在单层区域TR4的槽TR2c上。由此，在如图61的槽TR2c那样具有层叠区域TR3和单层区域TR4双方的槽TR2c中，能够通过接触孔CT3将控制电极用布线部M1C4连接于控制电极GE1，能够经由槽TR2c内的控制电极GE1将控制电极用布线部M1C4电连接于晶体管形成区域RG1a、RG1b的槽TR1内的控制电极GE1。此外，相对于在X方向上并列的多个槽TR2c的各个槽TR2c，在俯视观察时该槽TR2c与栅极用布线部M1G4重叠的区域中形成有栅极用接触孔CT2。栅极用接触孔CT2形成于层叠区域TR3的槽TR2c上。由此，能够通过栅极用接触孔CT2将栅极用布线部M1G4连接于槽TR2c内的栅极电极GE2，能够经由槽TR2c内的栅极电极GE2将栅极用布线部M1G4电连接于晶体管形成区域RG1a、RG1b的槽TR1内的栅极电极GE2。
此外，槽TR2c内的栅极电极GE2与晶体管形成区域RG1a的槽TR1内的栅极电极GE2及晶体管形成区域RG1b的槽TR1内的栅极电极GE2双方相连。因此，在如图62的槽TR2c那样不具有单层区域TR4而只由层叠区域TR3构成的槽TR2c中，通过栅极用接触孔CT2将栅极用布线部M1G4连接于该槽TR2c内的栅极电极GE2。由此，能够经由如图62的槽TR2c所示只由层叠区域TR3构成的槽TR2c内的栅极电极GE2将栅极用布线部M1G4电连接于晶体管形成区域RG1a的槽TR1内的栅极电极GE2及晶体管形成区域RG1b的槽TR1内的栅极电极GE2双方。
图53～图62的半导体器件CP4的其他构成由于与上述图49～图52的半导体器件CP3基本上相同，所以此处省略其说明。
在图53～图62的半导体器件CP4的情况下，除了能够获得通过上述图1～图13的半导体器件CP所获得的效果外，还能够获得下述的效果。
即，在图53～图62的半导体器件CP4中，由于栅极用布线M1G还具有栅极用布线部M1G4，所以能够降低栅极电阻。因此，从尽可能地降低栅极电阻的观点来看更为有利。此外，由于控制电极用布线M1C还具有控制电极用布线部M1C4，所以能够降低从控制电极用垫片PDC到晶体管形成区域RG1a，RG1b的槽TR1内的控制电极GE1的路径的电阻。因此，能够谋求半导体器件的性能提升。
此外，为了提高具有功率晶体管的半导体器件的性能，期望栅极电阻尽可能地小。另一方面，有时也期望向控制电极GE1的输入电阻被调整成最佳的电阻值。此处，所谓向控制电极GE1的输入电阻，对应于从对控制电极GE1的电位进行控制的控制电路(例如后述的控制电路DR3)到晶体管形成区域RG1的槽TR1内的控制电极GE1的路径的电阻。
例如，在上述图13所示的单位晶体管单元Q1中，由于在控制电极GE1与漏极用半导体区域(n-型外延层EP1)之间形成有以绝缘膜G1为电容绝缘膜的寄生电容器(电容器元件)，由该寄生电容器和向控制电极GE1的输入电阻形成缓冲电路(Snubber circuit)。将上述图1所示的单位晶体管单元Q1多个并联而形成功率晶体管，但在将该功率晶体管用作开关元件的情况下等，能够通过使所述缓冲电路最佳化来提高开关特性。
在本实施方式中，由于能够通过控制电极用布线M1C中的控制电极用布线部M1C4的有无来调整向控制电极GE1的输入电阻，所以能够使所述缓冲电路最佳化。由此，能够谋求半导体器件的性能提升。
＜关于第5变形例＞
下面说明第5变形例。图63～图72是示出本实施方式的半导体器件CP的第5变形例的俯视图或剖面图。将图63～图72示出的第5变形例的半导体器件CP称为半导体器件CP5。在图63～图72中，图63是与上述图1对应的整体俯视图，图64是与上述图2对应的整体俯视图，图65是与上述图3对应的整体俯视图，图66是与上述图4对应的主要部分俯视图，图67是与上述图5对应的主要部分俯视图，图68是与上述图6对应的主要部分俯视图。其中，将图63及图64示出的由双点划线围成的区域RG3放大的图对应于图66～图68。此外，图69大致对应于图66及图67的L-L线的剖面图，图70大致对应于图66及图67的M-M线的剖面图，图71大致对应于图66及图67的N-N线的剖面图，图72大致对应于图66及图67的P-P线的剖面图。
图63～图71的半导体器件CP5对应于在上述图53～图62的半导体器件CP4中追加栅极用布线M1G的栅极用布线部M1G4的情况。
即，在图63～图72的半导体器件CP5中，栅极用布线M1G不仅具有沿着边H1延伸的栅极用布线部M1G1、沿着边H2延伸的栅极用布线部M1G2、沿着边H3延伸的栅极用布线部M1G3，还具有栅极用布线部M1G4和栅极用布线部M1G5。控制电极用布线M1C不仅具有控制电极用布线部M1C1、M1C2、M1C3，还具有控制电极用布线部M1C4，关于这一点，图63～图72的半导体器件CP5也与上述图53～图62的半导体器件CP4一样。
图63～图72的半导体器件CP5的栅极用布线M1G具有栅极用布线部M1G4、M1G5，且控制电极用布线M1C具有控制电极用布线部M1C4，与此同时还具有以下的构成。
在图63～图72的半导体器件CP5中，晶体管形成区域RG1被分割成彼此在Y方向上分离的多个区域，此处，被分割为晶体管形成区域RG1a和晶体管形成区域RG1b，晶体管形成区域RG1a与晶体管形成区域RG1b在Y方向上分离，这一点与上述半导体器件CP4是同样的。
由于源极用布线M1S需要与栅极用布线M1G及控制电极用布线M1C分离，所以在图63～图72的半导体器件CP5中，源极用布线M1S以其间夹着栅极用布线部M1G4、M1G5及控制电极用布线部M1C4的方式被分割成2个源极用布线M1S1、M1S2，源极用布线M1S1与源极用布线M1S2在Y方向上分离。源极用布线M1S1形成在晶体管形成区域RG1a上，源极用布线M1S2形成在晶体管形成区域RG1b上，源极用布线M1S1在俯视观察时与晶体管形成区域RG1a大致一致，源极用布线M1S2在俯视观察时与晶体管形成区域RG1b大致一致，这一点与上述半导体器件CP4是同样的。
在图63～图72的半导体器件CP5中，在俯视观察时，栅极用布线部M1G4、控制电极用布线部M1C4及栅极用布线部M1G5分别在晶体管形成区域RG1a与晶体管形成区域RG1b之间(因此，在源极用布线M1S1与源极用布线M1S2之间)沿X方向延伸。在俯视观察时，在晶体管形成区域RG1a与晶体管形成区域RG1b之间(因此，在源极用布线M1S1与源极用布线M1S2之间)沿X方向延伸的控制电极用布线部M1C4由沿X方向延伸的栅极用布线部M1G4与沿X方向延伸的栅极用布线部M1G5在Y方向上夹着。即，在俯视观察时晶体管形成区域RG1a与晶体管形成区域RG1b之间的区域(因此，在源极用布线M1S1与源极用布线M1S2之间的区域)，控制电极用布线部M1C4及其间夹着该控制电极用布线部M1C4的栅极用布线部M1G4、M1G5沿着X方向延伸。即，在俯视观察时晶体管形成区域RG1a与晶体管形成区域RG1b之间(因此，在源极用布线M1S1与源极用布线M1S2之间)，沿X方向延伸的栅极用布线部M1G4与沿X方向延伸的栅极用布线部M1G5在Y方向上分离地配置。而且，在沿X方向延伸的栅极用布线部M1G4与沿X方向延伸的栅极用布线部M1G5之间配置有沿X方向延伸的控制电极用布线部M1C4。
栅极用布线部M1G4的一方的端部(边H2侧的端部)与栅极用布线部M1G2一体地连结，栅极用布线部M1G5的一方的端部(边H2侧的端部)与栅极用布线部M1G2一体地连结。因此，栅极用布线部M1G1、栅极用布线部M1G2、栅极用布线部M1G3、栅极用布线部M1G4及栅极用布线部M1G5一体地形成而连结。此外，控制电极用布线部M1C4的一方的端部(边H4侧的端部)与控制电极用布线部M1C2一体地连结。因此，控制电极用布线部M1C1、控制电极用布线部M1C2、控制电极用布线部M1C3及控制电极用布线部M1C4一体地形成而连结。在俯视观察时，源极用布线M1S1和源极用布线M1S2分别被栅极用布线M1G及控制电极用布线M1C包围。
在绝缘膜PA中，分别相对于源极用布线M1S1、M1S2设置开口部OP，通过从相对于源极用布线M1S1设置的开口部OP露出的源极用布线M1S1形成源极用的垫片PDS1，通过从相对于源极用布线M1S2设置的开口部OP露出的源极用布线M1S2形成源极用的垫片PDS2。这一点与上述半导体器件CP3是一样的。
在晶体管形成区域RG1a与晶体管形成区域RG1b之间的区域，沿Y方向延伸的槽TR2(TR2c)在X方向上并列有多个，这一点与上述半导体器件CP4是一样的。槽TR2c与形成于晶体管形成区域RG1a的槽TR1及形成于晶体管形成区域RG1b的槽TR1相连。
因此，在图63～图72的半导体器件CP5中，成为下述状态：在沿X方向延伸的栅极用布线部M1G4、M1G5及控制电极用布线部M1C4的下方，沿Y方向延伸的槽TR2(TR2c)以与栅极用布线部M1G4、M1G5及控制电极用布线部M1C4交叉的方式在X方向上并列有多个。
在图63～图72的半导体器件CP5中，沿Y方向分别延伸且在X方向上并列的多个槽TR2c分别具有层叠区域TR3和单层区域TR4双方。另外，在图66中标记了附图标记TR4的用虚线围成的区域内的槽TR2(TR2c)为单层区域TR4，除此以外的区域的槽TR2(TR2c)为层叠区域TR3。
在图63～图72的半导体器件CP5中，在沿X方向并列的多个槽TR2c的各个槽TR2c中，控制电极用布线部M1C4的正下方区域(即俯视观察时与控制电极用布线部M1C4重叠的区域)为单层区域TR4，栅极用布线部M1G4、M1G5的正下方区域(即俯视观察时与栅极用布线部M1G4、M1G5重叠的区域)为层叠区域TR3。而且，在俯视观察时控制电极用布线部M1C4与沿Y方向延伸的槽TR2(TR2c)重叠的区域中形成有接触孔CT3，在俯视观察时栅极用布线部M1G4与沿Y方向延伸的槽TR2(TR2c)重叠的区域、以及在俯视观察时栅极用布线部M1G5与沿Y方向延伸的槽TR2(TR2c)重合的区域中形成有栅极用接触孔CT2。即，相对于在X方向上并列的多个槽TR2c的各个槽TR2c，在俯视观察时该槽TR2c与控制电极用布线部M1C4重叠的区域中设置接触孔CT3，在俯视观察时该槽TR2c与栅极用布线部M1G4重合的区域及在俯视观察时该槽TR2c与栅极用布线部M1G5重叠的区域中设置栅极用接触孔CT2。
由此，在沿X方向并列的多个槽TR2c的各个槽TR2c中，能够通过接触孔CT3将控制电极用布线部M1C4连接于控制电极GE1，能够经由槽TR2c内的控制电极GE1将控制电极用布线部M1C4电连接于晶体管形成区域RG1a、RG1b的槽TR1内的控制电极GE1。此外，在沿X方向并列的多个槽TR2c的各个槽TR2c中，能够通过栅极用接触孔CT2将栅极用布线部M1G4连接于槽TR2c内的栅极电极GE2，能够经由槽TR2c内的栅极电极GE2将栅极用布线部M1G4电连接于晶体管形成区域RG1a的槽TR1内的栅极电极GE2。此外，在沿X方向并列的多个槽TR2c的各个槽TR2c中，能够通过栅极用接触孔CT2将栅极用布线部M1G5连接于槽TR2c内的栅极电极GE2，能够经由槽TR2c内的栅极电极GE2将栅极用布线部M1G5电连接于晶体管形成区域RG1b的槽TR1内的栅极电极GE2。
图63～图72的半导体器件CP5的其他构成由于与上述图53～图62的半导体器件CP4、上述图49～图52的半导体器件CP3基本上相同，所以此处省略其说明。
在图63～图72的半导体器件CP5的情况下，除了能够获得通过上述图1～图13的半导体器件CP所获得的效果外，还能够获得下述的效果。
即，在图63～图72的半导体器件CP5中，由于栅极用布线M1G还具有栅极用布线部M1G4、M1G5，所以能够降低栅极电阻。因此，从尽可能地降低栅极电阻的观点来看是更为有利的。此外，由于控制电极用布线M1C还具有控制电极用布线部M1C4，所以能够减低从控制电极用垫片PDC至晶体管形成区域RG1a、RG1b的槽TR1内的控制电极GE1的路径的电阻。因此能够谋求半导体器件的性能提升。
此外，在上述图53～图62的半导体器件CP4的情况下，槽TR2c的作为导通路径的功能如下。即，如上述图62的槽TR2c那样只由层叠区域TR3构成的槽TR2c能够作为栅极用布线部M1G4与晶体管形成区域RG1a、RG1b的槽TR1内的栅极电极GE2之间的导通路径来发挥功能，但是不能作为控制电极用布线部M1C4与晶体管形成区域RG1a、RG1b的槽TR1内的控制电极GE1之间的导通路径发挥功能。此外，如上述图61的槽TR2c那样具有层叠区域TR3和单层区域TR4双方的槽TR2c能够作为控制电极用布线部M1C与晶体管形成区域RG1a、RG1b的槽TR1内的控制电极GE1之间的导通路径发挥功能，且能够作为栅极用布线部M1G4与晶体管形成区域RG1a的槽TR1内的栅极电极GE2之间的导通路径发挥功能。但是，上述图61的槽TR2c不能作为栅极用布线部M1G4与晶体管形成区域RG1b的槽TR1内的栅极电极GE2之间的导通路径发挥功能。
与此相对，在图63～图72的半导体器件CP5的情况下，槽TR2c的作为导通路径的功能如下。即，各槽TR2c能够作为控制电极用布线部M1C4与晶体管形成区域RG1a、RG1b的槽TR1内的控制电极GE1之间的导通路径、栅极用布线部M1G4与晶体管形成区域RG1a的槽TR1内的栅极电极GE2之间的导通路径、以及栅极用布线部M1G5与晶体管形成区域RG1b的槽TR1内的栅极电极GE2之间的导通路径来发挥功能。
因此，从进一步降低栅极用布线M1G与晶体管形成区域RG1a、RG1b的槽TR1内的栅极电极GE2之间的电阻的观点、以及进一步降低控制电极用布线M1C与晶体管形成区域RG1a、RG1b的槽TR1内的控制电极GE1之间的电阻的观点来看，与图53～图62的半导体器件CP4相比，图63～图72的半导体器件CP5更为有利。
另一方面，图53～图62的半导体器件CP4由于没有栅极用布线部M1G5，所以能够谋求半导体器件的小型化(小面积化)。此外，由于能够增大晶体管形成区域(RG1)的有效面积，所以能够进一步降低功率晶体管的导通电阻。
此外，在第三～第五变形例中，关于将晶体管形成区域RG1分割成在Y方向上分离的2个晶体管形成区域RG1a，RG1b的情况(因此，将源极用布线M1S分割成在Y方向上分离的2个源极用布线M1S1、M1S2的情况)进行了说明。作为其他方式，在第三～第五变形例中，也可以将晶体管形成区域RG1(因此，源极用布线M1S)分割成彼此在Y方向上分离的3个以上的区域。在该情况下，分割成的晶体管形成区域的数量与分割成的源极用布线的数量是相同的，并且在分割成的各个晶体管形成区域上配置有与该晶体管形成区域大致相同平面尺寸的源极用布线。在该情况下，在第三变形例中，在分割成的晶体管形成区域之间(因此，在分割成的源极用布线之间)，相当于栅极用布线部M1G4的部分沿X方向延伸。此外，在第四变形例中，在分割成的晶体管形成区域之间(因此，在分割成的源极用布线之间)，相当于栅极用布线部M1G4及控制电极用布线部M1C4的部分沿X方向延伸。此外，在第五变形例中，在分割成的晶体管形成区域之间(因此，在分割成的源极用布线之间)，相当于栅极用布线部M1G4、M1G5及控制电极用布线部M1C4的部分沿X方向延伸。
＜关于第六变形例＞
下面对第六变形例进行说明。图73～图80是示出本实施方式的半导体器件CP的第六变形例的俯视图或剖面图。将图73～图80所示的第六变形例的半导体器件CP称为半导体器件CP6。在图73～图80中，图73是与上述图1对应的整体俯视图，图74是与上述图2对应的整体俯视图，图75及图77是与上述图4对应的主要部分俯视图，图76及图78是与上述图6对应的主要部分俯视图。其中，将图73及图74所示的由双点划线围成的区域RG4放大的图对应于图75及图76，将图73及图74所示的由双点划线围成的区域RG5放大的图对应于图77及图78。此外，图79大致对应于图75的Q-Q线的剖面图，图80大致对应于图77的R-R线的剖面图。
在图73～图80的半导体器件CP6中，晶体管形成区域RG1被分割成彼此在Y方向上分离的多个区域，此处被分割成4个晶体管形成区域RG1a、RG1b、RG1c、RG1d。从边H1侧朝着边H3侧，在Y方向上依次并列有晶体管形成区域RG1a、RG1b、RG1c、RG1d。与此相对应，源极用布线M1S被分割成彼此在Y方向上分离的4个源极用布线M1S1、M1S2、M1S3、M1S4。源极用布线M1S1在俯视观察时与晶体管形成区域RG1a大致一致，源极用布线M1S2在俯视观察时与晶体管形成区域RG1b大致一致，源极用布线M1S3在俯视观察时与晶体管形成区域RG1c大致一致，源极用布线M1S4在俯视观察时与晶体管形成区域RG1d大致一致。
栅极用布线M1G一体地具有：沿着边H1在X方向上延伸的栅极用布线部M1G1；沿着边H2在Y方向上延伸的栅极用布线部M1G2；沿着边H3在X方向上延伸的栅极用布线部M1G3；以及栅极用布线部M1G4。栅极用布线部M1G4在俯视观察时在晶体管形成区域RG1b与晶体管形成区域RG1c之间(因此，在源极用布线M1S2与源极用布线M1S3之间)沿X方向延伸。栅极用布线部M1G4的一方的端部(H2侧的端部)与栅极用布线部M1G2一体地连结。
控制电极用布线M1C一体地具有控制电极用布线部M1C6、控制电极用布线部M1C7、以及沿着边H4在Y方向上延伸的控制电极用布线部M1C5。控制电极用布线部M1C6在俯视观察时在晶体管形成区域RG1a与晶体管形成区域RG1b之间(因此，在源极用布线M1S1与源极用布线M1S2之间)沿X方向延伸。控制电极用布线部M1C7在俯视观察时在晶体管形成区域RG1c与晶体管形成区域RG1d之间(因此，在源极用布线M1S3与源极用布线M1S4之间)沿X方向延伸。控制电极用布线部M1C6的一方的端部(H4侧的端部)与控制电极用布线部M1C7的一方的端部(H4侧的端部)一体地连结于控制电极用布线部M1C5。
在绝缘膜PA中，分别相对于源极用布线M1S1、M1S2、M1S3、M1S4设有开口部OP。通过从相对于源极用布线M1S1设置的开口部OP露出的源极用布线M1S1形成源极用的垫片PDS1，通过从相对于源极用布线M1S2设置的开口部OP露出的源极用布线M1S2形成源极用的垫片PDS2。此外，通过从相对于源极用布线M1S3设置的开口部OP露出的源极用布线M1S3形成源极用的垫片PDS3，通过从相对于源极用布线M1S4设置的开口部OP露出的源极用布线M1S4形成源极用的垫片PDS4。
关于栅极用布线M1G与槽TR2内的栅极电极GE2的连接关系，图73～图80的半导体器件CP6也与上述变形例3基本相同。即，在沿X方向延伸的栅极用布线部M1G1的下方(即，在晶体管形成区域RG1a与边H1之间)，沿Y方向分别延伸且在X方向上并列的多个槽TR2a以与栅极用布线部M1G1交叉的方式配置，通过接触孔CT2将栅极用布线部M1G1电连接于这些槽TR2a内的栅极电极GE2。此外，在沿X方向延伸的栅极用布线部M1G3的下方(即，在晶体管形成区域RG1d与边H3之间)，沿Y方向分别延伸且在X方向上并列的多个槽TR2a以与栅极用布线部M1G3交叉的方式配置，通过接触孔CT2将栅极用布线部M1G3电连接于这些槽TR2a内的栅极电极GE2。此外，在沿X方向延伸的栅极用布线部M1G4的下方(即，在晶体管形成区域RG1b与晶体管形成区域RG1c之间)，沿Y方向分别延伸且在X方向上并列的多个槽TR2c以与栅极用布线部M1G4交叉的方式配置，通过接触孔CT2将栅极用布线部M1G4电连接于这些槽TR2a内的栅极电极GE2。
另外，在图73～图80的半导体器件CP6的情况下，由于栅极用布线部M1G1、M1G3、M1G4与控制电极用布线M1C不相邻，所以配置在栅极用布线部M1G1、M1G3之下的槽TR2a和配置于栅极用布线部M1G4之下的槽TR2c能够不具有单层区域TR4而只由层叠区域TR3构成。
另一方面，关于控制电极用布线M1C与槽TR2内的控制电极GE1的连接关系，与上述变形例3不同，如下所示。在沿X方向延伸的控制电极用布线部M1C6的下方(即，在晶体管形成区域RG1a与晶体管形成区域RG1b之间)，沿Y方向分别延伸且在X方向上并列的多个槽TR2c以与控制电极用布线部M1C6交叉的方式配置，通过接触孔CT3将控制电极用布线部M1C6电连接于这些槽TR2c内的控制电极GE1。在沿X方向延伸的控制电极用布线部M1C7的下方(即，在晶体管形成区域RG1c与晶体管形成区域RG1D之间)，沿Y方向分别延伸且在X方向上并列的多个槽TR2c以与控制电极用布线部M1C7交叉的方式配置，通过接触孔CT3将控制电极用布线部M1C7电连接于这些槽TR2c内的控制电极GE1。
另外，配置在控制电极用布线部M1C6之下且在X方向上并列的多个槽TR2c混合地具有：具有层叠区域TR3和单层区域TR4双方的槽TR2c；和不具有单层区域TR4而只由层叠区域TR3构成的槽TR2c。在图75中，标记了附图标记TR4的用虚线围成的区域内的槽TR2(TR2c)为单层区域TR4，除此以外的区域的槽TR2(TR2c)为层叠区域TR3。同样地，配置在控制电极用布线部M1C7之下且在X方向上并列的多个槽TR2c也混合地具有：具有层叠区域TR3和单层区域TR4双方的槽TR2c；和不具有单层区域TR4而只由层叠区域TR3构成的槽TR2c。
而且，相对于配置在控制电极用布线部M1C6之下且在X方向上并列的多个槽TR2c中的、具有层叠区域TR3和单层区域TR4双方的各个槽TR2c，在俯视观察时该槽TR2c与控制电极用布线部M1C6重叠的区域形成有接触孔CT3。同样地，相对于配置在控制电极用布线部M1C7之下且在X方向上并列的多个槽TR2c中的、具有层叠区域TR3和单层区域TR4双方的各个槽TR2c，在俯视观察时该槽TR2c与控制电极用布线部M1C7重叠的区域形成有接触孔CT3。接触孔CT3形成在单层区域TR4的槽TR2c上。另一方面，经由配置在控制电极用布线部M1C6之下且在X方向上并列的多个槽TR2c中的、不具有单层区域TR4的槽TR2c内的栅极电极GE2，将晶体管形成区域RG1a的槽TR1内的栅极电极GE2与晶体管形成区域RG1b的槽TR1内的栅极电极GE2一体地相连而电连接。此外，经由配置在控制电极用布线部M1C7之下且在X方向上并列的多个槽TR2c中的、不具有单层区域TR4的槽TR2c内的栅极电极GE2，将晶体管形成区域RG1a的槽TR1内的栅极电极GE2与晶体管形成区域RG1d的槽TR1内的栅极电极GE2一体地相连而电连接。
图73～图80的半导体器件CP6的其他构成由于与上述图49～图52的半导体器件CP3基本上相同，所以此处省略其说明。
在图73～图80的半导体器件CP6的情况下，除了能够获得通过上述图1～图13的半导体器件CP所获得的效果外，还能够获得下述的效果。
即，在图73～图80的半导体器件CP6中，由于栅极用布线M1G还具有栅极用布线部M1G4，所以能够降低栅极电阻。
此外，在图73～图80的半导体器件CP6中，将与槽TR2内的控制电极GE1连接的控制电极用布线部M1C6、M1C7设置成不与栅极用布线M1G相邻。因此，也能够使与槽TR2内的控制电极GE1连接的控制电极用布线部(M1C6、M1C7)的根数与连接于槽TR2内的栅极电极GE2的栅极用布线部(M1G1、M1G3、M1G4)的根数不同。即，能够不受与槽TR2内的栅极电极GE2连接的栅极用布线部(M1G1、M1G3、M1G4)的根数的制约地设定与槽TR2内的控制电极GE1连接的控制电极用布线部(M1C6、M1C7)的根数。由此，易于将向控制电极GE1的输入电阻调整成所希望的电阻值。
＜关于第7变形例＞
下面说明第7变形例。图81～图83是示出本实施方式的半导体器件CP的第7变形例的俯视图。将图81～图83所示的第7变形例的半导体器件CP称为半导体器件CP7。图81～图83均是与上述图2对应的整体俯视图。
在示出上述半导体器件CP、CP1、CP2、CP3、CP4、CP5、CP6的整体俯视图(图1～图3、图42、图48～图51、图53～图55、图63～图65、图73、图74)中，示出了X方向为长边方向(构成半导体器件的平面形状的矩形的长边方向)且Y方向为短边方向(构成半导体器件的平面形状的矩形的短边方向)的情况。在该情况下，边H1、H3比边H2、H4长。
作为其他方式，在上述半导体器件CP、CP1、CP2、CP3、CP4、CP5、CP6中，也可以将X方向作为短边方向(构成半导体器件的平面形状的矩形的短边方向)而将Y方向作为长边方向(构成半导体器件的平面形状的矩形的长边方向)，在该情况下，边H2、H4比边H1、H3长。这样，将X方向作为短边方向而将Y方向作为长边方向的情况与第7变形例相对应。
例如，图81的半导体器件CP7在以X方向为短边方向且以Y方向为长边方向的情况下，与应用了上述第四变形例的布局的一例相对应。此外，图82的半导体器件CP7在以X方向为短边方向且以Y方向为长边方向的情况下，与应用了上述第五变形例的布局的一例相对饮。此外，图83的半导体器件CP7在以X方向为短边方向且以Y方向为长边方向的情况下，与应用了上述第六变形例的布局的一例相对应。
在图81～图83的任何一个情况下，沿X方向延伸的部分的栅极用布线M1G与在其下方沿Y方向延伸的槽TR2内的栅极电极GE2连接；沿X方向延伸的部分的控制电极用布线M1C与在其下方沿Y方向延伸的槽TR2内的控制电极GE1连接。这一点在X方向为长边方向的情况下、以及X方向为短边方向的情况下都是一样的。
在X方向为长边方向的情况下，能够进一步降低栅极电阻，而且能够进一步降低控制电极GE1的输入电阻。
另一方面，在X方向为短边方向的情况下，由于能够增大晶体管形成区域(RG1)的有效面积，所以能够进一步降低功率晶体管的导通电阻。
(实施方式2)
在本实施方式2中，关于使用了上述实施方式1的半导体器件(半导体芯片)的半导体器件或电子器件的例子进行说明。
图84是使用了上述实施方式1的半导体器件(半导体芯片)的电子器件的一例的电路图，此处示出了使用上述实施方式1的半导体器件(半导体芯片)构成非绝缘型DC-DC变换器的情况下的电路图。
图84所示的非绝缘型DC-DC变换器能够用于例如台式个人计算机、笔记本型个人计算机、服务器以及游戏机等这类电子设备的电源电路等。
图84所示的非绝缘型DC-DC变换器具有2个功率MOSFET(Metal OxideSemiconductor Field Effect Transistor；金属氧化物半导体场效应晶体管)QH、QL，控制电路CC、电容器(输出电容器)C1、以及线圈(电感器)L1。另外，图84中的附图标记VIN表示输入电源(输入电源电位)，GND表示基准电位(例如接地电位为0V)，Vout表示输出电压。以下将功率MOSFET称为功率MOS晶体管。
控制电路CC包括用于对功率MOS晶体管QH、QL的动作进行控制的电路，其具有用于对功率MOS晶体管QH进行驱动或控制的驱动电路(drive circuit)DR1、和用于对功率MOS晶体管QL进行驱动或控制的驱动电路(drive circuit)DR2。驱动电路DR1是对功率MOS晶体管QH的栅极端子(与上述栅极电极GE2对应)的电位进行控制，并对功率MOS晶体管QH的动作进行控制的电路。驱动电路DR2是对功率MOS晶体管QL的栅极端子(与上述栅极电极GE2对应)的电位进行控制，并对功率MOS晶体管QL的动作进行控制的电路。控制电路CC还具有控制电路DR3，该控制电路DR3是对功率MOS晶体管QH、QL的上述控制电极GE1的电位进行控制的电路。
功率MOS晶体管QH与功率MOS晶体管QL串联地连接于输入电压供给用的端子TE1与基准电位供给用的端子TE2之间。即，功率MOS晶体管QH的源极-漏极路径串联地连接于输入电压供给用的端子TE1与输出节点(输出端子)ND之间；功率MOS晶体管QL的源极-漏极路径串联地连接于输出节点ND与基准电位供给用的端子TE2之间。具体而言，功率MOS晶体管QH的漏极连接于输入电压供给用的端子TE1，功率MOS晶体管QH的源极连接于输出节点ND，功率MOS晶体管QL的漏极连接于输出节点ND，功率MOS晶体管QL的源极连接于基准电位供给用的端子TE2。
另外，向输入电压供给用的端子TE1供给输入用电源的高电位侧电位(输入电源电位)VIN，例如12V；向基准电位供给用的端子TE2供给基准电位，例如地电位(接地电位，0V)，所述基准电压比供给至输入电压供给用的端子TE1的输入电压(电位VIN)低。因此，成为在输入电源(VIN)与比其低的基准电位(GND)之间串联地连接有功率MOS晶体管QH和功率MOS晶体管QL的状态。
功率MOS晶体管QH与功率MOS晶体管QL之间的输出节点ND经由线圈(电感器)L1而连接于负载LOD。即，在输出节点ND与基准电位GND之间串联地连接有线圈L1和负载LOD，此外，与负载LOD并联地连接有电容器C1。线圈L1夹设在输出节点ND与负载LOD之间。作为负载LOD，例如有硬盘驱动器、ASIC(Application Specific Integrated Circuit；专用集成电路)、FPGA(Field Programmable Gate Array；现场可编程门阵列)、扩展卡(PCI CARD)、存储器(DDR存储器、DRAM、闪存等)以及CPU(Central Processing Unit；中央处理器)等。
功率MOS晶体管QH是高边开关(高电位侧：第一动作电压；以下简称为高边)用的场效应晶体管，具有用于在上述线圈L1中储蓄能量的开关功能。即，功率MOS晶体管QH是开关用的晶体管(开关元件)。线圈L1是向非绝缘型DC-DC变换器的输出(即，负载LOD的输入)供给电力的元件。
另一方面，功率MOS晶体管QL是低边开关(低电位侧：第二动作电压；以下简称为低边)用的场效应晶体管，具有使晶体管的电阻降低而进行整流的功能。即，功率MOS晶体管QL是整流用(同步整流用)的晶体管，此处为非绝缘型DC-DC变换器的整流用晶体管。
另外，上述高边用的功率MOS晶体管QH可以被看作是DC-DC变换器的高边MOSFET(高边用MOSFET)。此外，上述低边用的功率MOS晶体管QL可以被看作是DC-DC变换器的低边MOSFET(低边用MOSFET)。
在这样的非绝缘型DC-DC变换器中，通过一边在功率MOS晶体管QH、QL取同步一边交替地进行导通/截止来进行电源电压的变换。即，当高边用的功率MOS晶体管QH导通时，电流I1从端子TE1通过功率MOS晶体管QH流向输出节点ND。另一方面，当高边用的功率MOS晶体管QH截止时，通过线圈L1的反电动势而有电流I2流过，在该电流I2流动时使低边用的功率MOS晶体管QL导通，从而能够减少电压降。
下面关于图1所示的DC-DC变换器的动作进行简单的说明。
功率MOS晶体管QH的栅极电极GE2及控制电极GE1与功率MOS晶体管QL的栅极电极GE2及控制电极GE1连接于控制电路CC，通过控制电路CC来控制功率MOS晶体管QH的导通/截止、以及功率MOS晶体管QL的导通/截止。具体而言，控制电路CC进行控制，使得在功率MOS晶体管QH导通时功率MOS晶体管QL截止，在功率MOS晶体管QH截止时功率MOS晶体管QL导通。
此处，在例如功率MOS晶体管QH导通而功率MOS晶体管QL截止的情况下，电流从输入用的端子TE1经由功率MOS晶体管QH及线圈L1而流向负载LOD。然后，若使功率MOS晶体管QH截止且使功率MOS晶体管QL导通，则首先使功率MOS晶体管QH截止，因此从输入用的端子TE1经由功率MOS晶体管QH及线圈L1流向负载LOD的电流被截断。即，流过线圈L1的电流被截断。但是，在线圈L1中，一旦电流减小(截断)，就要维持在线圈L1中流动的电流(即，产生感应电动势从而要有感应电流流过)。此时，由于功率MOS晶体管QL处于导通，所以此时电流从连接于基准电位GND的端子TE2经由功率MOS晶体管QL及线圈L1而流向负载LOD。然后，再次使功率MOS晶体管QH导通，使功率MOS晶体管QL截止。通过反复进行这样的动作，当在图84所示的DC-DC变换器中向输入用的端子TE1输入输入电源电位VIN时，能够向负载LOD的两端输出比输入电源电位VIN低的输出电压Vout。
图85～图87是示意性地示出将上述实施方式1的半导体器件(半导体芯片)封装而成的半导体器件(半导体封装件)PKG的一例的俯视透视图(图85及图86)及剖面图(图87)。图85示出了从上表面侧观察半导体器件PKG时透过封固部MR而观察到的俯视图(上表面图)。在图85中用虚线示出了封固部MR的外周位置。此外，图86与从图85中除去金属板MP1、MP2及导线WA而成的图对应。此外，图85的S-S线的剖面图与图87大致对应。
如图85～图87所示，半导体器件PKG具有：芯片焊盘(芯片搭载部)DP1、DP2、DP3；搭载于芯片焊盘DP1、DP2、DP3上的半导体芯片CP11、CP12、CP13；金属板(导体板)MP1、MP2；多个导线WA；多个引线LD；以及将上述部件封固的封固部(封固树脂部)MR。
半导体器件PKG是在上述图84的非绝缘型DC-DC变换器中使用的半导体器件。半导体芯片CP11是形成有高边开关用的上述功率MOS晶体管QH的半导体芯片，半导体芯片CP12是形成有低边开关用的上述功率MOS晶体管QL的半导体芯片，半导体芯片CP13是形成有上述控制电路CC的半导体芯片。
半导体芯片CP11和半导体芯片CP12分别与上述实施方式1的半导体器件CP、CP1、CP2、CP3、CP4、CP5、CP6、CP7的任意一个相对应。
形成于半导体芯片CP11内的上述晶体管形成区域RG1中的多个上述单位晶体管单元Q1并联地连接，形成高边开关用的功率MOS晶体管QH。此外，形成于半导体芯片CP12内的上述晶体管形成区域RG1中的多个上述单位晶体管单元Q1并联地连接，形成低边开关用的功率MOS晶体管QL。
因此，半导体芯片CP11的栅极用垫片PDG与形成于半导体芯片CP11内的高边开关用的功率MOS晶体管QH的上述栅极电极GE2电连接。此外，半导体芯片CP11的源极用垫片PDS与形成于半导体芯片CP11内的高边开关用的功率MOS晶体管QH的源极(n+型半导体区域NR)电连接。此外，半导体芯片CP11的控制电极用垫片PDC与形成于半导体芯片CP11内的高边开关用的功率MOS晶体管QH的上述控制电极GE1电连接。此外，半导体芯片CP11的背面电极BE与形成于半导体芯片CP11内的高边开关用的功率MOS晶体管QH的漏极电连接。
此外，半导体芯片CP12的栅极用垫片PDG与形成于半导体芯片CP12内的低边开关用的功率MOS晶体管QL的上述栅极电极GE2电连接。此外，半导体芯片CP12的源极用垫片PDS与形成于半导体芯片CP12内的低边开关用的功率MOS晶体管QL的源极(n+型半导体区域NR)电连接。此外，半导体芯片CP12的控制电极用垫片PDC与形成于半导体芯片CP12内的低边开关用的功率MOS晶体管QL的上述控制电极GE1电连接。此外，半导体芯片CP12的背面电极BE与形成于半导体芯片CP12内的低边开关用的功率MOS晶体管QL的漏极电连接。半导体芯片CP13的垫片PD3与形成于半导体芯片CP13内的电路(例如，控制电路CC)电连接。
封固部MR例如由热固化性树脂材料等树脂材料等构成，还可以含有填料等。例如能够用含有填料的环氧树脂等形成封固部MR。
封固部MR具有作为一方的主面的上表面MRa、作为上表面MRa的相反侧的主面的背面MRb、以及与上表面MRa及背面MRb交叉的侧面(4个侧面)。封固部MR的上表面MRa及背面MRb的平面形状例如形成为矩形，也可以去掉该矩形(平面矩形)的角，或是使该矩形(平面矩形)的角带有圆倒角。
多个引线LD配置在封固部MR的平面矩形的四边。各引线LD的一部分从封固部MR的平面矩形的四边朝向外侧突出，在封固部MR的背面MRb，各引线LD的下表面露出。此外，在封固部MR的背面MRb，例如平面形状大致为矩形的芯片焊盘DP1，DP2，DP3的下表面(背面)也露出。
在半导体器件PKG所具有的多个引线LD中，有一体地连结于芯片焊盘DP1的多个引线LD、一体地连结于芯片焊盘DP2的多个引线LD、一体地连结于芯片焊盘DP3的多个引线LD、经由连结部而一体地连结的多个引线LD、以及孤立的多个引线LD。
芯片焊盘DP1、DP2、DP3、引线LD及连结部LDR由导电体构成，优选由铜(Cu)或铜合金等金属材料构成。此外，若芯片焊盘DP1、DP2、DP3、引线LD及连结部LDR由相同的金属材料形成，则能够利用同一引线框制造半导体器件PKG，从而半导体器件PKG的制造变得容易。
在芯片焊盘DP1的上表面上搭载有半导体芯片CP11，且半导体芯片CP11处于形成有垫片PDS、PDG、PDC的一侧的主面所在的表面朝上、且形成有背面电极BE的一侧的主面即背面朝向芯片焊盘DP1的状态。即，半导体芯片CP11经由导电性的接合层(未图示)而表面朝上地焊接在芯片焊盘DP1上。在半导体芯片CP11的背面整个面上形成有背面电极BE，该背面电极BE经由导电性的接合层(未图示)而与芯片焊盘DP1接合并电连接。因此，半导体芯片CP11的背面电极BE与一体地连结于芯片焊盘DP1及芯片焊盘DP1上的引线LD电连接。
在芯片焊盘DP2的上表面上搭载有半导体芯片CP12，且半导体芯片CP12处于形成有垫片PDS、垫片PDG、PDC的一侧的主面所在的表面朝上、且形成有背面电极BE的一侧的主面即背面朝向芯片焊盘DP2的状态。即，半导体芯片CP12经由导电性的接合层(未图示)而表面朝上地焊接在芯片焊盘DP2上。在半导体芯片CP12的背面整个面上形成有背面电极BE，该背面电极BE经由导电性的接合层(未图示)而与芯片焊盘DP2接合并电连接。因此，半导体芯片CP12的背面电极BE与一体地连结于芯片焊盘DP2及芯片焊盘DP2的引线LD电连接。
在芯片焊盘DP3的上表面上搭载有半导体芯片CP13，且半导体芯片CP13处于形成有垫片PD3的一侧的主面所在的表面朝上、且背面朝向芯片焊盘DP3的状态。即，半导体芯片CP13隔着接合层(未图示)而表面朝上地焊接在芯片焊盘DP3上。另外，由于在半导体芯片CP13的背面形成有背面电极，所以将半导体芯片CP13接合于芯片焊盘DP3的接合层既可以是导电性的，也可以是绝缘性的。另一方面，由于在半导体芯片CP11，CP12的各背面形成有背面电极BE，所以将半导体芯片CP11接合于芯片焊盘DP1的接合层及将半导体芯片CP12接合于芯片焊盘DP2的接合层需要具有导电性。
半导体芯片CP11的栅极用垫片PDG、控制电极用垫片PDC和源极用垫片PDS5分别经由导线WA而与半导体芯片CP13的垫片PD3电连接。此外，半导体芯片CP11的源极用垫片PDS6经由导线WA而与引线LD电连接。此外，半导体芯片CP12的栅极用垫片PDG和控制电极用垫片PDC分别经由导线WA而与半导体芯片CP13的垫片PD3电连接。导线WA由例如金(Au)线等金属线(金属细线)形成。
半导体芯片CP11的源极用垫片PDS(PDS1、PDS2)经由金属板MP1而与芯片焊盘DP2电连接。具体而言，金属板MP1的一方的端部(端边)侧连接于半导体芯片CP11的源极用垫片PDS(PDS1、PDS2)，另一方的端部(端边)侧连接于芯片焊盘DP2的上表面。由此，半导体芯片CP11的源极用垫片PDS(PDS1、PDS2)与芯片焊盘DP2经由金属板MP1而电连接。因此，半导体芯片CP11的源极用垫片PDS(PDS1、PDS2)经由金属板MP1及芯片焊盘DP2而与半导体芯片CP12的背面电极BE(漏极用的背面电极)电连接。此外，由于半导体芯片CP11的源极用垫片PDS1、PDS2均与金属板MP1连接，所以半导体芯片CP11的源极用垫片PDS1与源极用垫片PDS2经由金属板MP1而电连接。
半导体芯片CP12的源极用垫片PDS(PDS1、PDS2、PDS3)经由金属板MP2而与连结部LDR电连接。具体而言，金属板MP2的一方的端部(端边)侧与半导体芯片CP12的源极用垫片PDS(PDS1、PDS2、PDS3)连接，另一方的端部(端边)侧与连结部LDR的上表面连接。由此，半导体芯片CP12的源极用垫片PDS(PDS1、PDS2、PDS3)经由连结部LDR及与连结部LDR一体地连结的多个引线LD和金属板MP2而电连接。此外，由于半导体芯片CP12的源极用垫片PDS1、PDS2、PDS3均与金属板MP2连接，所以半导体芯片CP12的源极用垫片PDS1、源极用垫片PDS2及源极用垫片PDS3经由金属板MP2而电连接。
在半导体芯片CP13所具有的多个垫片PD3中，与半导体芯片CP11、CP12的任意一个垫片都不连接的垫片PD3经由导线WA而与引线LD(主要是孤立的引线LD)电连接。
作为金属板MP1、MP2，例如可以使用铝(Al)或铝(Al)合金构成的铝带(Aluminumribbon)。在该情况下，构成金属板MP1、MP2的铝带并不使用导电性的接合材料，而是分别通过压接等直接地连接(接合)于半导体芯片CP11的源极用的垫片PDS和连结部LDR的上表面。
在使用铝带作为金属板MP1、MP2的情况下，能够按照导线焊接的要领来进行铝带的连接。例如，将长的铝带的一端通过压接等而接合于半导体芯片CP11的源极用的垫片PDS和芯片焊盘DP2的任意一方，然后将该铝带通过压接等而接合于半导体芯片CP11的源极用的垫片PDS和芯片焊盘DP2的另一方，切断该铝带。由此，通过切断了的铝带构成的铝带能够将半导体芯片CP11的源极用的垫片PDS与芯片焊盘DP2电连接。关于金属板MP2也是一样。
此外，作为金属板MP1、MP2，也可以使用铜(Cu)或铜(Cu)合金构成的铜片。在该情况下，构成金属板MP1的铜片经由导电性的接合材料而与半导体芯片CP11的源极用的垫片PDS连接，还经由导电性的接合材料而与芯片焊盘DP2的上表面连接。此外，构成金属板MP2的铜片经由导电性的接合材料而与半导体芯片CP12的源极用的垫片PDS连接，还经由导电性的接合材料而与连结部LDR的上表面连接。在该情况下使用的导电性的接合材料优选钎焊料，但也可以使用银膏等膏型导电性接合材料。在使用铜片作为金属板MP1、MP2的情况下，可以将已预加工的铜片经由导电性的接合材料而与半导体芯片CP11、CP12的源极用的垫片PDS、芯片焊盘DP2、以及连结部LDR连接。
图88及图89是示出半导体器件PKG的变形例的俯视透视图(图88)及剖面图(图89)。图88相当于上述图85，示出了从上表面侧观察半导体器件PKG1时透过封固部MR而观察到的俯视图(上表面图)。此外，图88的T-T线的剖面图与图89大致对应。此外，对图88及图89所示的变形例的半导体器件PKG标注附图标记PKG1并将之称为半导体器件PKG1。
如图88及图89所示，半导体器件PKG1具有芯片焊盘(芯片搭载部)DP4、搭载于芯片焊盘DP4上的半导体芯片CP14、金属板(导体板)MP3、多个导线WA、多个引线LD、以及将上述部件封固的封固部(封固树脂部)MR。
半导体芯片CP14与上述半导体芯片CP11或半导体芯片CP12对应。因此，在半导体芯片CP14与上述半导体芯片CP11对应的情况下，半导体芯片CP14是形成有高边开关用的上述功率MOS晶体管QH的半导体芯片，在半导体芯片CP14与上述半导体芯片CP12对应的情况下，半导体芯片CP14是形成有低边开关用的上述功率MOS晶体管QL的半导体芯片。
多个引线LD配置在封固部MR的平面矩形的二条边上。各引线LD的一部分从封固部MR的平面矩形的二条边朝向外侧突出，在封固部MR的背面MRb，各引线LD的下表面露出。此外，在封固部MR的背面MRb，例如平面大致为矩形的芯片焊盘DP4的下表面(背面)也露出。
在半导体器件PKG1所具有的多个引线LD中，引线LD2与引线LD3经由与这些引线LD2、LD3一体地形成的连结部LDR而一体地连结。在半导体器件PKG1所具有的多个引线LD中，引线LD5、LD6、LD7、LD8与芯片焊盘DP4一体地连结。在半导体器件PKG1所具有的多个引线LD中，引线LD1与引线LD4并不通过导体而与其他引线LD连结，而是隔着封固部MR而分离的孤立的引线LD。与芯片焊盘DP4连结的引线LD5、LD6、LD7、LD8以该顺序排列在封固部MR的平面矩形的同一边上；引线LD1、LD2、LD3、LD4以该顺序排列在封固部MR的平面矩形的另外的同一边上。在封固部MR中，配置有引线LD5、LD6、LD7、LD8的一侧的边与配置有引线LD1、LD2、LD3、LD4的一侧的边是彼此相对的边。
在芯片焊盘DP4的上表面上搭载有半导体芯片CP14，该半导体芯片CP14处于形成有垫片PDS、PDG、PDC的一侧的主面所在的表面朝上、且形成有背面电极BE的一侧的主面即背面朝向芯片焊盘DP4的状态。即，半导体芯片CP14经由导电性的接合层(未图示)而表面朝上地焊接在芯片焊盘DP4上。在半导体芯片CP14的背面整个面上形成有背面电极BE，该背面电极BE经由导电性的接合层(未图示)而与芯片焊盘DP4接合并电连接。因此，半导体芯片CP14的背面电极BE与芯片焊盘DP4及一体地连结于芯片焊盘DP4的引线LD5、LD6、LD7、LD8电连接。
半导体芯片CP14的栅极用垫片PDG和引线LD4经由导线WA电连接，半导体芯片CP14的控制电极用垫片PDC和引线LD1经由另外的导线WA电连接。
半导体芯片CP14的源极用垫片PDS(PDS1、PDS2)经由金属板MP3而与连结部LDR电连接。具体而言，金属板MP3的一方的端部(端边)侧与半导体芯片CP14的源极用的垫片PDS(PDS1、PDS2)连接，另一方的端部(端边)侧与连结部LDR的上表面连接，由此，半导体芯片CP14的源极用的垫片PDS(PDS1、PDS2)与连结部LDR经由金属板MP3而电连接。因此，半导体芯片CP14的源极用垫片PDS(PDS1、PDS2)经由金属板MP3及连结部LDR而与引线LD2、LD3电连接。此外，由于半导体芯片CP14的源极用垫片PDS1、PDS2均与金属板MP3连接，所以半导体芯片CP14的源极用垫片PDS1和源极用垫片PDS2经由金属板MP3电连接。
作为其他方式，也可以经由导线WA(优选多个导线WA)将半导体芯片CP14的源极用垫片PDS与连结部LDR或引线LD电连接。但是，如图88及图89所示，如为了将半导体芯片CP14的源极用的垫片PDS与连结部LDR电连接而采用金属板MP3，则能够谋求电阻的降低。因此，能够降低封装电阻，降低导通损失。关于这一点，对于上述图85～图87的半导体器件PKG也是一样。
作为金属板MP3，能够使用与在上述图85～图87的半导体器件PKG中使用的金属板MP1或金属板MP2同样的金属板。
图90是示出在半导体器件PKG中使用的上述半导体芯片CP11的布线布局的一例的俯视图，示出了与上述图2对应的整体俯视图。图91是示出了在半导体器件PKG中使用的上述半导体芯片CP12的布线布局的一例的俯视图，示出了与上述图2对应的整体俯视图。
半导体芯片CP11和半导体芯片CP12分别是应用了上述实施方式1的半导体器件CP、CP1、CP2、CP3、CP4、CP5、CP6、CP7的任意一个或是其组合的半导体芯片。在图90及图91中，作为一例示出了将上述第四变形例的半导体器件CP4(图53～图62)应用于半导体芯片CP11、CP12中的情况下的布线布局的例子。
半导体芯片CP11的栅极用垫片PDG与控制电极用垫片PDC分别经由导线WA而与半导体芯片CP13的垫片PD3电连接。因此，在半导体芯片CP11中，如图85、图86及图90所示，在构成半导体芯片CP11的外周的4个边(H1、H2、H3、H4)中，优选在与半导体芯片CP13相对侧的边(此处为边H4)配置栅极用垫片PDG和控制电极用垫片PDC。由此，易于相对于半导体芯片CP11进行导线焊接。
此外，半导体芯片CP12的栅极用垫片PDG和控制电极用垫片PDC分别经由导线WA而与半导体芯片CP13的垫片PD3电连接。因此，在半导体芯片CP12中，如图85、图86及图91所示，在构成半导体芯片CP12的外周的4个边(H1、H2、H3、H4)中，优选在与半导体芯片CP13相对侧的边(此处为边H3)配置栅极用垫片PDG和控制电极用垫片PDC。由此，易于相对于半导体芯片CP12进行导线焊接。此外，在半导体芯片CP12中，如图85、图86及图91所示，若在与半导体芯片CP13相对侧的边(此处为边H3)的端部，即半导体芯片CP12的主面的角部(此处为边H3与边H4交叉的角部)附近配置栅极用垫片PDG和控制电极用垫片PDC，则易于确保晶体管形成区域(RG1)的有效面积。
此外，半导体芯片CP14是应用了上述实施方式1的半导体器件CP、CP1、CP2、CP3、CP4、CP5、CP6、CP7的任意一个或是其组合的半导体芯片。作为一例，可以将上述第四变形例的半导体器件CP4(图53～图62)用作半导体芯片CP14。
如图88所示，半导体芯片CP14的栅极用垫片PDG经由导线WA而与引线LD4电连接，半导体芯片CP14的控制电极用垫片PDC经由导线WA而与引线LD1电连接。因此，在半导体芯片CP14中，如图88及上述图54所示，在构成半导体芯片CP14的外周的4个边(H1、H2、H3、H4)中，优选在与引线LD1、LD4相对侧的边(此处为边H4)配置栅极用垫片PDG和控制电极用垫片PDC。此外，优选的是，在半导体芯片CP14的与引线LD1、LD4相对侧的边(此处为边H4)中，在接近于引线LD1侧的端部(角部)附近配置控制电极用垫片PDC，在接近于引线LD4侧的端部(角部)附近配置栅极用垫片PDG。由此，易于相对于半导体芯片CP14进行导线焊接。
以上根据实施方式对本发明的发明人所实施的发明具体地进行了说明，但是本发明并不限于所述实施方式，在不脱离其主旨的范围内当然能够进行各种变更。
附图标记的说明
BE 背面电极
C1 电容器
CC 控制电路
CD1，CD2 导电膜
CP，CP1，CP2，CP3，CP，CP5，CP6，CP7 半导体器件
CP11，CP12，CP13，CP14 半导体芯片
CT1、CT2、CT3 接触孔
DP1，DP2，DP3，DP4 芯片焊盘
DR1，DR2 驱动电路
DR3 控制电路
EP 外延层
EP1 n-型外延层
G1，G1a，G2，G2a，G3 绝缘膜
GE1 控制电极
GE2 栅极电极
H1、H2、H3、H4 边
I1，I2 电流
IL 绝缘膜
L1 线圈
LD，LD1，LD2，LD3，LD4，LD5，LD6，LD7，LD8 引线
LDR 连结部
LOD 负载
M1 布线
M1C 控制电极用布线
M1C1、M1C2、M1C3，M1C4 控制电极用布线部
M1C5，M1C6，M1C7 控制电极用布线部
M1G 栅极用布线
M1G1，M1G2，M1G3，M1G4，M1G5 栅极用布线部
M1S，M1S1，M1S2，M1S3，M1S4 源极用布线
MP1，MP2，MP3 金属板
MR 封固部
MRa 上表面
MRb 背面
ND 输出节点
NR n+型半导体区域(n+型源极区域)
OP 开口部
PA 绝缘膜
PD3 垫片
PDC 控制电极用垫片
PDG 栅极用垫片
PDS，PDS1，PDS2，PDS3，PDS4 源极用垫片
PDS5，PDS6 源极用垫片
PKG，PKG1 半导体器件(半导体封装件)
PR P型半导体区域
PR2 n+型半导体区域
Q1 单位晶体管单元
QH，QL 功率MOS晶体管(功率MOSFET)
RG1，RG1a，RG1b，RG1c，RG1D 晶体管形成区域
RG2，RG3，RG4，RG5 区域
RP1 光致抗蚀剂图案
SB 衬底主体
SR 密封圈
SUB 半导体衬底
TE1，TE2 端子
TR1，TR1a，TR1b，TR2，TR2a，TR2b，TR2c 槽
TR3 层叠区域
TR4 单层区域
Vout 输出电压
W1，W2 宽度
WA 导线

Claims (14)

1.一种半导体器件，其在半导体衬底的主面的晶体管形成区域中具有构成功率晶体管的沟槽栅型场效应晶体管，其中，具有：
第一槽，其形成于所述半导体衬底的所述晶体管形成区域中；
第一电极，其形成于所述第一槽内的下部；
用于所述沟槽栅型场效应晶体管的栅极电极，其形成于所述第一槽内的上部；
第一绝缘膜，其形成在所述第一槽的侧壁及底面与所述第一电极之间；
第二绝缘膜，其形成在所述第一槽的侧壁与所述栅极电极之间；
第三绝缘膜，其形成在所述第一电极与所述栅极电极之间；
第一导电型的源极用半导体区域，其形成于所述半导体衬底中的与所述第一槽邻接的区域；第二导电型的沟道形成用半导体区域，其位于所述源极用半导体区域的下方且与所述第一导电型相反；所述第一导电型的漏极用半导体区域，其位于所述沟道形成用半导体区域的下方；
层间绝缘膜，其形成在所述半导体衬底的所述主面上；
源极用布线，其形成在所述层间绝缘膜上，并与所述源极用半导体区域电连接；
栅极用布线，其形成在所述层间绝缘膜上，并与所述栅极电极电连接；和
第一布线，其形成在所述层间绝缘膜上，并与所述第一电极电连接，
所述第一布线没有通过导体与所述源极用布线相连，且没有通过导体与所述栅极用布线相连，
还具有：
第二槽，其形成在所述晶体管形成区域的周围的所述半导体衬底中，并与所述第一槽相连；
栅极用接触孔，其形成在所述第二槽与所述栅极用布线在俯视观察时重叠的区域的所述层间绝缘膜中；和
第一接触孔，其形成在所述第二槽与所述第一布线在俯视观察时重叠的区域的所述层间绝缘膜中，
第二槽具有在内部埋置有所述第一电极和所述栅极电极的第一区域、和在内部埋置有所述第一电极但是没有埋置所述栅极电极的第二区域，
在所述第一区域的所述第二槽内的下部，隔着所述第一绝缘膜而形成有所述第一电极；在所述第一区域的所述第二槽内的上部，隔着所述第二绝缘膜而形成有所述栅极电极；在所述第一区域的所述第二槽内的所述第一电极与所述栅极电极之间形成有所述第三绝缘膜，
在所述第二区域的所述第二槽内，隔着所述第一绝缘膜而形成有所述第一电极，
所述栅极用接触孔形成在所述第一区域的所述第二槽的上方，所述栅极用布线与从所述栅极用接触孔露出的所述栅极电极电连接，
所述第一接触孔形成在所述第二区域的所述第二槽的上方，所述第一布线与从所述第一接触孔露出的所述第一电极电连接，
所述源极用布线形成在所述晶体管形成区域的所述层间绝缘膜上；
所述栅极用布线形成在所述晶体管形成区域的周围的所述层间绝缘膜上，
所述第一布线形成在所述晶体管形成区域的周围的所述层间绝缘膜上，
所述源极用布线通过形成在所述层间绝缘膜上的源极用接触孔而与所述源极用半导体区域电连接，
所述源极用布线被分割成彼此在第二方向上分离的多个区域，
所述栅极用布线具有在所分割的所述源极用布线之间沿与所述第二方向交叉的第一方向延伸的第三栅极用布线部，
在沿所述第一方向延伸的所述第三栅极用布线部的下方，沿所述第二方向延伸的所述第二槽在所述第一方向上并列有多个，
在俯视观察时所述第三栅极用布线部与沿所述第二方向延伸的所述第二槽重叠的区域，形成有所述栅极用接触孔，
所述第一布线具有第三布线部，该第三布线部配置在所分割的所述源极用布线之间，且以在所述第二方向上与所述第三栅极用布线部相邻的方式沿所述第一方向延伸，
在俯视观察时所述第三布线部与沿所述第二方向延伸的所述第二槽重叠的区域，形成有所述第一接触孔。
2.如权利要求1所述的半导体器件，其中，
所述第一槽内的所述栅极电极的侧面隔着所述第二绝缘膜而与所述源极用半导体区域及所述沟道形成用半导体区域相对，
所述第一槽内的所述第一电极的侧面及底面隔着所述第一绝缘膜而与所述漏极用半导体区域相对。
3.如权利要求1所述的半导体器件，其中，
在所述层间绝缘膜上还具有第四绝缘膜，该第四绝缘膜以覆盖所述源极用布线、所述栅极用布线及所述第一布线的方式形成，
通过所述源极用布线的一部分从所述第四绝缘膜的源极用开口部露出而形成源极用垫片，
通过所述栅极用布线的一部分从所述第四绝缘膜的栅极用开口部露出而形成栅极用垫片，
通过所述第一布线的一部分从所述第四绝缘膜的第一开口部露出而形成第一垫片。
4.如权利要求1所述的半导体器件，其中，
还具有形成在所述半导体衬底的所述主面的相反侧的背面上的背面漏极电极，
所述背面漏极电极与所述漏极用半导体区域电连接。
5.如权利要求1所述的半导体器件，其中，
埋置于所述第二槽中的部分的所述栅极电极作为用于将埋置于所述第一槽中的部分的所述栅极电极连接于所述栅极用布线的布线部发挥功能，
埋置于所述第二槽中的部分的所述第一电极作为用于将埋置于所述第一槽中的部分的所述第一电极连接于所述第一布线的布线部发挥功能。
6.如权利要求1所述的半导体器件，其中，
所述栅极用布线及所述第一布线分别沿着所述晶体管形成区域的外周延伸，
在所述栅极用布线和所述第一布线沿着所述晶体管形成区域的外周并列地延伸的区域中，在俯视观察时，所述栅极用布线配置在所述第一布线与所述晶体管形成区域之间。
7.如权利要求1所述的半导体器件，其中，
所述栅极用布线具有沿着所述半导体器件的主面的第一边在第一方向上延伸的第一栅极用布线部，
所述第一布线具有沿着所述第一边在所述第一方向上延伸的第一布线部，
所述第一方向是沿着所述第一边的方向，
所述第一布线部在俯视观察时配置在所述第一栅极用布线部与所述第一边之间。
8.如权利要求7所述的半导体器件，其中，
在所述第一栅极用布线部及所述第一布线部沿着所述第一边延伸的区域中，在与所述第一方向交叉的第二方向上延伸的所述第二槽在所述第一方向上并列有多个，
在所述第一栅极用布线部与沿所述第二方向延伸的所述第二槽在俯视观察时重叠的区域中，形成有所述栅极用接触孔，
在所述第一布线部与沿所述第二方向延伸的所述第二槽在俯视观察时重叠的区域中，形成有所述第一接触孔。
9.如权利要求8所述的半导体器件，其中，
在所述晶体管形成区域内，沿所述第二方向延伸的所述第一槽在所述第一方向上排列有多个。
10.如权利要求9所述的半导体器件，其中，
所述栅极用布线具有沿着与所述半导体器件的主面的第一边相对的第二边在所述第一方向上延伸的第二栅极用布线部，
所述第一布线具有沿着所述第二边在所述第一方向上延伸的第二布线部，
所述第二布线部配置在俯视观察时所述第二栅极用布线部与所述第二边之间。
11.如权利要求1所述的半导体器件，其中，
配置在沿所述第一方向延伸的所述第三栅极用布线部及所述第三布线部的下方并沿所述第二方向分别延伸且在所述第一方向上并列的多个所述第二槽混合地具有：具有所述第一区域和所述第二区域的所述第二槽；和具有所述第一区域但不具有所述第二区域的所述第二槽。
12.一种半导体器件，其在半导体衬底的主面的晶体管形成区域中具有构成功率晶体管的沟槽栅型场效应晶体管，其中，具有：
第一槽，其形成于所述半导体衬底的所述晶体管形成区域中；
第一电极，其形成于所述第一槽内的下部；
用于所述沟槽栅型场效应晶体管的栅极电极，其形成于所述第一槽内的上部；
第一绝缘膜，其形成在所述第一槽的侧壁及底面与所述第一电极之间；
第二绝缘膜，其形成在所述第一槽的侧壁与所述栅极电极之间；
第三绝缘膜，其形成在所述第一电极与所述栅极电极之间；
第一导电型的源极用半导体区域，其形成于所述半导体衬底中的与所述第一槽邻接的区域；第二导电型的沟道形成用半导体区域，其位于所述源极用半导体区域的下方且与所述第一导电型相反；所述第一导电型的漏极用半导体区域，其位于所述沟道形成用半导体区域的下方；
层间绝缘膜，其形成在所述半导体衬底的所述主面上；
源极用布线，其形成在所述层间绝缘膜上，并与所述源极用半导体区域电连接；
栅极用布线，其形成在所述层间绝缘膜上，并与所述栅极电极电连接；和
第一布线，其形成在所述层间绝缘膜上，并与所述第一电极电连接，
所述第一布线没有通过导体而与所述源极用布线相连，且没有通过导体与所述栅极用布线相连，
还具有：
第二槽，其形成在所述晶体管形成区域的周围的所述半导体衬底中，并与所述第一槽相连；
栅极用接触孔，其形成在所述第二槽与所述栅极用布线在俯视观察时重叠的区域的所述层间绝缘膜中；和
第一接触孔，其形成在所述第二槽与所述第一布线在俯视观察时重叠的区域的所述层间绝缘膜中，
第二槽具有在内部埋置有所述第一电极和所述栅极电极的第一区域、和在内部埋置有所述第一电极但是没有埋置所述栅极电极的第二区域，
在所述第一区域的所述第二槽内的下部，隔着所述第一绝缘膜而形成有所述第一电极；在所述第一区域的所述第二槽内的上部，隔着所述第二绝缘膜而形成有所述栅极电极；在所述第一区域的所述第二槽内的所述第一电极与所述栅极电极之间形成有所述第三绝缘膜，
在所述第二区域的所述第二槽内，隔着所述第一绝缘膜而形成有所述第一电极，
所述栅极用接触孔形成在所述第一区域的所述第二槽的上方，所述栅极用布线与从所述栅极用接触孔露出的所述栅极电极电连接，
所述第一接触孔形成在所述第二区域的所述第二槽的上方，所述第一布线与从所述第一接触孔露出的所述第一电极电连接，
所述源极用布线形成在所述晶体管形成区域的所述层间绝缘膜上；
所述栅极用布线形成在所述晶体管形成区域的周围的所述层间绝缘膜上，
所述第一布线形成在所述晶体管形成区域的周围的所述层间绝缘膜上，
所述源极用布线通过形成在所述层间绝缘膜上的源极用接触孔而与所述源极用半导体区域电连接，
所述源极用布线被分割成彼此在第二方向上分离的多个区域，
所述第一布线具有在所分割的所述源极用布线之间沿与所述第二方向交叉的第一方向延伸的第四布线部，
所述栅极用布线具有配置在所分割的所述源极用布线之间并以夹着所述第四布线部的方式在所述第一方向上分别延伸的第四栅极用布线部及第五栅极用布线部。
13.如权利要求12所述的半导体器件，其中，
在沿所述第一方向延伸的所述第四栅极用布线部、所述第四布线部及所述第五栅极用布线部的下方，沿所述第二方向延伸的所述第二槽在所述第一方向上并列有多个，
在俯视观察时所述第四布线部与沿所述第二方向延伸的所述第二槽重叠的区域，形成有所述第一接触孔，
在俯视观察时所述第四栅极用布线部与沿所述第二方向延伸的所述第二槽重叠的区域、和俯视观察时所述第五栅极用布线部与沿所述第二方向延伸的所述第二槽重叠的区域，形成有所述栅极用接触孔。
14.如权利要求13所述的半导体器件，其中，
配置在沿所述第一方向延伸的所述第四栅极用布线部、所述第四布线部及所述第五栅极用布线部的下方并沿所述第二方向分别延伸且在所述第一方向上并列有多个的所述第二槽分别具有所述第一区域和所述第二区域。
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